JP2008148101A

JP2008148101A - バス用出力回路

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Publication number: JP2008148101A
Application number: JP2006334325A
Authority: JP
Inventors: Isao Matsumoto; 功松本; Hidekazu Kikuchi; 秀和菊池
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-06-26
Anticipated expiration: 2026-12-12
Also published as: US20080136506A1; US8779808B2; JP4858140B2

Abstract

【課題】電流の逆流防止用のショットキ・ダイオードを無くし、一般的なプロセスを用いて制御部とバス用出力回路を一体化してＩＣ化できるようにする。
【解決手段】電流制御回路（３）は、参照電圧と出力ノード（６）の電圧を比較し、半導体スイッチング素子（２）を制御する。半導体スイッチング素子（２）は、出力ノード（６）の電圧が参照電圧より低いとき電流源（１）を出力ノード（６）に接続し、出力ノード（６）の電圧が参照電圧より高いとき電流源（１）と出力ノード（６）の接続を切り離す。電流制御回路（３）と半導体スイッチング素子（２）によって、ショットキ・ダイオードと等価な機能を実現する。
【選択図】図１

Description

本発明は、バス用出力回路に関する。詳しくは、例えば、デジタルテレビのデジタル入出力に使われるＨＤＭＩ（ＨｉｇｈＤｅｆｉｎｉｔｉｏｎＭｕｌｔｉｍｅｄｉａＩｎｔｅｒｆａｃｅ）において、系全体の制御系接続を行う、例えば、ＣＥＣ（ＣｏｎｓｕｍｅｒＥｌｅｃｔｒｏｎｉｃｓＣｏｎｔｒｏｌ）のためのバス用出力回路に関する。

ＨＤＭＩは、デジタルテレビのデジタル入出力に使われる。ＨＤＭＩによってＤＶＤプレーヤ、ハイビジョンチューナ、ＡＶアンプ等がデジタルテレビに接続され、ＨＤＭＩケーブル一本で映像・音声・制御信号を伝送することが可能となる（例えば、特許文献１参照）。

ＨＤＭＩによって接続される機器の制御系は、ＣＥＣバスで接続される。ＣＥＣバスは双方向バスである。

図１０は、ＣＥＣバスのための双方向バス用出力回路の構成の一例を示す図である。従来のＣＥＣバス７Ａのための出力回路は、抵抗１Ｃと、ショットキ・ダイオード２Ａと、ｎｐｎトランジスタ４１と、抵抗４２と、出力制御回路５とを有する。出力ノード６がＣＥＣバス７Ａに接続される。

ショットキ・ダイオード２Ａは、電源オフ時にＣＥＣバス７Ａから電源に電流が逆流して流れ込むことを防ぐために設けられており、抵抗１Ｃと直列に接続される。この直列回路の一方の端は電源電圧Ｖｃｃに接続され、他方の端は出力ノード６に接続される。ＣＥＣバス７Ａの規格では、電源オフ時に流れ込むことが許容される電流が１．８μＡ、及び内部プルアップ抵抗が２７ＫΩ±５％と規定されている。抵抗１Ｃとショットキ・ダイオード２Ａは、この規格を満たすものが用いられる。

出力ノード６と接地電位Ｇｎｄの間にはｎｐｎトランジスタ４１と抵抗４２が直列に接続されており、ｎｐｎトランジスタ４１のベースには出力制御信号が入力される。出力制御回路５から出力される出力制御信号がハイレベルになると、ｎｐｎトランジスタ４１のエミッタとコレクタ間が導通し、出力ノード６からＣＥＣバス７Ａにローレベルが出力される。出力制御信号がローレベルになると、ｎｐｎトランジスタ４１がオフとなり、出力ノード６からハイレベルが出力される。

ショットキ・ダイオード２Ａの働きにより、電源オフ時に出力ノード６に接続されている他の機器のＣＥＣ機能を妨害することが防がれる。
特開２００６−３３４３６号公報

上記ＣＥＣバス用出力回路は、ショットキ・ダイオードによって電源オフ時にＣＥＣバスから電源に電流が逆流して流れ込むことを防ぐ。上記ＣＥＣバス用出力回路をＩＣ化しようとした場合、ショットキ・ダイオードを製造するために特別なプロセスが必要となる。このため、制御部とＣＥＣバスのための出力回路を一体化してＩＣ化することが難しく、ＩＣ化した場合、製造コストが高くなる。

また、電源オフ時に電源に電流が逆流して流れ込むことを防ぐことが望ましい点は他のバスでも同様である。

以上から、ショットキ・ダイオードを用いないバス用出力回路とすることにより、一般的なプロセスを用いて制御部と一体化して製造できるバス用出力回路が要望されている。

上記目的を達成するために、本発明のバス用出力回路は、出力ノードがバスに接続されるバス用出力回路であって、第１の基準電位に接続された第１の電流源と、上記第１の電流源と上記出力ノードとの間に接続された第１の半導体スイッチング素子と、上記出力ノードの電圧が参照電圧より低いとき上記第１の電流源を出力ノードに接続し、上記出力ノードの電圧が参照電圧より高いとき上記第１の電流源と出力ノードとの接続を切り離すように上記第１の半導体スイッチング素子を制御する電流制御回路と、上記出力ノードと第２の基準電位との間に接続された、出力制御信号に応じてオン／オフする第２の半導体スイッチング素子を含む電圧発生回路とを有する。

好ましくは、本発明のバス用出力回路は、上記第１の電流源が、１対のトランジスタで構成されるカレントミラー回路を含み、上記カレントミラー回路に含まれるトランジスタと同一の特性を有するトランジスタを含み、当該同一の特性を有するトランジスタの端子の電位に基づいて上記参照電圧を生成する参照電圧生成回路を有する。

好ましくは、本発明のバス用出力回路は、上記第１の電流源が、第１の抵抗と第１の第１導電型トランジスタが直列に接続され、第２の抵抗と第２の第１導電型トランジスタが直列に接続され、当該第１の第１導電型トランジスタと当該第２の第１導電型トランジスタの制御端子が接続され、当該第１の第１導電型トランジスタの制御端子と出力端子が接続され、当該第１の抵抗と当該第２の抵抗の一端が上記第１の基準電位に接続されるカレントミラー回路と、第１の第２導電型トランジスタと第３の抵抗が直列に接続され、当該第１の第２導電型トランジスタの制御端子に一定の電圧が供給され、当該第３の抵抗の一端が上記第２の基準電位に接続される第１の内部電流源を含み、当該カレントミラー回路に含まれる第１の第１導電型トランジスタの出力と当該第１の内部電流源に含まれる第１の第２導電型トランジスタの入力が接続され、上記参照電圧生成回路が、第４の抵抗と第３の第１導電型トランジスタが直列に接続され、当該第３の第１導電型トランジスタの制御端子と出力端子が接続され、当該第４の抵抗の一端が上記第１の基準電位に接続される直列回路と、第２の第２導電型トランジスタと第５の抵抗が直列に接続され、当該第２の第２導電型トランジスタの制御端子に一定の電圧が供給され、当該第５の抵抗の一端が上記第２の基準電位に接続される第２の内部電流源を含み、当該直列回路に含まれる第３の第１導電型トランジスタの出力と当該第２の内部電流源に含まれる第２導電型トランジスタの入力が接続され、上記第２の第１導電型トランジスタと上記第３の第１導電型トランジスタの特性が同一であって、上記第３の第１導電型トランジスタの入力端子の電位と制御端子の電位に基づいて上記参照電圧を生成する。

また、本発明のバス用出力回路は、出力ノードがバスに接続されるバス用出力回路であって、第１の基準電位に接続されたカレントミラー回路を含み、当該カレントミラー回路の第１の出力が上記出力ノードに接続された第１の電流源と、第２の基準電位に接続された第２の電流源と、上記カレントミラー回路の第２の出力と上記第２の電流源との間に接続された第１の半導体スイッチング素子と、上記出力ノードの電圧が参照電圧より低いとき上記カレントミラー回路の第２の出力を上記第２の電流源に接続し、上記出力ノードの電圧が参照電圧より高いとき上記カレントミラー回路の第２の出力と上記第２の電流源との接続を切り離すように上記第１の半導体スイッチング素子を制御する電流制御回路と、上記出力ノードと上記第２の基準電位との間に接続された、出力制御信号に応じてオン／オフする第２の半導体スイッチング素子を含む電圧発生回路とを有する。

好ましくは、本発明のバス用出力回路は、上記電圧発生回路が、上記第２の半導体スイッチング素子と上記第２の基準電位の間に接続された抵抗を含む。

好ましくは、本発明のバス用出力回路は、上記第２の半導体スイッチング素子は、上記出力制御信号がゲートに入力され、ソースが上記第２の基準電位に接続され、ドレインが上記出力ノードに接続された電界効果トランジスタである。

好ましくは、本発明のバス用出力回路は、上記バスが、ＭＤＨＩ規格に含まれるＣＥＣに準拠するバスである。

以上のように、本発明によれば、バス用出力回路がショットキ・ダイオードを含まないため、一般的なプロセスを用いて制御部と一体化して製造できるバス用出力回路を提供することができる。

図１は、本発明の第１の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図１に示すバス用出力回路は、電流源１と、半導体スイッチング素子２と、電流制御回路３と、電圧発生回路４と、出力制御回路５とを有する。出力ノード６はバス７に接続される。

電流源１は、電源電位Ｖｃｃに接続され、一定の電流を出力する。バス７がＣＥＣバスである場合には、ＣＥＣバスの規格を満たすため、電流源１は２７ＫΩの抵抗と等価な機能とする。

電流制御回路３は、参照電圧と出力ノード６の電圧を比較し、半導体スイッチング素子２を制御する。半導体スイッチング素子２は、出力ノード６の電圧が参照電圧より低いとき電流源１を出力ノード６に接続し、出力ノード６の電圧が参照電圧より高いとき電流源１と出力ノード６の接続を切り離す。

半導体スイッチング素子２と電流制御回路３は、ショットキ・ダイオードと等価な機能を有する。バス７がＣＥＣバスである場合には、ＣＥＣバスの規格を満たすため、半導体スイッチング素子２は電源オフ時に流れ込む電流を１．８μＡ以下にする。

ＣＥＣバスには、デジタルテレビ、ＤＶＤプレーヤ、ハイビジョンチューナ、ＡＶアンプ等複数のＡＶ家電が接続される。電源オフ等によって自機器の電源電位Ｖｃｃが下がると、参照電圧は低下する。このとき、ＣＥＣバスに接続される他の機器がハイレベルを出していると、出力ノードの電圧は高いままである。本実施形態では、参照電圧が出力ノード６の電圧より下がると、上述したように、電流制御回路３は、半導体スイッチング素子２が電流源１と出力ノード６の接続を切り離すように制御する。これにより、バス７から電流源１に電流が逆流して流れ込むことが防止される。

電圧発生回路４は、一端が接地電位Ｇｎｄに接続されており、半導体スイッチング素子２が電流源１を出力ノード６に接続しているときに、出力制御回路５から出力制御信号が入力すると、出力電圧を生成し、出力ノード６に出力する。

なお、電源電位Ｖｃｃは本発明の第１の基準電位の一例であり、接地電位Ｇｎｄは本発明の第２の基準電位の一例である。また、電流源１は本発明の第１の電流源の一例であり、半導体スイッチング素子２は本発明の第１のスイッチング素子の一例であり、電流制御回路３は本発明の電流制御回路の一例であり、電圧発生回路４は本発明の電圧発生回路の一例であり、バス７は本発明のバスの一例である。

図２は、本発明の第２の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図２のバス用出力回路は、電流源１と、半導体スイッチング素子２と、電流制御回路３Ａと、電圧発生回路４Ａと、出力制御回路５と、参照電圧生成回路８とを有する。図１と図２における同一の符号は同一の構成要素を示す。本実施形態は第１の実施形態の電流制御回路３と電圧発生回路４をそれぞれ電流制御回路３Ａと電圧発生回路４Ａに置き換え、参照電圧生成回路８を付加したものである。電流源１と半導体スイッチング素子２と出力制御回路５の構成は本実施形態と第１の実施形態で共通である。

図３は、電流源の詳細な構成の一例を示す図である。電流源１は、抵抗１１と、ｐｎｐトランジスタ１２と、抵抗１３と、ｐｎｐトランジスタ１４と、ｎｐｎトランジスタ１５と、バンドギャップリファレンス１６と、抵抗１７とを有する。抵抗１１とｐｎｐトランジスタ１２と抵抗１３とｐｎｐトランジスタ１４は電源電位Ｖｃｃを基準とするカレントミラー回路を構成する。このカレントミラー回路では、抵抗１３とｐｎｐトランジスタ１４が直列に接続され、抵抗１１とｐｎｐトランジスタ１２が直列に接続される。また、ｐｎｐトランジスタ１４とｐｎｐトランジスタ１２のベースが接続され、ｐｎｐトランジスタ１４のベースとコレクタが接続される。更に、抵抗１３と抵抗１１の一端が電源電位Ｖｃｃに接続される。

ｎｐｎトランジスタ１５とバンドギャップリファレンス１６と抵抗１７は接地電位Ｇｎｄを基準とする電流源を構成し、一定の電流ｉ_１を出力する。この電流源では、ｎｐｎトランジスタ１５と抵抗１７が直列に接続され、ｎｐｎトランジスタ１５のベースにはバンドギャップリファレンス１６から一定の電圧が供給される。抵抗１７の一端は接地電位Ｇｎｄに接続される。

カレントミラー回路の一方の出力であるｐｎｐトランジスタ１４のコレクタは、接地電位Ｇｎｄを基準とする電流源に含まれるｎｐｎトランジスタ１５のコレクタに接続されている。このため、カレントミラー回路に含まれるｐｎｐトランジスタ１４には一定の電流ｉ_１が流れる。ｐｎｐトランジスタ１４とｐｎｐトランジスタ１２の特性は同一であるため、ｐｎｐトランジスタ１２には、電流ｉ_１と同一の大きさの電流ｉ_２が流れる。このため、カレントミラー回路の他方の出力である電流出力端子からは一定の電流ｉ_２が出力される。

なお、抵抗１３は本発明の第１の抵抗の一例、ｐｎｐトランジスタ１４は本発明の第１の第１導電型トランジスタの一例、抵抗１１は本発明の第２の抵抗の一例、ｐｎｐトランジスタ１２は本発明の第２の第１導電型トランジスタの一例、ｎｐｎトランジスタ１５は本発明の第１の第２導電型トランジスタの一例、抵抗１７は本発明の第３の抵抗の一例、ｎｐｎトランジスタ１５とバンドギャップリファレンス１６と抵抗１７で構成される接地電位Ｇｎｄを基準とする電流源は本発明の第１の内部電流源の一例である。

図４は、参照電圧生成回路の詳細な構成の一例を示す図である。参照電圧生成回路８は、抵抗８０１と、ｐｎｐトランジスタ８０２と、ｎｐｎトランジスタ８０３と、バンドギャップリファレンス８０４と、抵抗８０５と、電圧フォロワ８０６と、電圧フォロワ８０７と、電圧フォロワ８０８と、抵抗８０９と、抵抗８１０とを有する。

図４のｐｎｐトランジスタ８０２は、図３のｐｎｐトランジスタ１２を模擬し、ｐｎｐトランジスタ１２のエミッタ電位とベース電位をモニタするために設けられており、モニタした電位に基づいて参照電圧が生成される。ｐｎｐトランジスタ８０２とｐｎｐトランジスタ１２を同一の特性とするために、図４と図３の対応する素子の接続は同一とされ、かつ対応する素子の大きさは、例えば、同一とされる。

具体的には、抵抗８０１とｐｎｐトランジスタ８０２が直列に接続される。ｐｎｐトランジスタ８０２のベースとコレクタが接続され、抵抗８０１の一端は電源電位Ｖｃｃに接続される。

ｎｐｎトランジスタ８０３とバンドギャップリファレンス８０４と抵抗８０５は接地電位Ｇｎｄを基準とする電流源を構成する。ｎｐｎトランジスタ８０３と抵抗８０５は直列に接続され、ｎｐｎトランジスタ８０３のベースに一定の電圧が供給される。抵抗８０５の一端は接地電位Ｇｎｄに接続される。

ｐｎｐトランジスタ８０２のコレクタとｎｐｎトランジスタ８０３のコレクタが接続される。

抵抗８０１と抵抗１３、ｐｎｐトランジスタ８０２とｐｎｐトランジスタ１４、ｎｐｎトランジスタ８０３とｎｐｎトランジスタ１５、バンドギャップリファレンス８０４とバンドギャップリファレンス１６、抵抗８０５と抵抗１７が対応する素子であり、例えば、それぞれ同一の大きさとされる。ただし、ｐｎｐトランジスタ８０２とｐｎｐトランジスタ１２が同一の特性となる限り、図４と図３の対応する素子の大きさは異なっていてもかまわない。出力電流をｎ倍するためには、ｐｎｐトランジスタをｎ倍のサイズにし、抵抗は１／ｎ倍にすることで構成できる。

電圧フォロワ８０６はｐｎｐトランジスタ８０２のエミッタ電位を取り出し、電圧フォロワ８０７はｐｎｐトランジスタ８０２のベース電位を取り出す。電圧フォロワ８０６と電圧フォロワ８０７によって取り出されたｐｎｐトランジスタ８０２のベース電位とエミッタ電位は抵抗８０９と抵抗８１０によって分圧され、電圧フォロワ８０８を経由して参照電圧として出力される。図４のｐｎｐトランジスタ８０２は、図３のｐｎｐトランジスタ１２と同一の特性であるため、電流源１のｐｎｐトランジスタ１２の内部のベース電位とエミッタ電位が分圧され、参照電圧が生成されることに相当する。

なお、抵抗８０１は本発明における第４の抵抗の一例であり、ｐｎｐトランジスタ８０２は本発明における第３の第１導電型トランジスタの一例であり、ｎｐｎトランジスタ８０３は本発明における第２の第２導電型トランジスタの一例であり、抵抗８０５は本発明における第５の抵抗の一例である。

図２の電流制御回路３Ａは、参照電圧生成回路８が別途設けられており、参照電圧生成回路８の出力する参照電圧が電流制御回路３Ａに入力される点が図１の電流制御回路３と異なる。電流制御回路３Ａは、参照電圧生成回路８から出力される参照電圧と出力ノード６の電圧を比較し、比較結果を出力する。電流制御回路３Ａの比較結果により半導体スイッチング素子２が制御される。具体的には、出力ノード６の電圧が参照電圧より低いとき半導体スイッチング素子２によって電流源１が出力ノード６に接続され、電流源１の電流が出力ノード６に出力される。出力ノード６の電圧が参照電圧より高いとき半導体スイッチング素子２によって電流源１と出力ノード６の接続が切り離され、電流源１の電流出力は停止される。

すなわち、電源電位Ｖｃｃが低下したことにより、電流源１内のｐｎｐトランジスタ１２のベース電位が低下して出力ノード６の電圧より低くなると、ベースとコレクタ間のｐｎ接合が順バイアスになる。この状態を参照電圧と出力ノード６の電圧を比較することによって検出し、半導体スイッチング素子２をオフにしてｐｎｐトランジスタ１２を出力ノード６から切り離すことによって、バス７から電流が流れ込むことが防止される。

なお、半導体スイッチング素子２は、例えば、ｎｐｎトランジスタやＮＭＯＳトランジスタ等により実現される。電流制御回路３Ａよりローレベルが出力されるとき、半導体スイッチング素子２はオフとなり、電流源１の電流出力が停止される。電流制御回路３Ａよりハイレベルが出力されるとき、半導体スイッチング素子２はオンとなり、電流源１の電流が出力ノード６に出力される。

なお、電流制御回路３Ａは本発明の電流制御回路の一例であり、半導体スイッチング素子２は本発明の第１の半導体スイッチング素子の一例である。

図２の電圧発生回路４Ａは、図１の電圧発生回路４の構成を明確にしたものである。電圧発生回路４Ａはｎｐｎトランジスタ４１と抵抗４２を有する。ｎｐｎトランジスタ４１と抵抗４２は直列に接続されており、この直列回路の一端は出力ノード６に接続され、他端は接地電位Ｇｎｄに接続されている。ｎｐｎトランジスタ４１のベースには出力制御回路５から出力制御信号が入力される。出力制御信号がハイレベルになると、ｎｐｎトランジスタ４１がオンとなり、エミッタ−コレクタ間が導通し、出力ノード６からローレベルが出力される。

なお、電流制御回路３Ａは本発明の電流制御回路の一例であり、電圧発生回路４Ａは本発明の電圧発生回路の一例であり、ｎｐｎトランジスタ４１は本発明の第２の半導体スイッチング素子の一例であり、抵抗４２は本発明の抵抗の一例である。

図５は、本発明の第３の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図５のバス用出力回路は、電流源１と、半導体スイッチング素子２と、電流制御回路３Ａと、電圧発生回路４Ｂと、出力制御回路５と、参照電圧生成回路８とを有する。図２と図５における同一の符号は同一の構成要素を示す。本実施形態は第２の実施形態の電圧発生回路４Ａを電圧発生回路４Ｂに置き換えたものである。電流源１と半導体スイッチング素子２と電流制御回路３Ａと出力制御回路５と参照電圧生成回路８の構成は本実施形態と第２の実施形態で共通である。

本実施形態における電圧発生回路４Ｂは、ＮＭＯＳトランジスタ４３を有する。ＮＭＯＳトランジスタ４３は、ゲートに出力制御信号が入力され、ソースが接地電位Ｇｎｄ、ドレインが出力ノード６にそれぞれ接続されている。出力制御回路５から出力される出力制御信号がハイレベルになると、ＮＭＯＳトランジスタ４３がオンとなり、ソース−ドレイン間が導通し、出力ノード６からローレベルが出力される。

なお、ＮＭＯＳトランジスタ４３は電界効果トランジスタの一種であり、本発明の電界効果トランジスタの一例である。

図６は、本発明の第４の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図６のバス用出力回路は、電流源１Ａと、半導体スイッチング素子２と、電流制御回路３Ａと、電圧発生回路４Ａと、出力制御回路５と、参照電圧生成回路８Ａと、電流源９とを有する。図２と図６における同一の符号は同一の構成要素を示す。本実施形態は、第２の実施形態の電流源１と参照電圧生成回路８をそれぞれ電流源１Ａと参照電圧生成回路８Ａに置き換えるとともに、半導体スイッチング素子２の配置を変更し、電流源９を新たに付加したものである。半導体スイッチング素子２と電流制御回路３Ａと電圧発生回路４Ａと出力制御回路５の構成は本実施形態と第２の実施形態で共通である。

本実施形態における電流源１Ａはカレントミラー回路で構成され、その１方の出力が半導体スイッチング素子２に接続され、他方の出力が出力ノード６に接続される。カレントミラー回路は、例えば、一対のｐｎｐトランジスタや一対のＰＭＯＳトランジスタで構成される。

本実施形態における半導体スイッチング素子２と電流制御回路３Ａの機能は、それぞれ第２の実施形態の半導体スイッチング素子２と電流制御回路３Ａと同一である。ただし、半導体スイッチング素子２が電流源１Ａに含まれるカレントミラー回路の片方の出力と電流源９の間に配置される点が第２の実施形態と異なる。半導体スイッチング素子２は、例えば、ｎｐｎトランジスタやＮＭＯＳ等で構成される。電流源９は接地電位Ｇｎｄを基準とする電流源である。電流源９は、例えば、抵抗で構成することができる。また、電流源９は、図３の電流源１に含まれるｎｐｎトランジスタ１５とバンドギャップリファレンス１６と抵抗１７で構成される接地電位Ｇｎｄを基準とする電流源と同様のものであっても良い。

なお、電流源１Ａは本発明の第１の電流源の一例であり、電流源９は本発明の第２の電流源の一例である。

電流源１Ａのカレントミラー回路の２つの出力からは同一の大きさの電流ｉ_１と電流ｉ_２が出力される。このため、半導体スイッチング素子２がオフとなり、電流ｉ_１の出力が停止されると、電流ｉ_２の出力も停止される。また、半導体スイッチング素子２がオンとなり、電流ｉ_１が出力されると、電流ｉ_２も出力される。このため、電流源１Ａと電圧発生回路４の間にスイッチは不要となる。

第２の実施形態では、電流源１と電圧発生回路４Ａの間に半導体スイッチング素子２が配置される。このため、第２の実施形態の参照電圧生成回路８では、半導体スイッチング素子２により生じる電圧降下分を予測して参照電圧を生成しなければならない。一方、本実施形態の参照電圧生成回路８Ａでは、半導体スイッチング素子２により生じる電圧効果を考慮する必要がない。

図７は、本発明の第５の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図７のバス用出力回路は、電流源１Ａと、半導体スイッチング素子２と、電流制御回路３Ａと、電圧発生回路４Ｂと、出力制御回路５と、参照電圧生成回路８Ａと、電流源９とを有する。図６と図７における同一の符号は同一の構成要素を示す。本実施形態は、第４の実施形態の電圧発生回路４Ａを第３の実施形態の電圧発生回路４Ｂに置き換えたものである。電流源１Ａと半導体スイッチング素子２と電流制御回路３Ａと出力制御回路５と参照電圧生成回路８Ａと電流源９の構成は本実施形態と第４の実施形態で共通である。

図８は、本発明の第６の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図８のバス用出力回路は、電流源１Ｂと、半導体スイッチング素子２と、電流制御回路３Ａと、電圧発生回路４Ａと、出力制御回路５と、参照電圧生成回路８Ａと、電流源９とを有する。図６と図８における同一の符号は同一の構成要素を示す。本実施形態は、第４の実施形態の電流源１を電流源１Ｂに置き換えたものである。半導体スイッチング素子２と電流制御回路３Ａと電圧発生回路４Ａと出力制御回路５と参照電圧生成回路８Ａと電流源９の構成は本実施形態と第４の実施形態で共通である。

電流源１Ｂは、抵抗１８１とｐｎｐトランジスタ１８２と抵抗１８３とｐｎｐトランジスタ１８４によって構成されるカレントミラー回路を含む。電流源１Ｂはカレントミラー回路を用いた電流源１Ａの具体例である。

図９は、本発明の第７の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。図９のバス用出力回路は、電流源１Ｂと、半導体スイッチング素子２と、電流制御回路３Ａと、電圧発生回路４Ｂと、出力制御回路５と、参照電圧生成回路８Ａと、電流源９とを有する。図７と図９における同一の符号は同一の構成要素を示す。本実施形態は、第６の実施形態の電流源１Ａを第６の実施形態の電流源１Ｂに置き換えたものである。半導体スイッチング素子２と電流制御回路３Ａと電圧発生回路４Ｂと出力制御回路５と参照電圧生成回路８Ａと電流源９の構成は本実施形態と第６の実施形態で共通である。

以上説明したように、半導体スイッチング素子２と電流制御回路３の組み合わせ、半導体スイッチング素子２と電流制御回路３Ａと参照電圧生成回路８の組み合わせ、及び半導体スイッチング素子２と電流制御回路３Ａと参照電圧生成回路８Ａの組み合わせはショットキ・ダイオードと等価な機能を有し、電源オフ時に電源に電流が逆流して流れ込むことを防ぐ。上記各実施形態のバス用出力回路は、ショットキ・ダイオードを含まないため、一般的なプロセスを用いて制御部と一体化して製造でき、ＩＣ化する場合、製造コストを削減することができる。

また、半導体スイッチング素子２により、電源オフ時にＣＥＣバス７から流れ込む電流を１．８μＡ以下に制限することができる。更に、電流源１、電流源１Ａ、および電流源１Ｂの機能を２７ＫΩの抵抗と等価にすることができる。従って、上記各実施形態によれば、ショットキ・ダイオードを用いなくてもＣＥＣの規格を満たすＣＥＣバス用出力回路とすることができる。ただし、上記各実施形態はＨＤＭＩのＣＥＣ規格に準拠した双方向バスだけでなく一般のバスにも適用することができ、本発明は一般のバスでも実施できることは言うまでもない。

本発明の第１の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。本発明の第２の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。電流源の詳細な構成の一例を示す図である。参照電圧生成回路の詳細な構成の一例を示す図である。本発明の第３の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。本発明の第４の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。本発明の第５の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。本発明の第６の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。本発明の第７の実施形態に係るバス用出力回路の構成の一例を示すブロック図である。ＣＥＣバスのための双方向バス用出力回路の構成の一例を示す図である。

符号の説明

１、１Ａ、１Ｂ…電流源、２…半導体スイッチング素子、３、３Ａ…電流制御回路、４、４Ａ、４Ｂ…電圧発生回路、５…出力制御回路、６…出力ノード、７…バス、８、８Ａ…参照電圧生成回路、９…電流源、１２、１４、１８２、１８４、８０２…ｐｎｐトランジスタ、１５，８０３…ｎｐｎトランジスタ、１１，１３、１７、４２、８０１、８０５…抵抗、４３…ＮＭＯＳトランジスタ

Claims

出力ノードがバスに接続されるバス用出力回路であって、
第１の基準電位に接続された第１の電流源と、
上記第１の電流源と上記出力ノードとの間に接続された第１の半導体スイッチング素子と、
上記出力ノードの電圧が参照電圧より低いとき上記第１の電流源を出力ノードに接続し、上記出力ノードの電圧が参照電圧より高いとき上記第１の電流源と出力ノードとの接続を切り離すように上記第１の半導体スイッチング素子を制御する電流制御回路と、
上記出力ノードと第２の基準電位との間に接続された、出力制御信号に応じてオン／オフする第２の半導体スイッチング素子を含む電圧発生回路と
を有するバス用出力回路。
上記第１の電流源が、１対のトランジスタで構成されるカレントミラー回路を含み、
上記カレントミラー回路に含まれるトランジスタと同一の特性を有するトランジスタを含み、当該同一の特性を有するトランジスタの端子の電位に基づいて上記参照電圧を生成する参照電圧生成回路を有する
請求項１に記載のバス用出力回路。
上記第１の電流源が、第１の抵抗と第１の第１導電型トランジスタが直列に接続され、第２の抵抗と第２の第１導電型トランジスタが直列に接続され、当該第１の第１導電型トランジスタと当該第２の第１導電型トランジスタの制御端子が接続され、当該第１の第１導電型トランジスタの制御端子と出力端子が接続され、当該第１の抵抗と当該第２の抵抗の一端が上記第１の基準電位に接続されるカレントミラー回路と、第１の第２導電型トランジスタと第３の抵抗が直列に接続され、当該第１の第２導電型トランジスタの制御端子に一定の電圧が供給され、当該第３の抵抗の一端が上記第２の基準電位に接続される第１の内部電流源を含み、当該カレントミラー回路に含まれる第１の第１導電型トランジスタの出力と当該第１の内部電流源に含まれる第１の第２導電型トランジスタの入力が接続され、
上記参照電圧生成回路が、第４の抵抗と第３の第１導電型トランジスタが直列に接続され、当該第３の第１導電型トランジスタの制御端子と出力端子が接続され、当該第４の抵抗の一端が上記第１の基準電位に接続される直列回路と、第２の第２導電型トランジスタと第５の抵抗が直列に接続され、当該第２の第２導電型トランジスタの制御端子に一定の電圧が供給され、当該第５の抵抗の一端が上記第２の基準電位に接続される第２の内部電流源を含み、当該直列回路に含まれる第３の第１導電型トランジスタの出力と当該第２の内部電流源に含まれる第２導電型トランジスタの入力が接続され、
上記第２の第１導電型トランジスタと上記第３の第１導電型トランジスタの特性が同一であって、上記第３の第１導電型トランジスタの入力端子の電位と制御端子の電位に基づいて上記参照電圧を生成する
請求項２に記載のバス用出力回路。
出力ノードがバスに接続されるバス用出力回路であって、
第１の基準電位に接続されたカレントミラー回路を含み、当該カレントミラー回路の第１の出力が上記出力ノードに接続された第１の電流源と、
第２の基準電位に接続された第２の電流源と、
上記カレントミラー回路の第２の出力と上記第２の電流源との間に接続された第１の半導体スイッチング素子と、
上記出力ノードの電圧が参照電圧より低いとき上記カレントミラー回路の第２の出力を上記第２の電流源に接続し、上記出力ノードの電圧が参照電圧より高いとき上記カレントミラー回路の第２の出力と上記第２の電流源との接続を切り離すように上記第１の半導体スイッチング素子を制御する電流制御回路と、
上記出力ノードと上記第２の基準電位との間に接続された、出力制御信号に応じてオン／オフする第２の半導体スイッチング素子を含む電圧発生回路と
を有するバス用出力回路。
上記電圧発生回路が、上記第２の半導体スイッチング素子と上記第２の基準電位の間に接続された抵抗を含む
請求項１または請求項４に記載のバス用出力回路。
上記第２の半導体スイッチング素子は、上記出力制御信号がゲートに入力され、ソースが上記第２の基準電位に接続され、ドレインが上記出力ノードに接続された電界効果トランジスタである
請求項１または請求項４に記載のバス用出力回路。
上記バスが、ＭＤＨＩ規格に含まれるＣＥＣに準拠するバスである
請求項１から請求項６のいずれか１項に記載のバス用出力回路。