JP3444399B2 - 波形整形回路 - Google Patents
波形整形回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、スロープを持った
デジタル入力信号やアナログ入力信号の波形を整形して
デジタル信号を出力する波形整形回路に関する。
デジタル入力信号やアナログ入力信号の波形を整形して
デジタル信号を出力する波形整形回路に関する。
【０００２】
【従来の技術】従来の波形整形回路の実現例として、シ
ュミットトリガ回路１０を用いた場合を図９に示す。説
明を簡単にするため、この波形整形回路は、入力信号Ｉ
ＮがＬｏｗ（グランドＧＮＤ）からＨｉｇｈ（電源電位
ＶDD）に変化する場合を考慮した回路構成を示してい
る。図９において、Ｑ１はＰチャネルＭＯＳトランジス
タ、Ｑ２およびＱ３はＮチャネルＭＯＳトランジスタで
ある。また、１はインバータゲート、ＶDDは電源電位、
Ｎ０は節点である。また、２は矢印の信号Ａレベルによ
って導電性が変化する能動素子であり、能動素子２は出
力信号ＯＵＴがＨｉｇｈになったときに遮断状態にな
る。能動素子２は例えばＰチャネルＭＯＳトランジスタ
で実現できる。本回路構成では出力信号ＯＵＴにより能
動素子２の導電性が制御されている。以上の要素により
シュミットトリガ回路１０が構成される。
ュミットトリガ回路１０を用いた場合を図９に示す。説
明を簡単にするため、この波形整形回路は、入力信号Ｉ
ＮがＬｏｗ（グランドＧＮＤ）からＨｉｇｈ（電源電位
ＶDD）に変化する場合を考慮した回路構成を示してい
る。図９において、Ｑ１はＰチャネルＭＯＳトランジス
タ、Ｑ２およびＱ３はＮチャネルＭＯＳトランジスタで
ある。また、１はインバータゲート、ＶDDは電源電位、
Ｎ０は節点である。また、２は矢印の信号Ａレベルによ
って導電性が変化する能動素子であり、能動素子２は出
力信号ＯＵＴがＨｉｇｈになったときに遮断状態にな
る。能動素子２は例えばＰチャネルＭＯＳトランジスタ
で実現できる。本回路構成では出力信号ＯＵＴにより能
動素子２の導電性が制御されている。以上の要素により
シュミットトリガ回路１０が構成される。
【０００３】このシュミットトリガ回路１０は入力信号
ＩＮと同じ極性の信号を出力する。ここで、出力にイン
バータゲートを１個追加すれば入力信号ＩＮの反転信号
を出力するシュミットトリガ回路となる。また、インバ
ータゲート１を削除するか、またはインバータゲート１
をバッファ回路にしても、同様に入力信号ＩＮの反転信
号を出力するシュミットトリガ回路となる。この場合、
能動素子２は出力信号ＯＵＴがＬｏｗになったときに遮
断状態になる。能動素子２は例えばＮチャネルＭＯＳト
ランジスタで実現できる。次に、図１０は、図９に示し
たシュミットトリガ回路１０の動作を説明する図であ
る。入力信号ＩＮがＬｏｗからＨｉｇｈに徐々に変化し
ていく場合を考えると、入力信号ＩＮが論理しきい値Ｖ
ｔよりも大きくなったところでＨｉｇｈに変化する（図
中の曲線）。
ＩＮと同じ極性の信号を出力する。ここで、出力にイン
バータゲートを１個追加すれば入力信号ＩＮの反転信号
を出力するシュミットトリガ回路となる。また、インバ
ータゲート１を削除するか、またはインバータゲート１
をバッファ回路にしても、同様に入力信号ＩＮの反転信
号を出力するシュミットトリガ回路となる。この場合、
能動素子２は出力信号ＯＵＴがＬｏｗになったときに遮
断状態になる。能動素子２は例えばＮチャネルＭＯＳト
ランジスタで実現できる。次に、図１０は、図９に示し
たシュミットトリガ回路１０の動作を説明する図であ
る。入力信号ＩＮがＬｏｗからＨｉｇｈに徐々に変化し
ていく場合を考えると、入力信号ＩＮが論理しきい値Ｖ
ｔよりも大きくなったところでＨｉｇｈに変化する（図
中の曲線）。
【０００４】すなわち、スロープを持ったデジタル信号
やアナログ信号を入力した場合、論理しきい値Ｖｔを境
としてＬｏｗまたはＨｉｇｈのディジタル信号に波形整
形する機能を持っている。論理しきい値Ｖｔは能動素子
２とトランジスタＱ３との導通抵抗の比で決まる節点Ｎ
０の電位を制御することで調節できる。ここで能動素子
２の導通時の抵抗を下げると、節点Ｎ０の電位は高くな
って図中のようになり、論理しきい値を大きくするこ
とができる。逆に、能動素子２の導通時の抵抗を上げる
と、図中のように論理しきい値を小さくすることがで
きる。能動素子２にＭＯＳトランジスタを用いた場合に
は、ＭＯＳトランジスタのゲート幅を調節することでこ
れを実現できる。
やアナログ信号を入力した場合、論理しきい値Ｖｔを境
としてＬｏｗまたはＨｉｇｈのディジタル信号に波形整
形する機能を持っている。論理しきい値Ｖｔは能動素子
２とトランジスタＱ３との導通抵抗の比で決まる節点Ｎ
０の電位を制御することで調節できる。ここで能動素子
２の導通時の抵抗を下げると、節点Ｎ０の電位は高くな
って図中のようになり、論理しきい値を大きくするこ
とができる。逆に、能動素子２の導通時の抵抗を上げる
と、図中のように論理しきい値を小さくすることがで
きる。能動素子２にＭＯＳトランジスタを用いた場合に
は、ＭＯＳトランジスタのゲート幅を調節することでこ
れを実現できる。
【０００５】入力信号ＩＮがＨｉｇｈからＬｏｗに変化
する場合は、図９のＭＯＳトランジスタの極性を逆に
し、電源電位ＶDDとグランドＧＮＤを入れ替えると同様
の効果を得ることができる。一般的には、入力信号ＩＮ
はＬｏｗからＨｉｇｈ、およびＨｉｇｈからＬｏｗへの
変化をするため、上記構成を組み合わせた回路構成が実
際には用いられる。以上のように、論理しきい値を制御
して入力信号ＩＮを波形整形し出力信号ＯＵＴとして出
力することができる。
する場合は、図９のＭＯＳトランジスタの極性を逆に
し、電源電位ＶDDとグランドＧＮＤを入れ替えると同様
の効果を得ることができる。一般的には、入力信号ＩＮ
はＬｏｗからＨｉｇｈ、およびＨｉｇｈからＬｏｗへの
変化をするため、上記構成を組み合わせた回路構成が実
際には用いられる。以上のように、論理しきい値を制御
して入力信号ＩＮを波形整形し出力信号ＯＵＴとして出
力することができる。
【０００６】
【発明が解決しょうとする課題】しかしながら、従来の
波形整形回路では、論理しきい値を製造後に変更するこ
とはできなかった。そのため、製造ぱらつきなどにより
入力信号ＩＮのレベルが設計値からずれた場合に論理し
きい値を変更して対処しようとしても調整することがで
きなかった。また、アナログ信号のように波形が動作時
の状況により異なるような入力波形に対して動的に論理
しきい値を変化させて所望の波形整形を行うような制御
をすることもできなかった。したがって、製造ばらつき
によって入力波形が変化する場合や動作時の状況により
入力波形が異なるような場合に、所望の波形整形が実現
できないという課題があった。したがって本発明の目的
は、波形整形回路の論理しきい値をこの波形整形回路の
製造後にも調節または制御可能にすることにある。
波形整形回路では、論理しきい値を製造後に変更するこ
とはできなかった。そのため、製造ぱらつきなどにより
入力信号ＩＮのレベルが設計値からずれた場合に論理し
きい値を変更して対処しようとしても調整することがで
きなかった。また、アナログ信号のように波形が動作時
の状況により異なるような入力波形に対して動的に論理
しきい値を変化させて所望の波形整形を行うような制御
をすることもできなかった。したがって、製造ばらつき
によって入力波形が変化する場合や動作時の状況により
入力波形が異なるような場合に、所望の波形整形が実現
できないという課題があった。したがって本発明の目的
は、波形整形回路の論理しきい値をこの波形整形回路の
製造後にも調節または制御可能にすることにある。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、入力電圧と論理しきい値との関係に
応じて所定の電圧を出力する波形整形回路において、信
号入力端子と、電源電位と接地電位との間に、電源電位
側から順に第１のＰチャネルＭＯＳトランジスタ、第１
のＮチャネルＭＯＳトランジスタ、第２のＮチャネルＭ
ＯＳトランジスタが直列接続され、かつＭＯＳトランジ
スタの各ゲートが信号入力端子に接続された第１のＣＭ
ＯＳインバータと、第１のＣＭＯＳインバータの出力を
入力する第２のインバータと、第２のインバータの出力
が接続される信号出力端子と、前記電源電位および前記
接地電位ならびに前記ＭＯＳトランジスタのどれにも直
接接続されておらず、かつ外部から電位の制御が可能な
第１の接点とを備え、第１のＮチャネルＭＯＳトランジ
スタと第２のＮチャネルＭＯＳトランジスタとの間の第
２の接点と第１の接点との間に、信号出力端子の出力に
よって導電性が変化する能動素子を接続したものであ
る。この場合、第１の接点と電源電位との間に負荷素子
を接続したものである。また、上記波形整形回路を複数
設置し、各波形整形回路の第１の接点の全てをひとつに
接続したものである。また、上記波形整形回路を複数設
置し、各波形整形回路の第１の接点の全てをひとつに接
続し、この第１の接点と電源電位との間に負荷素子を接
続したものである。また、第１のＮチャネルＭＯＳトラ
ンジスタと第２のＮチャネルＭＯＳトランジスタとの間
の第２の接点と電源電位との間に、電源電位側から順に
第１の接点の電位によって導通抵抗が制御される負荷素
子と、信号出力端子の出力によって導電性が変化する能
動素子とを接続したものである。また、全てのＭＯＳト
ランジスタの極性を入れ替えるとともに、電源電位と接
地電位とを入れ替えたものである。また、電源電位と接
地電位との間に、電源電位側から順に第１のＰチャネル
ＭＯＳトランジスタ、第２のＰチャネルＭＯＳトランジ
スタ、第１のＮチャネルＭＯＳトランジスタ、第２のＮ
チャネルＭＯＳトランジスタが直列接続され、かつＭＯ
Ｓトランジスタの各ゲートが信号入力端子に接続された
第１のＣＭＯＳインバータと、前記電源電位および前記
接地電位ならびに前記ＭＯＳトランジスタのどれにも直
接接続されておらず、かつ外部から電位の制御が可能な
第１の接点と第２の接点とを備え、かつ第１のＰチャネ
ルＭＯＳトランジスタと第２のＰチャネルＭＯＳトラン
ジスタとの間の第３の接点と第１の接点との間に信号出
力端子の出力によって導電性が変化する第１の能動素子
を接続し、第１のＮチャネルＭＯＳトランジスタと第２
のＮチャネルＭＯＳトランジスタとの間の第４の接点と
第２の接点との間に信号出力端子の出力によって導電性
が変化する第２の能動素子を接続したものである。この
場合、第１の接点と接地電位との間に第１の負荷素子を
接続し、第２の接点と電源電位との間に第２の負荷素子
を接続したものである。また、第１のＰチャネルＭＯＳ
トランジスタと第２のＰチャネルＭＯＳトランジスタと
の間の第３の接点と接地電位との間に、接地電位側から
順に第１の接点の電位によって導通抵抗が制御される第
１の負荷素子と、信号出力端子の出力によって導電性が
変化する第１の能動素子とを接続し、第１のＮチャネル
ＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジ
スタとの間の第４の接点と電源電位との間に、電源電位
側から順に第２の接点の電位によって導通抵抗が制御さ
れる第２の負荷素子と、信号出力端子の出力によって導
電性が変化する第２の能動素子とを接続したものであ
る。また、信号出力端子を第３のインバータの入力に接
続し、第３のインバータを波形整形回路の出力端子とし
たものである。また、第２のインバータの代わりにバッ
ファ回路を接続するか、または第１のＣＭＯＳインバー
タの出力を信号出力端子に直接接続したものである。
るために本発明は、入力電圧と論理しきい値との関係に
応じて所定の電圧を出力する波形整形回路において、信
号入力端子と、電源電位と接地電位との間に、電源電位
側から順に第１のＰチャネルＭＯＳトランジスタ、第１
のＮチャネルＭＯＳトランジスタ、第２のＮチャネルＭ
ＯＳトランジスタが直列接続され、かつＭＯＳトランジ
スタの各ゲートが信号入力端子に接続された第１のＣＭ
ＯＳインバータと、第１のＣＭＯＳインバータの出力を
入力する第２のインバータと、第２のインバータの出力
が接続される信号出力端子と、前記電源電位および前記
接地電位ならびに前記ＭＯＳトランジスタのどれにも直
接接続されておらず、かつ外部から電位の制御が可能な
第１の接点とを備え、第１のＮチャネルＭＯＳトランジ
スタと第２のＮチャネルＭＯＳトランジスタとの間の第
２の接点と第１の接点との間に、信号出力端子の出力に
よって導電性が変化する能動素子を接続したものであ
る。この場合、第１の接点と電源電位との間に負荷素子
を接続したものである。また、上記波形整形回路を複数
設置し、各波形整形回路の第１の接点の全てをひとつに
接続したものである。また、上記波形整形回路を複数設
置し、各波形整形回路の第１の接点の全てをひとつに接
続し、この第１の接点と電源電位との間に負荷素子を接
続したものである。また、第１のＮチャネルＭＯＳトラ
ンジスタと第２のＮチャネルＭＯＳトランジスタとの間
の第２の接点と電源電位との間に、電源電位側から順に
第１の接点の電位によって導通抵抗が制御される負荷素
子と、信号出力端子の出力によって導電性が変化する能
動素子とを接続したものである。また、全てのＭＯＳト
ランジスタの極性を入れ替えるとともに、電源電位と接
地電位とを入れ替えたものである。また、電源電位と接
地電位との間に、電源電位側から順に第１のＰチャネル
ＭＯＳトランジスタ、第２のＰチャネルＭＯＳトランジ
スタ、第１のＮチャネルＭＯＳトランジスタ、第２のＮ
チャネルＭＯＳトランジスタが直列接続され、かつＭＯ
Ｓトランジスタの各ゲートが信号入力端子に接続された
第１のＣＭＯＳインバータと、前記電源電位および前記
接地電位ならびに前記ＭＯＳトランジスタのどれにも直
接接続されておらず、かつ外部から電位の制御が可能な
第１の接点と第２の接点とを備え、かつ第１のＰチャネ
ルＭＯＳトランジスタと第２のＰチャネルＭＯＳトラン
ジスタとの間の第３の接点と第１の接点との間に信号出
力端子の出力によって導電性が変化する第１の能動素子
を接続し、第１のＮチャネルＭＯＳトランジスタと第２
のＮチャネルＭＯＳトランジスタとの間の第４の接点と
第２の接点との間に信号出力端子の出力によって導電性
が変化する第２の能動素子を接続したものである。この
場合、第１の接点と接地電位との間に第１の負荷素子を
接続し、第２の接点と電源電位との間に第２の負荷素子
を接続したものである。また、第１のＰチャネルＭＯＳ
トランジスタと第２のＰチャネルＭＯＳトランジスタと
の間の第３の接点と接地電位との間に、接地電位側から
順に第１の接点の電位によって導通抵抗が制御される第
１の負荷素子と、信号出力端子の出力によって導電性が
変化する第１の能動素子とを接続し、第１のＮチャネル
ＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジ
スタとの間の第４の接点と電源電位との間に、電源電位
側から順に第２の接点の電位によって導通抵抗が制御さ
れる第２の負荷素子と、信号出力端子の出力によって導
電性が変化する第２の能動素子とを接続したものであ
る。また、信号出力端子を第３のインバータの入力に接
続し、第３のインバータを波形整形回路の出力端子とし
たものである。また、第２のインバータの代わりにバッ
ファ回路を接続するか、または第１のＣＭＯＳインバー
タの出力を信号出力端子に直接接続したものである。
【０００８】
【発明の実施の形態】本発明に係る波形整形回路は、製
造後に論理しきい値を調節または制御できるようにする
ものである。以下、本発明について図面を参照して説明
する。 ［第１の実施の形態］図１は本発明に係る波形整形回路
の第１の実施の形態を示す図である。なお、本波形整形
回路１１及び後述する各波形整形回路は、何れもシュミ
ットトリガ回路により構成されるものである。図１にお
いて、Ｑ１はＰチャネルＭＯＳトランジスタ、Ｑ２およ
びＱ３はＮチャネルＭＯＳトランジスタである。また、
１はインバータゲート、ＶDDは電源電位、Ｎ０およびＮ
１は節点である。また、２は矢印の信号Ａのレベルによ
って導電性が変化する能動素子である。能動素子２は、
出力信号ＯＵＴがＨｉｇｈになったときに遮断状態にな
る。この場合、能動素子２は例えばＰチャネルＭＯＳト
ランジスタで実現できる。
造後に論理しきい値を調節または制御できるようにする
ものである。以下、本発明について図面を参照して説明
する。 ［第１の実施の形態］図１は本発明に係る波形整形回路
の第１の実施の形態を示す図である。なお、本波形整形
回路１１及び後述する各波形整形回路は、何れもシュミ
ットトリガ回路により構成されるものである。図１にお
いて、Ｑ１はＰチャネルＭＯＳトランジスタ、Ｑ２およ
びＱ３はＮチャネルＭＯＳトランジスタである。また、
１はインバータゲート、ＶDDは電源電位、Ｎ０およびＮ
１は節点である。また、２は矢印の信号Ａのレベルによ
って導電性が変化する能動素子である。能動素子２は、
出力信号ＯＵＴがＨｉｇｈになったときに遮断状態にな
る。この場合、能動素子２は例えばＰチャネルＭＯＳト
ランジスタで実現できる。
【０００９】本波形整形回路１１では、出力信号ＯＵＴ
により能動素子２の導電性が制御されている。以上の要
素により波形整形回路１１が構成される。従来例とは、
能動素子２を接続する節点Ｎ１の電位を波形整形回路１
１の外部から印加できるところが異なる。図１におい
て、節点Ｎ１の電位を上下させると、節点Ｎ０の電位も
それに伴って上下する。このため、節点Ｎ１の電位を制
御することで入力信号ＩＮがＬｏｗからＨｉｇｈに変化
する場合の論理しきい値を調節することができる。
により能動素子２の導電性が制御されている。以上の要
素により波形整形回路１１が構成される。従来例とは、
能動素子２を接続する節点Ｎ１の電位を波形整形回路１
１の外部から印加できるところが異なる。図１におい
て、節点Ｎ１の電位を上下させると、節点Ｎ０の電位も
それに伴って上下する。このため、節点Ｎ１の電位を制
御することで入力信号ＩＮがＬｏｗからＨｉｇｈに変化
する場合の論理しきい値を調節することができる。
【００１０】また、図２に示すように複数の波形整形回
路１１1 〜１１n の各節点Ｎ１を接続し、かつ節点Ｎ１
と電源電位ＶDDの間に負荷素子３を接続することで、入
力波形により論理しきい値を動的に変化させることがで
きる。ここで負荷素子３は、抵抗素子やゲート電極の電
位がバイアスされたＭＯＳトランジスタ等により実現す
ることができる。図２ではｎ個の波形整形回路１１1〜
１１n を接続しており、入力信号ＩＮ１，ＩＮ２，ＩＮ
ｎ、及び出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴｎはそれ
ぞれの波形整形回路１１1 ，１１2 ,１１n に対応する
入出力信号である。
路１１1 〜１１n の各節点Ｎ１を接続し、かつ節点Ｎ１
と電源電位ＶDDの間に負荷素子３を接続することで、入
力波形により論理しきい値を動的に変化させることがで
きる。ここで負荷素子３は、抵抗素子やゲート電極の電
位がバイアスされたＭＯＳトランジスタ等により実現す
ることができる。図２ではｎ個の波形整形回路１１1〜
１１n を接続しており、入力信号ＩＮ１，ＩＮ２，ＩＮ
ｎ、及び出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴｎはそれ
ぞれの波形整形回路１１1 ，１１2 ,１１n に対応する
入出力信号である。
【００１１】ここで、図２において、それぞれの入力信
号の電位変化のスロープが異なる場合を考える。説明を
簡単にするために入力信号ＩＮ１がもっとも急峻なスロ
ープをもち、入力信号ＩＮ２は入力信号ＩＮ１よりも緩
やかなスロープをもち、入力信号ＩＮｎがもっとも緩や
かなスロープをもっているとする。
号の電位変化のスロープが異なる場合を考える。説明を
簡単にするために入力信号ＩＮ１がもっとも急峻なスロ
ープをもち、入力信号ＩＮ２は入力信号ＩＮ１よりも緩
やかなスロープをもち、入力信号ＩＮｎがもっとも緩や
かなスロープをもっているとする。
【００１２】このような入力波形を同時に図２のように
構成された回路に入力した場合の動作波形を図３に示
す。図３において、まず全ての入力信号がＬｏｗのとき
には、全ての波形整形回路１１1 〜１１n の論理しきい
値はＶｔａになっている。ここで、入力信号が変化し始
めると、入力信号ＩＮ１の電位がもっとも速く論理しき
い値Ｖｔａに達するため、最初に波形整形回路１１1 か
ら出力される出力信号ＯＵＴ１がＨｉｇｈに変化する。
この結果、出力信号ＯＵＴ１により制御される波形整形
回路１１1 内の能動素子２が遮断状態になるため、図２
に示す節点Ｎ１の電位は少し高くなる。これによって、
全ての波形整形回路１１1 〜１１n の論理しきい値はＶ
ｔａよりも僅かに高くなる。
構成された回路に入力した場合の動作波形を図３に示
す。図３において、まず全ての入力信号がＬｏｗのとき
には、全ての波形整形回路１１1 〜１１n の論理しきい
値はＶｔａになっている。ここで、入力信号が変化し始
めると、入力信号ＩＮ１の電位がもっとも速く論理しき
い値Ｖｔａに達するため、最初に波形整形回路１１1 か
ら出力される出力信号ＯＵＴ１がＨｉｇｈに変化する。
この結果、出力信号ＯＵＴ１により制御される波形整形
回路１１1 内の能動素子２が遮断状態になるため、図２
に示す節点Ｎ１の電位は少し高くなる。これによって、
全ての波形整形回路１１1 〜１１n の論理しきい値はＶ
ｔａよりも僅かに高くなる。
【００１３】次に入力信号ＩＮ２がこの変化した論理し
きい値を超えると、上記と同様の動作がさらに起こる。
最終的には入力信号ＩＮｎが論理しきい値を超えるとき
には論理しきい値はＶｔｂまで高くなっている。したが
って、従来の出力信号に比べ出力信号ＯＵＴｎの出力の
タイミングを遅くすることができる。
きい値を超えると、上記と同様の動作がさらに起こる。
最終的には入力信号ＩＮｎが論理しきい値を超えるとき
には論理しきい値はＶｔｂまで高くなっている。したが
って、従来の出力信号に比べ出力信号ＯＵＴｎの出力の
タイミングを遅くすることができる。
【００１４】このように波形整形回路１１は、他の波形
整形回路１１の動作によって論理しきい値を動的に変化
していることがわかる。このような効果は、スロープは
同一であるが入力タイミンクが異なる入力波形に対して
も同様に得ることができる。したがって、波形整形回路
１１を用いることにより入力波形に応じて論理しきい値
を変更することができる。
整形回路１１の動作によって論理しきい値を動的に変化
していることがわかる。このような効果は、スロープは
同一であるが入力タイミンクが異なる入力波形に対して
も同様に得ることができる。したがって、波形整形回路
１１を用いることにより入力波形に応じて論理しきい値
を変更することができる。
【００１５】［第２の実施の形態］図４は本発明の第２
の実施形態を示す図である。基本的な構成は第１の実施
の形態と同じであるが、本波形整形回路１２は節点Ｎ１
と電源電位ＶDDの間に負荷素子４を波形整形回路１２の
内部で接続したところが異なる。負荷素子４は、抵抗素
子やゲート電極の電位がバイアスされたＭＯＳトランジ
スタ等により実現することができる。このようにするこ
とで、節点Ｎ１の電位の初期値を負荷素子４と能動素子
２およびトランジスタＱ３の導通抵抗の比により設定す
ることができる。そしてその後、節点Ｎ１の電位を変化
させることで波形整形回路１２の論理しきい値を第１の
実施の形態と同様に調節する。
の実施形態を示す図である。基本的な構成は第１の実施
の形態と同じであるが、本波形整形回路１２は節点Ｎ１
と電源電位ＶDDの間に負荷素子４を波形整形回路１２の
内部で接続したところが異なる。負荷素子４は、抵抗素
子やゲート電極の電位がバイアスされたＭＯＳトランジ
スタ等により実現することができる。このようにするこ
とで、節点Ｎ１の電位の初期値を負荷素子４と能動素子
２およびトランジスタＱ３の導通抵抗の比により設定す
ることができる。そしてその後、節点Ｎ１の電位を変化
させることで波形整形回路１２の論理しきい値を第１の
実施の形態と同様に調節する。
【００１６】また、図５に示すように、複数の波形整形
回路１２1 〜１２n の節点Ｎ１を接続することで、入力
波形により論理しきい値を動的に変化させることができ
る。動作原理および効果は、図２に示す第１の実施の形
態の場合と同じである。
回路１２1 〜１２n の節点Ｎ１を接続することで、入力
波形により論理しきい値を動的に変化させることができ
る。動作原理および効果は、図２に示す第１の実施の形
態の場合と同じである。
【００１７】［第３の実施の形態］図６は本発明の第３
の実施の形態を示す図である。図６に示す第３の実施の
形態の波形整形回路１３と、図４に示す第２の実施の形
態の波形整形回路１２とは、負荷素子４の導通抵抗を節
点Ｎ１の電位により制御しているところが異なる。第３
の実施の形態では節点Ｎ１の電位を変化させることで負
荷素子４の導通抵抗が変化し、結果として波形整形回路
１３の論理しきい値を調節することができる。
の実施の形態を示す図である。図６に示す第３の実施の
形態の波形整形回路１３と、図４に示す第２の実施の形
態の波形整形回路１２とは、負荷素子４の導通抵抗を節
点Ｎ１の電位により制御しているところが異なる。第３
の実施の形態では節点Ｎ１の電位を変化させることで負
荷素子４の導通抵抗が変化し、結果として波形整形回路
１３の論理しきい値を調節することができる。
【００１８】［第４の実施の形態］図７は本発明の第４
の実施の形態を示す図である。図７の第４の実施の形態
の波形整形回路１４は、図１に示す第１の実施の形態の
波形整形回路１１のＭＯＳトランジスタの極性を入れ替
え（Ｑ２→Ｑ５）、かつ電源電位ＶDDとグランドＧＮＤ
を入れ替え、さらに節点Ｎ１を節点Ｎ２としたものであ
る。この第４の実施の形態の波形整形回路１４では、入
力波形がＨｉｇｈからＬｏｗに変化した場合に、節点Ｎ
２の電位を制御することで同様に論理しきい値を調節す
ることができる。
の実施の形態を示す図である。図７の第４の実施の形態
の波形整形回路１４は、図１に示す第１の実施の形態の
波形整形回路１１のＭＯＳトランジスタの極性を入れ替
え（Ｑ２→Ｑ５）、かつ電源電位ＶDDとグランドＧＮＤ
を入れ替え、さらに節点Ｎ１を節点Ｎ２としたものであ
る。この第４の実施の形態の波形整形回路１４では、入
力波形がＨｉｇｈからＬｏｗに変化した場合に、節点Ｎ
２の電位を制御することで同様に論理しきい値を調節す
ることができる。
【００１９】［第５の実施の形態］本発明の第５の実施
の形態は、図１から図７への変換例と同様、図４に示す
第２の実施の形態の波形整形回路１２内のＭＯＳトラン
ジスタＱ２の極性を入れ替え、かつ電源電位ＶDDとグラ
ンドＧＮＤを入れ替え、さらに節点Ｎ１を節点Ｎ２とし
たものである。この第５の実施の形態は図示されていな
いが、第２の実施の形態に示す図（図４）から容易に類
推できるので図示を省略する。第５の実施の形態の波形
整形回路では、入力波形がＨｉｇｈからＬｏｗに変化し
た場合に、節点Ｎ２の電位を制御することで図７に示す
第４の実施の形態の波形整形回路１４と同様に論理しき
い値を調節することができる。
の形態は、図１から図７への変換例と同様、図４に示す
第２の実施の形態の波形整形回路１２内のＭＯＳトラン
ジスタＱ２の極性を入れ替え、かつ電源電位ＶDDとグラ
ンドＧＮＤを入れ替え、さらに節点Ｎ１を節点Ｎ２とし
たものである。この第５の実施の形態は図示されていな
いが、第２の実施の形態に示す図（図４）から容易に類
推できるので図示を省略する。第５の実施の形態の波形
整形回路では、入力波形がＨｉｇｈからＬｏｗに変化し
た場合に、節点Ｎ２の電位を制御することで図７に示す
第４の実施の形態の波形整形回路１４と同様に論理しき
い値を調節することができる。
【００２０】［第６の実施の形態］本発明の第６の実施
形態は、図１から図７への変換と同様、図６に示す第３
の実施の形態の波形整形回路１３のＭＯＳトランジスタ
Ｑ２の極性を入れ替え、かつ電源電位ＶDDとグランドＧ
ＮＤを入れ替え、さらに節点Ｎ１を節点Ｎ２としたもの
である。この第６の実施の形態は図示されていないが、
第３の実施の形態に示す図（図６）から容易に類推でき
るので図示を省略する。第６の実施の形態の波形整形回
路では、入力波形がＨｉｇｈからＬｏｗに変化した場合
に、節点Ｎ２の電位を制御することで図７に示す第４の
実施の形態の波形整形回路１４と同様に論理しきい値を
調節することができる。
形態は、図１から図７への変換と同様、図６に示す第３
の実施の形態の波形整形回路１３のＭＯＳトランジスタ
Ｑ２の極性を入れ替え、かつ電源電位ＶDDとグランドＧ
ＮＤを入れ替え、さらに節点Ｎ１を節点Ｎ２としたもの
である。この第６の実施の形態は図示されていないが、
第３の実施の形態に示す図（図６）から容易に類推でき
るので図示を省略する。第６の実施の形態の波形整形回
路では、入力波形がＨｉｇｈからＬｏｗに変化した場合
に、節点Ｎ２の電位を制御することで図７に示す第４の
実施の形態の波形整形回路１４と同様に論理しきい値を
調節することができる。
【００２１】［第７の実施の形態］図８は本発明の第７
の実施の形態を示す図である。第７の実施の形態の波形
整形回路１５は、図１の第１の実施の形態の波形整形回
路１１と、図７の第４の実施の形態の波形整形回路１４
とを１つの回路に組み合わせたものである。第７の実施
の形態の波形整形回路１５では、入力波形がＬｏｗから
Ｈｉｇｈに変化した場合に図１の第１の実施形態の波形
整形回路１１と同様に論理しきい値を調整することが可
能になるとともに、入力波形がＨｉｇｈからＬｏｗに変
化した場合には、図７の第４の実施の形態の波形整形回
路１４と同様に論理しきい値を調節できる。
の実施の形態を示す図である。第７の実施の形態の波形
整形回路１５は、図１の第１の実施の形態の波形整形回
路１１と、図７の第４の実施の形態の波形整形回路１４
とを１つの回路に組み合わせたものである。第７の実施
の形態の波形整形回路１５では、入力波形がＬｏｗから
Ｈｉｇｈに変化した場合に図１の第１の実施形態の波形
整形回路１１と同様に論理しきい値を調整することが可
能になるとともに、入力波形がＨｉｇｈからＬｏｗに変
化した場合には、図７の第４の実施の形態の波形整形回
路１４と同様に論理しきい値を調節できる。
【００２２】［第８の実施の形態］本発明の第８の実施
の形態は、図４の第２の実施の形態の波形整形回路１２
と上記した第５の実施の形態を１つの回路に組み合わせ
たものである。この第８の実施の形態は図示されていな
いが、第２の実施の形態に示す図（図４）及び上述した
第５の実施の形態から容易に類推できるので図示を省略
する。第８の実施の形態の波形整形回路では、入力波形
がＬｏｗからＨｉｇｈに変化した場合は、図４の第２の
実施の形態の波形整形回路１２と同様、論理しきい値の
調節が可能になるとともに、入力波形がＨｉｇｈからＬ
ｏｗに変化した場合は、第５の実施の形態と同様、論理
しきい値の調節が可能になる。
の形態は、図４の第２の実施の形態の波形整形回路１２
と上記した第５の実施の形態を１つの回路に組み合わせ
たものである。この第８の実施の形態は図示されていな
いが、第２の実施の形態に示す図（図４）及び上述した
第５の実施の形態から容易に類推できるので図示を省略
する。第８の実施の形態の波形整形回路では、入力波形
がＬｏｗからＨｉｇｈに変化した場合は、図４の第２の
実施の形態の波形整形回路１２と同様、論理しきい値の
調節が可能になるとともに、入力波形がＨｉｇｈからＬ
ｏｗに変化した場合は、第５の実施の形態と同様、論理
しきい値の調節が可能になる。
【００２３】［第９の実施の形態］本発明の第９の実施
の形態は、図６の第３の実施の形態に示す波形整形回路
１３と上記した第６の実施の形態の波形整形回路とを１
つの回路に組み合わせたものである。第９の実施の形態
は図示されていないが、第３の実施の形態（図６）と上
述した第６の実施の形態から容易に類推できるので図示
を省略する。第９の実施の形態の波形整形回路では、入
力波形がＬｏｗからＨｉｇｈに変化した場合は、図６の
第３の実施の形態と同様、論理しきい値の調節が可能に
なるとともに、入力波形がＨｉｇｈからＬｏｗに変化し
た場合は、第６の実施の形態と同様、論理しきい値の調
節が可能になる。
の形態は、図６の第３の実施の形態に示す波形整形回路
１３と上記した第６の実施の形態の波形整形回路とを１
つの回路に組み合わせたものである。第９の実施の形態
は図示されていないが、第３の実施の形態（図６）と上
述した第６の実施の形態から容易に類推できるので図示
を省略する。第９の実施の形態の波形整形回路では、入
力波形がＬｏｗからＨｉｇｈに変化した場合は、図６の
第３の実施の形態と同様、論理しきい値の調節が可能に
なるとともに、入力波形がＨｉｇｈからＬｏｗに変化し
た場合は、第６の実施の形態と同様、論理しきい値の調
節が可能になる。
【００２４】なお、以上の各波形整形回路では、入力信
号と同じ極性の信号を出力する場合を示したが、出力に
インバータゲートを１個追加すれば入力信号ＩＮの反転
信号を出力する波形整形回路となる。また、インバータ
ゲート１を削除するか、またはインバータゲート１をバ
ッファ回路にしても、同様に入力信号ＩＮの反転信号を
出力する波形整形回路となる。この場合、能動素子２は
出力信号ＯＵＴがＬｏｗになったときに遮断状態にな
る。能動素子２は例えばＮチャネルＭＯＳトランジスタ
で実現できる。
号と同じ極性の信号を出力する場合を示したが、出力に
インバータゲートを１個追加すれば入力信号ＩＮの反転
信号を出力する波形整形回路となる。また、インバータ
ゲート１を削除するか、またはインバータゲート１をバ
ッファ回路にしても、同様に入力信号ＩＮの反転信号を
出力する波形整形回路となる。この場合、能動素子２は
出力信号ＯＵＴがＬｏｗになったときに遮断状態にな
る。能動素子２は例えばＮチャネルＭＯＳトランジスタ
で実現できる。
【００２５】以上説明したように、本波形整形回路では
論理しきい値を回路の製造後に変更することができる。
そのため、回路の製造ばらつきなどにより入力レベルが
設計値からずれた場合に論理しきい値を変更して対処す
ることで調整可能になる。また、異なるスロープをもつ
入力波形や入力タイミングが異なる入力波形に対して論
理しきい値を動的に変化しながら波形整形を行うことが
できる。したがって、回路の製造ばらつきなどによって
入力波形が変化する場合や、動作時の状況により入力波
形が異なるような場合に、所望の波形整形出力を得るこ
とができる。
論理しきい値を回路の製造後に変更することができる。
そのため、回路の製造ばらつきなどにより入力レベルが
設計値からずれた場合に論理しきい値を変更して対処す
ることで調整可能になる。また、異なるスロープをもつ
入力波形や入力タイミングが異なる入力波形に対して論
理しきい値を動的に変化しながら波形整形を行うことが
できる。したがって、回路の製造ばらつきなどによって
入力波形が変化する場合や、動作時の状況により入力波
形が異なるような場合に、所望の波形整形出力を得るこ
とができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、入
力電圧と論理しきい値との関係に応じて所定の電圧を出
力する波形整形回路において、信号入力端子と、電源電
位と接地電位との間に、電源電位側から順に第１のＰチ
ャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳト
ランジスタ、第２のＮチャネルＭＯＳトランジスタが直
列接続され、かつＭＯＳトランジスタの各ゲートが信号
入力端子に接続された第１のＣＭＯＳインバータと、第
１のＣＭＯＳインバータの出力を入力する第２のインバ
ータと、第２のインバータの出力が接続される信号出力
端子と、電源電位および接地電位ならびにＭＯＳトラン
ジスタのどれにも直接接続されておらず、かつ外部から
電位の制御が可能な第１の接点とを備え、かつ第１のＮ
チャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳ
トランジスタとの間の第２の接点と第１の接点との間
に、信号出力端子の出力によって導電性が変化する能動
素子を接続するようにしたので、回路の製造後にも回路
の論理しきい値を変更することができる。したがって、
回路の製造ばらつきなどにより入力レベルが設計値から
ずれた場合に論理しきい値を変更して対処することで調
整できる。また、異なるスロープをもつ入力波形や入力
タイミングが異なる入力波形に対して論理しきい値を動
的に変化しながら波形整形を行うことができる。したが
って、回路の製造ばらつきなどによって入力波形が変化
する場合や、回路の動作時の状況により入力波形が異な
るような場合に、所望の波形整形出力を得ることができ
る。
力電圧と論理しきい値との関係に応じて所定の電圧を出
力する波形整形回路において、信号入力端子と、電源電
位と接地電位との間に、電源電位側から順に第１のＰチ
ャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳト
ランジスタ、第２のＮチャネルＭＯＳトランジスタが直
列接続され、かつＭＯＳトランジスタの各ゲートが信号
入力端子に接続された第１のＣＭＯＳインバータと、第
１のＣＭＯＳインバータの出力を入力する第２のインバ
ータと、第２のインバータの出力が接続される信号出力
端子と、電源電位および接地電位ならびにＭＯＳトラン
ジスタのどれにも直接接続されておらず、かつ外部から
電位の制御が可能な第１の接点とを備え、かつ第１のＮ
チャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳ
トランジスタとの間の第２の接点と第１の接点との間
に、信号出力端子の出力によって導電性が変化する能動
素子を接続するようにしたので、回路の製造後にも回路
の論理しきい値を変更することができる。したがって、
回路の製造ばらつきなどにより入力レベルが設計値から
ずれた場合に論理しきい値を変更して対処することで調
整できる。また、異なるスロープをもつ入力波形や入力
タイミングが異なる入力波形に対して論理しきい値を動
的に変化しながら波形整形を行うことができる。したが
って、回路の製造ばらつきなどによって入力波形が変化
する場合や、回路の動作時の状況により入力波形が異な
るような場合に、所望の波形整形出力を得ることができ
る。
【図１】 本発明に係る波形整形回路の第１の実施の形
態を示す回路図である。
態を示す回路図である。
【図２】 図１の波形整形回路の接続例を示す図であ
る。
る。
【図３】 図２に示す回路構成による動作波形を示す図
である。
である。
【図４】 上記波形整形回路の第２の実施の形態を示す
回路図である。
回路図である。
【図５】 図４の波形整形回路の接続例を示す図であ
る。
る。
【図６】 上記波形整形回路の第３の実施の形態を示す
回路図である。
回路図である。
【図７】 上記波形整形回路の第４の実施の形態を示す
回路図である。
回路図である。
【図８】 上記波形整形回路の第７の実施の形態を示す
回路図である。
回路図である。
【図９】 従来の波形整形回路の構成を示す回路図であ
る。
る。
【図１０】 図９の波形整形回路の動作を説明する図で
ある。
ある。
１…インバータゲート、２，２Ａ…能動素子、３，４…
負荷素子、１１，１２，１３，１４，１５…波形整形回
路、Ｎ０，Ｎ１，Ｎ２…接点、ＩＮ，ＩＮ１，ＩＮ２，
ＩＮｎ…入力信号、ＯＵＴ，ＯＵＴ１，ＯＵＴ２，ＯＵ
Ｔｎ…出力信号、ＶDD…電源電位、Ｖｔ，Ｖｔａ，Ｖｔ
ｂ…論理しきい値、Ｑ１，Ｑ４，Ｑ５，Ｑ７，Ｑ８…Ｐ
チャネルＭＯＳトランジスタ、Ｑ２，Ｑ３，Ｑ６，Ｑ
９，Ｑ１０…ＮチャネルＭＯＳトランジスタ。
負荷素子、１１，１２，１３，１４，１５…波形整形回
路、Ｎ０，Ｎ１，Ｎ２…接点、ＩＮ，ＩＮ１，ＩＮ２，
ＩＮｎ…入力信号、ＯＵＴ，ＯＵＴ１，ＯＵＴ２，ＯＵ
Ｔｎ…出力信号、ＶDD…電源電位、Ｖｔ，Ｖｔａ，Ｖｔ
ｂ…論理しきい値、Ｑ１，Ｑ４，Ｑ５，Ｑ７，Ｑ８…Ｐ
チャネルＭＯＳトランジスタ、Ｑ２，Ｑ３，Ｑ６，Ｑ
９，Ｑ１０…ＮチャネルＭＯＳトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−229716（ＪＰ，Ａ)
特開 平10−163826（ＪＰ，Ａ)
特開 昭57−67319（ＪＰ，Ａ)
Claims (11)
- 【請求項１】 信号入力端子と、 電源電位と接地電位との間に、電源電位側から順に第１
のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭ
ＯＳトランジスタ、第２のＮチャネルＭＯＳトランジス
タが直列接続され、かつ前記ＭＯＳトランジスタの各ゲ
ートが前記信号入力端子に接続された第１のＣＭＯＳイ
ンバータと、 前記第１のＣＭＯＳインバータの出力を入力する第２の
インバータと、 前記第２のインバータの出力が接続される信号出力端子
と、前記電源電位および前記接地電位ならびに前記ＭＯＳト
ランジスタのどれにも直接接続されておらず、かつ 外部
から電位の制御が可能な第１の接点とを有し、 前記第１のＮチャネルＭＯＳトランジスタと前記第２の
ＮチャネルＭＯＳトランジスタとの間の第２の接点と前
記第１の接点との間に、前記信号出力端子の出力によっ
て導電性が変化する能動素子が接続されていることを特
徴とする波形整形回路。 - 【請求項２】 請求項１において、 前記波形整形回路は複数設置され、各波形整形回路の前
記第１の接点の全てがひとつに接続され、ひとつに接続
された前記第１の接点と電源電位との間に負荷素子が接
続されていることを特徴とする波形整形回路。 - 【請求項３】 請求項１において、 前記第１の接点と電源電位との間に負荷素子が接続され
ていることを特徴とする波形整形回路。 - 【請求項４】 請求項３において、 前記波形整形回路は複数設置され、各波形整形回路の前
記第１の接点の全てがひとつに接続されていることを特
徴とする波形整形回路。 - 【請求項５】 信号入力端子と、 電源電位と接地電位との間に、電源電位側から順に第１
のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭ
ＯＳトランジスタ、第２のＮチャネルＭＯＳトランジス
タが直列接続され、かつ前記ＭＯＳトランジスタの各ゲ
ートが前記信号入力端子に接続された第１のＣＭＯＳイ
ンバータと、 前記第１のＣＭＯＳインバータの出力を入力する第２の
インバータと、 前記第２のインバータの出力が接続される信号出力端子
と、前記電源電位および前記接地電位ならびに前記ＭＯＳト
ランジスタのどれにも直接接続されておらず、かつ 外部
から電位の制御が可能な第１の接点とを有し、 前記第１のＮチャネルＭＯＳトランジスタと前記第２の
ＮチャネルＭＯＳトランジスタとの間の第２の接点と電
源電位との間に、電源電位側から順に前記第１の接点の
電位によって導通抵抗が制御される負荷素子と、前記信
号出力端子の出力によって導電性が変化する能動素子と
が接続されていることを特徴とする波形整形回路。 - 【請求項６】 請求項１ないし請求項５の何れかにおい
て、 全てのＭＯＳトランジスタの極性を入れ替えるととも
に、電源電位と接地電位とを入れ替えたことを特徴とす
る波形整形回路。 - 【請求項７】 信号入力端子と、 電源電位と接地電位との間に、電源電位側から順に第１
のＰチャネルＭＯＳトランジスタ、第２のＰチャネルＭ
ＯＳトランジスタ、第１のＮチャネルＭＯＳトランジス
タ、第２のＮチャネルＭＯＳトランジスタが直列接続さ
れ、かつ前記ＭＯＳトランジスタの各ゲートが前記信号
入力端子に接続された第１のＣＭＯＳインバータと、 前記第１のＣＭＯＳインバータの出力を入力する第２の
インバータと、 前記第２のインバータの出力が接続される信号出力端子
と、前記電源電位および前記接地電位ならびに前記ＭＯＳト
ランジスタのどれにも直接接続されておらず、かつ 外部
から電位の制御が可能な第１の接点と第２の接点とを有
し、 前記第１のＰチャネルＭＯＳトランジスタと前記第２の
ＰチャネルＭＯＳトランジスタとの間の第３の接点と前
記第１の接点との間に前記信号出力端子の出力によって
導電性が変化する第１の能動素子が接続され、 前記第１のＮチャネルＭＯＳトランジスタと前記第２の
ＮチャネルＭＯＳトランジスタとの間の第４の接点と前
記第２の接点との間に前記信号出力端子の出力によって
導電性が変化する第２の能動素子が接続されていること
を特徴とする波形整形回路。 - 【請求項８】 請求項７において、 前記第１の接点と接地電位との間に第１の負荷素子が接
続され、前記第２の接点と電源電位との間に第２の負荷
素子が接続されていることを特徴とする波形整形回路。 - 【請求項９】 信号入力端子と、 電源電位と接地電位との間に、電源電位側から順に第１
のＰチャネルＭＯＳトランジスタ、第２のＰチャネルＭ
ＯＳトランジスタ、第１のＮチャネルＭＯＳトランジス
タ、第２のＮチャネルＭＯＳトランジスタが直列接続さ
れ、かつ前記ＭＯＳトランジスタの各ゲートが前記信号
入力端子に接続された第１のＣＭＯＳインバータと、 前記第１のＣＭＯＳインバータの出力を入力する第２の
インバータと、 前記第２のインバータの出力が接続される信号出力端子
と、前記電源電位および前記接地電位ならびに前記ＭＯＳト
ランジスタのどれにも直接接続されておらず、かつ 外部
から電位の制御が可能な第１の接点と第２の接点とを有
し、 前記第１のＰチャネルＭＯＳトランジスタと前記第２の
ＰチャネルＭＯＳトランジスタとの間の第３の接点と接
地電位との間に、接地電位側から順に前記第１の接点の
電位によって導通抵抗が制御される第１の負荷素子と、
前記信号出力端子の出力によって導電性が変化する第１
の能動素子とが接続され、 前記第１のＮチャネルＭＯＳトランジスタと前記第２の
ＮチャネルＭＯＳトランジスタとの間の第４の接点と電
源電位との間に、電源電位側から順に前記第２の接点の
電位によって導通抵抗が制御される第２の負荷素子と、
前記信号出力端子の出力によって導電性が変化する第２
の能動素子とが接続されていることを特徴とする波形整
形回路。 - 【請求項１０】 請求項１ないし請求項９の何れかにお
いて、 前記信号出力端子を第３のインバータの入力に接続し、
第３のインバータを波形整形回路の出力端子とすること
を特徴とする波形整形回路。 - 【請求項１１】 請求項１ないし請求項９の何れかにお
いて、 前記第２のインバータに替えてバッファ回路が接続され
ているか、または前記第１のＣＭＯＳインバータの出力
が前記信号出力端子に直接接続されていることを特徴と
する波形整形回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23268998A JP3444399B2 (ja) | 1998-08-19 | 1998-08-19 | 波形整形回路 |
| EP99250215A EP0969477B1 (en) | 1998-07-02 | 1999-07-01 | Small capacitance change detection device |
| DE69933339T DE69933339T8 (de) | 1998-07-02 | 1999-07-01 | Nachweisvorrichtung für kleine Kapazitätsänderungen |
| US09/347,240 US6438257B1 (en) | 1998-07-02 | 1999-07-02 | Small capacitance change detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23268998A JP3444399B2 (ja) | 1998-08-19 | 1998-08-19 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068798A JP2000068798A (ja) | 2000-03-03 |
| JP3444399B2 true JP3444399B2 (ja) | 2003-09-08 |
Family
ID=16943250
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23268998A Expired - Lifetime JP3444399B2 (ja) | 1998-07-02 | 1998-08-19 | 波形整形回路 |
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| Country | Link |
|---|---|
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-
1998
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|---|---|
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