KR20050027118A - 반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템 - Google Patents

반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템 Download PDF

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KR20050027118A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체지적회로 데이터처리시스템 및 메모리 시스템에 관한 것으로서 명령; 정보; 정보의 소재 위치; 타이밍 신호중 어느 하나를 포함한 입력 신호가 공급되는 입력 단자와 상기 입력 신호에 응답하고 내부 회로에 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력 단자를 가지는 반도체 집적회로 장치를 복수개 이용하고 상기 복수의 반도체 집적회로장치 가운데 전단이 되는 반도체 집적회로 장치의 출력 단자와 차단이 되는 반도체 집적회로 장치의 입력 단자가 대응하는 동일 종류를 접속하여 데이지 체인 구성으로서 데이터 처리등을 위한 데이터 전송을 실시하는 기술을 제공한다.

Description

반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE PROCESSING SYSTEM AND MEMORY SYSTEM}
반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템에 관하여 주로 마이크로 프로세서와 메모리 장치의 사이의 데이터 고속화 기술에 이용하는 유효한 기술에 관한 것이다.
메모리콘트롤러와 메모리간의 통신 방식은 주로 복수 라인의 전송 선로(버스 :Bus)를 이용하고 또한 3개 이상의 장치가 물리적으로 동일한 전송 선로에서 통신을 실시하는 것이 가능한 쉐어드버스(Shared Bus) 방식이 일반적으로 채용되고 있다. 쉐어드버스는 1 사이클로 복수의 데이터를 통신하기 때문에 단위시간 당의 송수신 데이터량이 크다. 또한 장치 수에 의존하지 않고 버스는 1개라도 가능하기 때문에 시스템에 따른 메모리량의 변경이나 메모리의 추가(증설)를 용이하게 하고 있다. 쉐어드버스의 예로서 JEDEC Standard 79 Double 데이터 Rate(DDR) SDRAM Specification(문헌 1 )를 들 수 있다.
금속 산화막반도체 트랜지스터(M0S:Metal 0xideSemiconductor)의 스켈링에 의해 집적회로(IC:Integrated Circuit)특히 중앙연산 처리장치(CPU:Central Processing Unit)의 처리 능력은 극적으로 증가해 왔다. 그러나 근년 CPU의 처리 능력의 증가에 비교적 컴퓨터시스템 전체의 처리 능력이 증가하지 않는다는 문제점이 있다. 이것은 CPU의 처리 능력에 대해서 상대적으로 주기억(메모리)의 속도가 늦어지는 원인의 하나로 들 수 있다.
특히 메모리콘트롤러와 메모리간 인터페이스는 상기의 거리 쉐어드버스를 채용하기 때문에 통신 속도의 증가에 수반해 데이터 선로간의 타이밍의 어긋남(스큐,스큐) 문제가 된다. 또 동일 선로상에 다수의 장치가 존재하는 것으로 장치간의 타이밍이 달라 장치수에 의한 전송 조건의 변화 각 장치가 접속되고 있는 지점에 있어서의 신호의 반사등의 문제가 발생한다. 그것에 의해 특히 고속의 메모리콘트롤러메모리간 인터페이스에서는 접속되는 메모리의 수(DIW:Dual lnline Memory Module의 매수)에 제한이 붙는 고가의 Registered DIMM 사용을 어쩔 수 없이 하게 되어 모든 메모리슬롯을 사용하면 에러가 발생하는 등 여러가지 문제점이 일어나고 있다.
본 발명의 목적은 고속의 데이터의 전달을 가능하게 한 반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템을 제공하는 것에 있다. 본 발명의 다른 목적은 간단한 구성으로 고속의 데이터의 전달을 가능하게 한 반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템을 제공하는 것에 있다. 본 발명의 상기 및 그 다른 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
도 1은 본 발명이 적용된 메모리시스템의 하나의 실시예를 나타내는 블럭도이다.
도 2는 본원 발명에 관한 데이지 체인(daisy chain) 접속에 있어서의 메모리콘트롤러와 메모리의 접속 방법의 설명도이다.
도 3은 본 발명에 관한 메모리칩 및 그 신호선의 설명도이다.
도 4는 본 발명에 관한 메모리칩간의 커멘드/데이터의 전송 방법의 일례를 설명하기 위한 파형도이다.
도 5는 본 발명에 관한 메모리칩간의 커멘드/데이터의 전송방법의 다른 일례를 설명하기 위한 파형도이다.
도 6은 본 발명에 관한 메모리칩의 하나의 실시예를 나타내는 블럭도이다.
도 7은 도 6의 메모리칩에 있어서의 입력 신호의 취입 방법을 설명하기 위한 파형도이다.
도 8은 도 6의 메모리칩의 뱅크 내부의 하나의 실시예를 나타내는 블럭도이다.
도 9는 도 6의 메모리칩에 있어서의 독출 동작을 설명하기 위한 파형도이다.
도 10은 도 6의 메모리칩에 있어서의 기입 동작을 설명하기 위한 파형도이다.
도 11은 본 발명이 적용되는 IC의 패키지의 등가 회로도이다.
도 12는 도 11의 IC의 동작의 일례를 설명하기 위한 출력 파형도이다.
도 13는 본 발명에 관한 메모리칩의 부호 변환 설명도이다.
도 14는 본 발명에 의한 데이지 체인 메모리버스시스템을 이용한 컴퓨터의 메인보드의 하나의 실시예의 블럭도이다.
도 15는 본 발명에 관한 데이지 체인 메모리버스시스템에 있어서의 DIMM의 하나의 실시예를 나타내는 평면도이다.
도 16은 본 발명에 관한 DIMM 소켓의 단면도이다.
도 17은 본 발명에 관한 데이지 체인 메모리버스시스템에 있어서의 DIMM의 다른 하나의 실시예를 나타내는 평면도이다.
도 18은 본 발명에 관한 데이지 체인 메모리버스시스템에 있어서의 DIMM의 다른 하나의 실시예를 나타내는 평면도이다.
도 19는 본 발명에 관한 데이지 체인 메모리버스시스템의 다른 하나의 실시예를 나타내는 블럭도이다.
도 20은 도 19의 메모리칩의 하나의 실시예를 나타내는 블럭도이다.
도 21은 도 19의 메모리칩의 동작의 일례를 설명하기 위한 파형도이다.
도 22는 본 발명에 관한 데이지 체인 메모리버스시스템의 다른 하나의 실시예를 나타내는 블럭도이다.
도 23는 도 22의 메모리칩의 하나의 실시예를 나타내는 블럭도이다.
도 24는 본 발명에 관한 데이지 체인 메모리버스시스템의 다른 하나의 실시예를 나타내는 블럭도이다.
도 25는 본 발명에 관한 데이지 체인 메모리버스시스템의 또 다른 하나의 실시예를 나타내는 블럭도이다.
도 26은 본 발명에 관한 데이지 체인 메모리버스시스템의 또 다른 하나의 실시예를 나타내는 블럭도이다.
도 27은 본 발명에 앞서 검토된 쉐어드버스 접속에 있어서의 메모리콘트롤러와 메모리의 접속 방법의 설명도이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래와 같다. 즉 반도체 집적회로 장치에 있어서 명령 정보 정보의 소재 위치 타이밍 신호중 어느 하나를 포함한 입력 신호가 공급되는 입력 단자와 상기 입력 신호에 응답하여 내부 회로로 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력단자를 가지도록 한다.
명령; 정보 ; 정보의 소재 위치 ; 타이밍 신호중 어느 하나를 포함한 입력 신호가 공급되는 입력 단자와 관계되는 입력 신호에 응답해 내부 회로로 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력 단자를 갖춘 반도체 집적회로 장치의 복수개를 이용해 상기 복수의 반도체 집적회로 장치 가운데 전단이 되는 반도체 집적회로 장치의 출력 단자와 차단이 되는 반도체 집적회로 장치의 입력 단자와 대응하는 동일 종류가 접속되어 종렬 형태로 하고 신호 생성 회로로 형성된 상기 명령; 정보 ;정보의 소재; 위치 타이밍 신호중 어느 하나를 포함한 입력 신호를 상기 초단의 반도체 집적회로 장치의 입력 단자에 공급해 종단의 반도체 집적회로 장치의 출력 단자로부터의 신호를 상기 신호 생성 회로에 공급하여 데이터 처리 시스템을 구성한다.
커멘드; 데이터 ;어드레스 ;타이밍 신호를 포함한 입력 신호가 각각 공급되는 입력 단자와 상기 입력 단자로부터 공급된 입력 신호에 대응한 신호를 각각 출력 시키는 출력 단자를 포함한 반도체 기억장치의 복수개를 이용해 상기 복수의 반도체 기억장치 가운데 전단이 되는 반도체 기억장치의 출력 단자와 차단이 되는 반도체 기억장치의 입력 단자와 대응하는 동일 종류가 접속되어 종렬 형태로서 메모리시스템을 구성한다.
본 발명을 보다 상세하게 서술 하기 위해서 첨부의 도면에 따라서 이것을 설명한다.
도 1에는 본 발명이 적용된 메모리시스템의 하나의 실시예의 블럭도가 나타나고 있다. 이 실시예는 특히 제한이 있는 것은 아니지만 컴퓨터 시스템에 있어서의 메모리 서브시스템 지향이다. 도 1에 있어서 110은 메모리 콘트롤러이고; 120_0~1-20_2는 메모리 모듈(DIMM)이고; 130은 메모리칩이고; 140은 DIMM 정보 ROM이고; 101은 클럭 전송 선로이고; 102는 커멘드 전송 선로이고; 103은 데이터 전송 선로이고; 104는 터미네이터이고; 105_0~105_2는 PLL 제어 신호선이고; 106은 DIMM 정보 패스이다.
도 1에 있어서 클럭 전송로(101) 커멘드 전송로(102) 데이터 전송로(103)의 각 전송로는 각 메모리칩(130)에 입력되고 그 후 각 메모리칩(130)으로부터 출력되고 있다. 이와 같이 접속하는 것으로 메모리콘트롤러(110)와 직후의 메모리칩(130)을 접속하는 클럭 전송 선로(101)와 커멘드 전송 선로(102)를 제외하고 대응하는 동일 종류에 있어서 모두 1대 1의 접속이 되고 있다. 그것에 의해 각 전송 선로의 타이밍 조건이 단순화되어 한층 더 소자수의 변화에 의한 전송 선로의 조건 변화도 일어나지 않고 전송 선로안으로 신호가 반사를 일으키는 것도 막을 수가 있다.
이 때 시스템 클럭을 데이지 체인 접속하지 않으면 클럭-데이터간의 타이밍을 칩내에서 조정할지 혹은 최악의 경우에서도 데이터 전송이 생기도록 규격화해야 한다. 본 발명에서는 시스템 클럭까지 포함해 데이지 체인 접속을 실시하고 있어 모두 2개의 소자간의 타이밍으로서 정의된다. 또 신호의 전송 방향도 한쪽만이고 종래의 쉐어드버스와 같이 쌍방향 통신을 실시하는 경우와 비교해 독출/기입의 변환을 실시할 필요가 없는 만큼 타이밍 조건등이 완화된다.
여기서 종래의 쉐어드버스 접속과 본 발명의 데이지 체인 접속을 비교하고본 발명의 특징을 분명히 한다. 본원 발명자에게 있어서 검토된 쉐어드버스 접속에 있어서의 메모리콘트롤러와 메모리의 접속 방법을 도 27에 나타내 본원 발명에 관한 데이지 체인 접속에 있어서의 메모리콘트롤러와 메모리의 접속 방법을 도 2에 나타낸다.
도 2와 도 27에 있어서 각각 4개의 메모리를 접속했을 경우의 데이터 신호선의 접속이다. 도 27와 도 2에 있어서 110_a, 10_b는 각각 메모리콘트롤러; 130_a ,130_b는 메모리칩; 104는 터미네이터를 나타낸다. 또한 201은 전송 선로의 기생 용량 ; 202는 데이터버스의 분기점(스터브) ; 203은 전송 선로에 있어서의 신호의 반사 ; 204 206은 출력 드라이버 ;205, 207은 입력 버퍼를 나타낸다.
도 27의 쉐어드버스 접속의 문제점으로서 우선 구동되는 부하가 커진다는 점을 들고 있다. 쉐어드버스 접속에서는 쌍방향 통신을 실시하기 때문에 각 메모리콘트롤러(110_a) 및 메모리칩(130_a)은 출력 드라이버(204)와 입력 버퍼(205)로 이루어지는 트라이 스테이트 버퍼를 가지고 있다. 도 27의 예에 있어서 각 출력 드라이버(204)가 구동해야 하는 총용량 부하(Ca)는 기생 용량(201)이 Cp ;출력 드라이버(204)의 용량이 Cda ; 입력 버퍼의 용량이 Cia로 하면 Ca=4×Cp+5×Cda+5×Cia가 된다.
이 용량 Ca의 용량값은 매우 크고 큰 전류 구동력을 필요로 한다. 또 통신 속도가 증가하면 신호 파형의 상승 시간/하강 시간을 작게 해야 하기 때문에 한층 더 큰 전류 구동력이 필요하다. 전류 구동력이 커지면 출력 드라이버(205)의 사이즈가 늘어나 Cda의 값이 더 커지는 경향에 있다. 그 때문에 고속의 파형의 상승/하강을 구하려고 해도 전류 구동력의 증가분이 출력 버퍼(205)의 용량의 증가에 의해 상쇄되고 생각하는 바대로 상승 시간/하강 시간이 작게 안 된다.
다음에 신호 파형의 완전성(시그널 인테그리티)의 문제점을 올린다. 쉐어드버스 접속에서는 1개의 버스상에 복수의 칩이 존재하기 때문에 버스에 반드시 스터브(202)가 존재한다. 버스 배선에 직접 메모리를 실장하는 것으로 외형상 스터브(202)를 없애는 것은 가능하지만 짧다고는 하여도 메모리의 패키지 자체가 스터브(202)가 되어 버리기 때문에 쉐어드버스에 스터브(202)는 반드시 존재하여 좋다.
이러한 스터브(202)가 존재하면 신호가 반사(203)를 일으킨다. 반사(203)의 영향에 의해 신호 파형이 흐트러져 신호 전달에 지장을 초래한다. 말할 필요도 없는 것이지만 통신 속도가 빨라지면 그 만큼 반사의 영향이 커진다. 패스에 접속되고 있는 기기의 개수가 일정한 시스템의 경우 선로 인피던스를 신중하게 설계하는 것으로 신호 반사를 누를 수도 있다. 그러나 메모리 서브시스템의 경우 유저에 의한 메모리의 증설이 가능하다는 요구가 강하다. 그 때문에 각각 고유의 오차를 가지는 여러가지 기기와의 접속을 실시할 필요가 있어 신호 반사를 누르는 것은 곤란하다.
덧붙여 버스의 터미네이터(104) 및 칩 입출력 단자에 있어서도 신호의 반사는 일어날 수 있다. 그러나 칩 입출력 단자에서는 스터브(202)와 비교해 인피던스 정합이 취하기 쉽고 신호 반사의 영향은 비교적 적다. 이들의 이유에 의해 쉐어드버스 접속을 이용해 고속 통신을 실시하는 것은 매우 어려워지고 있다.
본 발명에 관한 데이지 체인 접속에 있어서는 도 2에 나타난 바와 같이 하나의 출력 드라이버(206)가 구동해야 하는 총부하 용량(Cb)은 기생 용량(201)이 Cp ; 출력 드라이버(206)의 용량이 Cdb ; 입력 버퍼의 용량이 Cib로 하면Cb=Cp+Cdb+Cib가 된다.
도 2의 예에 있어서 Cb의 값은 Ca와 비교해 대개 1/4정도가 되는 것은 분명하다. 또한 출력 드라이버가 구동해야 하는 총부하 용량이 감소하기 때문에 Cdb<Cda가 된다. 그것에 의해 총부하용량은 한층 더 작게 할 수가 있다. 그러므로 데이지 체인 접속은 파형의 상승/하강 시간을 작게 하는 것이 용이하다.
게다가 데이지 체인 접속에서는 신호 반사의 문제도 일어나기 어렵다. 위에서도 말한 거리 칩의 출력 단자에서는 인피던스 정합이 취하기 쉽기 때문에 신호 반사는 일어나기 어렵다. 물론 칩의 입력 단자에서도 인피던스 정합을 취하는 것은 가능하다. 게다가 인피던스 정합을 취하지 않아도 출력 단자측에서 인피던스 정합이 잡히고 있으면 다시 입력 단자 측에 신호가 반사해 올 것은 없기 때문에 시그널 인테그리티를 악화시키는 요인으로는 안 된다. 따라서 데이지 체인 접속에서는 시그널 인테그리티가 좋다고 말할 수가 있다.
이와 같이 쉐어드버스 접속과 비교해 데이지 체인 접속은 고속 통신을 실시하는데 적합한 접속법식이다고 말할 수 있다. 또 메모리 증설의 용이함에 있어서도 쉐어드버스 접속에서는 버스에 접속된 메모리의 개수가 증가함에 따라 총부하용량이 커진다. 또 스터브가 증가하는 것으로 신호의 반사가 커져 시그널 인테그리티가 악화된다. 한편 데이지 체인 접속에서는 메모리의 개수가 증가해도 각 신호선의 조건은 변화하지 않기 때문에 메모리 증설도 용이하다.
일반적인 시스템에서는 특히 클럭 신호는 1개의 칩으로부터 출력된 것을 그외 모든 칩으로 공유한다고 하는 어프로치를 취하는 경우가 많다. 본 발명에 있어서의 데이지 체인 메모리버스시스템에서는 클럭(101)까지 데이지 체인 접속을 실시한다. 이것은 타이밍 조건의 간소화가 목적이다. 즉 모든 신호에는 반드시 타이밍의 차이가 존재하기 때문에 메모리 서브시스템 전체를 규격화하는것에 있어서는 이 타이밍의 차이도 고려하여 넣지 않으면 안 된다.
여기서 클럭 공급과 커멘드 데이터의 공급을 다른계통으로 하면 클럭-데이터 커멘드간의 타이밍의 차이를 고려할 필요가 있다. 이 타이밍의 차이는 차이의 크기가 동작중에 크게 변화하는 것도 고려하여 넣지 않으면 안 된다. 이 타이밍 변화를 허용 할 수 있도록 하기 위해서는 커멘드 데이터의 입력으로부터 출력까지의 지연에 미리 마진을 받아 두거나 혹은 헤더나 풋터에 웨이트를 삽입하거나 삭제하거나 하여 타이밍 조정을 할 수 있도록 할 필요가 있다.
입력으로부터 출력으로의 지연에 마진을 갖게 해 두는 방법은 유효하지만 마진 분의 지연이 직렬로 접속되는 메모리칩(130)의 개수분 쌓인다. 이것에 의해 메모리콘트롤러가 독출 명령을 발행한 후 데이터를 받을 때까지의 지연 시간이 커져 버린다는 문제가 있다. 또 상기 웨이트의 삽입/삭제는 미리 삭제 가능한 웨이트를 삽입해 둘 필요가 있어 버스 효율이 악화된다. 상기 웨이트를 삭제하다 슬롯(slot)으로부터 더욱 뒤의 칩으로 웨이트를 삭제하는 것을 막을 필요가 있는 등 칩의 구성이 복잡화 된다. 이와 같이 클럭을 별도로 공급하는 것은 여러가지 문제점이 있어 실용적이지 않다. 따라서 본 발명에서는 클럭(101)도 포함해 데이지 체인 접속한다.
도 3에는 본 발명에 관한 메모리칩(130) 및 그 신호선이 나타나고 있다. 동 도은 데이지 체인 메모리버스시스템의 신호의 내용을 설명하는 것이다. 각 신호선에 있어서의 메모리칩(130)으로의 입출력을 명확하게 하기 위해 각각 입력 클럭(101_i) 출력 클럭((101_o)) 입력 커멘드(102_i) 출력 커멘드(102_o) 입력 데이터(103_i) 출력 데이터(103_o)로 한다. 특히 제한하는 것은 아니지만 이 설명에서는 각 클럭(101)은 1비트; 커멘드(102)는 8비트; 데이터(103)는 6비트로 한다.
도 4에는 본 발명에 관한 메모리칩(130)의 동작의 일례를 설명하기 위한 파형도가 나타나고 있다. 메모리칩(130)의 모든 신호는 슬롯이라고 하는 단위로 단락지어진다. 클럭(101)은 각 칩에 시스템 클럭을 공급 하는 역할외 상기의 슬롯을 단락짓는역할. 커멘드(102)와 데이터(103)는 슬롯마다 C0~C7 및 D0~D7과 같은 8워드(word)와 그 전후에 삽입된 헤더(H:Header)와 풋터(F:Footer)가 포함된다.
도 4에 나타난 바와 같이 메모리칩에 입력된 클럭(101_i) 커멘드(102_i) 데이터(103_i)은 각각 입력 타이밍이 어긋나고 있을 가능성이 있다. 각 칩 내부에서 각각의 타이밍을 조정해 외부에 출력 한다. 그것에 의해 데이지 체인 메모리버스시스템의 타이밍 조건은 2칩간(출력 칩-입력 칩)에만 한정된다.
도 4 및 도 5에는 본 발명에 관한 메모리칩(130)간의 커멘드/데이터의 전송 방법의 개략을 설명하기 위한 파형도가 나타나고 있다. 말할 필요도 없는 것이지만 메모리칩(130)에는 데이터의 리드/라이트(독출/기입)를 실시할 필요가 있다. 커멘드 전송로(102)에는 리드 명령 라이트 명령외 행 어드레스 열어드레스 뱅크 지정등의 내용이 포함되어 있다. 이들 커멘드 정보는 메모리콘트롤러(110)로부터 메모리칩(130)으로 일방적으로 송신되는 정보이기 때문에 메모리칩(130)측은 수신할 뿐이지만 데이터는 메모리칩(130)으로부터 송신하는 경우가 있다.
데이터의 송수신은 슬롯(slot)단위로 행해진다. 메모리콘트롤러(110)로부터 리드 명령이 발행되었을 때 도 5의 501에 나타난 바와 같이 메모리칩(130)은 슬롯의 데이터부를 리드데이터로 옮겨놓는다. 즉 상기 슬롯에 있어서의 입력 데이터(103_i)는 DAT1 그리고 나타나는 데이터 집합인 것에 대해 상기 슬롯에 있어서의 출력데이터(103_o)는 메모리(103)로부터 리드된 데이터(R0)로 표시되는 데이터 집합으로 치환된다. 라이트 동작시는 라이트 명령에 의해 나타난 슬롯으로부터 데이터를 기입한다(도 5의 502참조). 이것에 의해 메모리칩(130)에 있어서의 데이터의 리드/라이트가 가능하게 된다.
또한 입력 커멘드(102_i)는 변경하지 않고 출력 커멘드(102_o)에 출력된다. 리드데이터로 옮겨지지 않았던 입력 데이터(103_i)도 같이 출력 데이터(103_o)로 출력된다. 또한 명령 체계의 상세한 설명에 대해서는 후술 한다.
도 6에는 본 발명에 관한 메모리칩의 하나의 실시예의 블럭도가 나타나고 있다. 도 6에 있어서 601은 메모리 내장의 PL1회로이고 602는 커멘드 샘플링 회로이고 603는 커멘드 타이밍 검출 회로이고; 604는 커멘드 래치이고; 605는 데이터 샘플링 회로이고; 606은 데이터 타이밍 검출 회로이고; 607은 데이터 래치이고; 608은 데이터디코더이고 ; 609는 데이터 엔코더이고 ; 610은 커멘드 디코더이고 ;6l1은 멀티플렉서이고 ; 612는 클럭 생성 회로이고 ; 613은 커멘드 패러렐-시리얼 변환 회로이고; 614는 데이터 패러렐-시리얼 변환 회로이고 ;615(615_0~615_7)는 뱅크FIFO이고; 616(616_0~616_7)는 메모리어레이이고; 617(617_0~617_7)은 뱅크이고; 618은 모드 레지스터이고; 620은 클럭 선택 회로이다.
입력 클럭(101_i)은 PL1회로(601)에 입력되어 도 7A로 나타내는 바와 같은 30상클럭(651,(651[0]~651[29]))를 생성한다. 생성된 30상클럭(651)에 의해 입력 커멘드(102_i)를 커멘드 샘플링 회로(602)에 의해 샘플링한다. 이 때 입력 커멘드(102_i)와 각 클럭 위상은 도 7B와 같은 관계가 된다. 도 7B에 있어서 0~29의 숫자는 각각 클럭(651[0] ~ 651[29])의 위상에 대응하고 있다.
즉 각 커멘드는 각각 위상이 어긋난 3개의 클럭으로 샘플링하고 합계 240개의 커멘드 샘플링(651,(651[29:0][7:0]))을 구한다. 여기에서 [29:0]은 샘플링 클럭을 [7:0]은 102_i의 비트 선택을 나타낸다. 커멘드 샘플을 651[3n][7:0] 651[3n+1][7:0]; 651[3n+2][7:0]의 3개의 그룹으로 나눈다.
그러면 각각이 각 커멘드의 전반 중앙 후반의 샘플이 된다. 도 7B의 예에서는 651[3n][7:0]이 전반 ; 651[3n+1][7:0]이 중앙 ; 651[3n+2][7:0]이 후반의 샘플이다. 다만 전반 후반의 샘플은 클럭(101)이나 커멘드(102)의 지터등의 영향에 의해 안정된 샘플링 결과를 얻을 수 없기 때문에 중앙의 샘플을 선택해 사용하는 것이 바람직하다.
거기서 커멘드 타이밍 검출 회로(603)가 3개의 그룹 가운데 어느 그룹이 중앙의 샘플인지를 판정 한다. 또한 커멘드 래치(604)로 헤더와 풋터를 판정 해 헤더와 풋터를 제외한 부호화 커멘드(653 653[7:0][7:0])를 래치 한다. 653[7:0][7:0]에 있어서 전자의 [7:0]은 상기 도 4에 있어서의 C0~C7를 나타내고 후자의 [7:0]은 입력 커멘드(102-i)의 비트선택을 나타낸다. 즉 C0=653[0][7:0]이다.
데이터의 입력도 거의 같은 순서로 실시한다. 30상클럭(651)으로 입력 데이터(103_i)를 데이터샘플링 회로(605)로 샘플링 하고 180개의 데이터 샘플 654(654[29:0][5:0])를 얻는다. 데이터 타이밍 검출 회로(606)로 중앙의 샘플을 판정 한다. 또한 데이터 래치(607)로 헤더와 풋터를 판정 해 부호화 데이터(656)(656[7:0][5:0])를 래치 한다. 656[7:0][5:0]에 있어서 [7:0]은 도 4에 있어서의 D0~D7를 나타내고 [5:0]은 입력 데이터(103_i)의 비트 선택을 나타낸다. 즉 D0=656 [0][5:0]이다. 중앙의 샘플 및 헤더와 풋터의 판정법은 후술 한다.
특히 제한하는 것은 아니지만 본 발명에 있어서의 데이지 체인 메모리버스시스템에서는 고속 데이터 통신을 실시하기 때문에 커멘드 전송 선로(102) 데이터 전송 선로(103)상의 커멘드/데이터는 통신이 용이하게 되도록 부호화되고 있다. 즉 이것이 도 6의 부호화 커멘드(653)이고 부호화 데이터(656)이다. 따라서 입력된 데이터를 메모리어레이(616)에 기입하기 전에 부호화 커멘드 및 부호화 데이터를 복호하지 않으면 안 된다.
부호화 커멘드(653)는 커멘드 디코더(610)로 복호되고 부호화 데이터(656)는 데이터 디코더(608)로 복호된다. 또 메모리어레이(616)로부터 독출된 데이터는 데이터 엔코더(609)로 부호화된다. 입력된 커멘드에 따라서 각 뱅크(617)로 데이터를 기입하거나 데이터를 독출하거나 한다. 또 커멘드에는 메모리칩(130)의 내부 동작등을 규정하는 모드 레지스터 세트가 있어 그 경우 모드레지스터(618)의 내용을 개서한다.
또 클럭 선택 회로(620)는 클럭/커멘드/데이터 출력용으로 30상클럭(651)에서 10상클럭(662)을 선택한다. 부호화 커멘드(653)는 커멘드 패러렐-시리얼 변환 회로(613)로 10상클럭(662)을 이용해 타이밍을 조정하여 출력 커멘드(102_o)로서 출력된다. 부호화 데이터(656) 혹은 부호화 독출 데이터(660)는 멀티플렉서(611)로 선택된 후 데이터 패러렐-시리얼 변환 회로(614)로 10상클럭(662)을 이용해 타이밍을 조정해 출력 데이터(103_o)로서 출력된다.
멀티플렉서(611)는 독출 동작시에 메모리칩(130)으로부터 데이터를 출력 하는 경우 부호화 데이터(656) 대신에 부호화 독출 데이터(660)를 선택한다. 출력 클럭(101_o)은 클럭 제너레이터(612)로 10상클럭(662)을 이용해 생성된다. 이 때 클럭 제너레이터(612) 커멘드 패러렐-시리얼 변환 회로(613) 데이터패러렐시리얼 변환 회로(614)의 지연 시간을 같아지도록 설계하면 출력 클럭(101_o) 출력 커멘드(102_o) 출력 데이터(103_o)의 위상이 갖추어진다.
다음에 메모리칩(130)에 있어서의 실제의 독출/기입 동작에 대해서 설명한다. 도 8에는 도 6의 뱅크(617) 내부의 블럭도가 나타나고 있다. 뱅크(617)는 크게 나누어 FIFO(퍼스트 인 퍼스트 아웃 메모리 615)와 메모리어레이(616)로 나누어 진다. 이 중 메모리어레이(616)는 기본적인 DRAM과 같은 구성을 하고 있다. 동 도에 있어서 901은 열어드레스 FIFO이고 ; 902는 라이트 플래그 FIFO이고 ; 903은 라이트 데이터 FIFO이고 ; 904는 리드 데이터 FIFO이고 ; 905는 행 어드레스 디코더이고 ; 906은 열어드레스 디코더이고 ; 907은 메모리 셀이고 ; 908은 센스 증폭기이고 ; 909는 메인 앰프이고 ; 910은 라이트 버퍼이다.
메모리칩(130)에 있어서의 독출 동작을 설명한다. 도 9에 독출할 때의 각 신호의 파형도가 나타나고 있다. 여기에서는 메모리칩(130)의 뱅크(617_4)에 대한 리드 명령을 한다. 도 9의 슬롯(0)의 커멘드(COM0)에 있어서 뱅크(617_4)의 행 어드레스(ROW0) 지정 ; 뱅크(617_4)의 열어드레스(COL0) 지정 ; 리드 명령(R, WF0=0)를 한다. 다음에 도 9의 슬롯(1)의 커멘드(COM1) 에 있어서 뱅크(617_4)의 열어드레스(COLl) 지정 ; 리드 명령(R,WF1=0)를 한다.
입력 커멘드(102_i)는 커멘드디코더(610)로 복호되고 커멘드(659)로서 뱅크(617_4)에 입력된다. 뱅크(617_4)중에서 커멘드(659)는 행 어드레스 (920, ROW0) 열어드레스(COL0) 라이트플래그(WF0)로 분리된다. 도 9의 커멘드(COM0)에서는 행 어드레스뱅크(617_4)를 지정하고 있기 때문에 행 어드레스디코더(905)가 즉시 동작하고 선택된 워드 선(923)을 상승한다.
열어드레스도 뱅크(617_4)를 지정하고 있기 때문에 열어드레스 FIFO(901)에 격납되고 라이트 플래그(WF0)는 라이트 플래그 FIFO(902)로 격납된다. 이 단계에서는 열어드레스 FIFO(901)에는 열어드레스(COL0) 밖에 격납되고 있지 않기 때문에 열어드레스 디코더(906)는 열어드레스(COL0)를 디코드한다. 그리고 다음의 명령 (C0M1)으로 지정된 열어드레스(COL1)는 열어드레스 FIFO(901)로 입력되고 라이트 플래그(WF1)는 라이트 플래그 FIFO(902)에 입력된다.
선택된 워드 선(923)에 접속되고 있는 메모리 셀(907)은 데이터선(924)과 챠지 쉐어링을 일으키고 데이터선(924)에 생긴 미소한 레벨 변화는 센스 증폭기(908)으로 증폭되어 메모리 셀의 내용이 독출된다. 열어드레스(COL0)의 디코드 결과에 따라 메모리 셀(907)의 내용은 메인 I/O선(925)에 출력된다.
여기서 라이트 플래그 FIFO(902)로부터 출력되고 있는 플래그는 리드 지정이기 때문에 메인 앰프(909)는 메인 I/O선(925)의 내용을 증폭하고 리드 데이터 FIFO((904))에 격납 한다. 이 단계에서 열어드레스 FIFO(901)는 열어드레스(COL0)의 내용을 파기하고 다음의 열어드레스(COL1)를 열어드레스 디코더(906)에 출력 한다. 또 라이트플래그 FIFO(902)도 이와 같이 WF0를 파기하고 다음의 WF1를 출력 한다. 열어드레스(COL1)가 디코드되어 메인 I/O선에 데이터가 출력된 지점에서 WF1가 또 리드 지정이기 때문에 메인 앰프(909)는 메인 I/O선(925)의 내용을 증폭해 리드 데이터 FIFO((904))에 격납 한다.
도 9에 있어서 커멘드(COM0)가 지정되고 나서 리드 데이터 FIFO((904))에 데이터가 격납될 때까지의 시간은 행 어드레스가 지정되고 나서 tRAC 및 열어드레스가 지정되고 나서 tCAC라고 하는 스펙으로 규정된다. 도 9의 예에서는 행 어드레스와 열어드레스를 동시에 지정했기 때문에 열어드레스를 지정한 후 tRAC 후에 리드 데이터 FIFO에 데이터가 격납된다.
그 후 도 9의 슬롯(2)의 커멘드 COM2로 뱅크(617_4)에 대한 FIFO 출력 명령(DOUT)을 한다. 그러) 메모리칩(130)은 FIFO 출력 명령을 한 다음의 슬롯(3)인 도 9의 슬롯(3)으로 뱅크(617_4)의 리드 데이터 FIFO((904))의 내용을 출력 한다. 도 9를 보는 바와 같이 슬롯(3) 출력시에는 R0의 데이터가 리드 데이터 FIFO((904))의 출력에 나타나고 있기 때문에 도 9의 슬롯(3)에 있어서의 출력 데이터(103_o)의 내용은 R0가 된다.
또한 도 9의 슬롯(3)의 커멘드(COM3)에 있어서도 또한 뱅크(617_4)에 대한 FIFO 출력 명령(DOUT)을 한다. 뱅크(617_4)의 리드 데이터 FIFO((904))로부터는 도 9의 슬롯(3)의 출력시에 R0가 출력되고 도 9의 슬롯 4의 출력시에는 R1이 출력되고 있다. 따라서 다음의 슬롯인 도 9의 슬롯 4의 출력 데이터(103_o)의 내용은 R1에 치환하고 있다.
다음에 기입 동작을 설명한다. 도 10에는 기입 동작시의 각 신호의 파형도를 나타낸다. 여기에서도 기입 동작과 동일하게 뱅크(617_4)에 대한 기입 동작을 한다. 우선 도 10의 슬롯(0)에 있어서의 커멘드(COM0)로 뱅크(617_4)에 대한 행 어드레스(ROW0); 지정 뱅크(617_4)에 대한 열어드레스(COL0) 지정 ;라이트 명령(WF0=1)을 한다.
그리고 커멘드(COM0)의 라이트 명령에 대응하는 데이터는 도 10의 슬롯(1)의 데이터(DAT1)로서 입력된다. 또 도 10의 슬롯(1)의 커멘드(COM1)에서는 뱅크(617_4)의 열어드레스(COLl) 지정 라이트 명령(WF1=1)을 한다. 동일하게 도 10의 커멘드(COM1)의 라이트 명령에 대응하는 데이터는 도 10의 슬롯(2)의 데이터 (DAT2)로서 입력된다.
독출 동작시와 동일하게 입력 커멘드(102_i)는 커멘드 디코더(610)로 복호되고 커멘드(659)로서 뱅크(617_4)로 입력된다. 뱅크(617_4)중에서 커멘드(659)는 행 어드레스 920(ROW0) 열어드레스(COL0) 라이트플래그(WF0)로 분리된다.
도 10의 커멘드(COM0)에서는 행 어드레스가 뱅크(617_4)를 지정하고 있기때문에 행 어드레스 디코더(905)가 즉시 동작하고 선택된 워드 선(923)을 상승한다. 또 열어드레스도 뱅크(617_4)를 지정하고 있기 때문에 열어드레스 FIFO(901)에 격납되고 라이트 플래그(WF0)는 라이트 플래그 FIFO(902)로 격납된다.
이 단계에서는 열어드레스 FIFO(901)에는 열어드레스(COL0) 밖에 격납되고 있지 않기 때문에 열어드레스디코더(906)는 COL0를 디코드 한다. 그리고 다음의 커멘드(COM1)로 지정된 행 어드레스(COL1)는 열어드레스 FIFO(901)에 입력되고 라이트 플래그(WF1)는 라이트 플래그 FIFO(902)에 입력된다. 그리고 늦게 입력된 도 10의 DAT1은 뱅크(617_4)의 라이트 데이터 FIFO(903)에 격납되고 다음의 DAT2도 뱅크(617_4)의 라이트 데이터 FIFO(903)에 격납된다.
뱅크(617_4)에 있어서 행 어드레스(RO.W0) 및 열어드레스(COL0)의 디코드가 종료한다. 여기에서 라이트 플래그 FIFO(902)의 출력은 라이트 지정을 위해 라이트 버퍼(910)가 동작하고 라이트 데이터 FIFO(903)로부터 출력되고 있는 DAT1를 메모리 셀(907)에 기입한다. 메모리 셀(907)로의 기입이 종료한 직후에 라이트 데이터 FIFO(903)는 DAT1를 파기하고 라이트 플래그 FIFO(902)는 WF0를 파기하고 열어드레스 FIFO(901)는 COL0를 파기한다.
다음에 열어드레스 FIFO(901)로부터 출력되는 열어드레스(COL1)가 열어드레스 디코더(906)로 디코드된다. 그리고 라이트 플래그 FIFO(902)로부터 출력되고 있는 WF1은 라이트 지정(WF1=1)을 위해 메모리 셀(907)로의 기입해 준비 되는 데로 라이트 데이터 FIFO(903)로부터의 데이터(DAT2)를 메모리셀(907)로 기입한다. 도 10에서는 설명을 간략화하기 위해서 같은 메모리 셀(907)로 기입하도록 도시 되어 있지만 물론 열어드레스(COL0 와 COL1)가 다른 어드레스를 지시 하고 있는 경우 다른 메모리 셀로 기입된다.
메모리칩(130)으로의 독출/기입 동작은 이상과 같은 순서로 행해진다. 여기에서는 행 어드레스 지정은 1회만 행했지만 다른 행 어드레스를 지정하는 경우 상기 뱅크에 프리챠지 명령을 발행한 후 행 어드레스를 지정하게 된다. 또는 프리챠지 명령을 발행하지 않고 행 어드레스를 지정하는 경우도 가능하지만 그 경우는 메모리칩(130) 내부에서 자동 프리챠지가 걸리는 분만큼 리드 데이터 FIFO((904))로의 데이터 출력이나 기입 종료까지의 시간이 걸린다.
여기까지는 단일 뱅크로의 액세스 순서를 나타냈지만 본 실시예에 있어서는 메모리칩(130)은 8 뱅크 구성으로 되어 있고 각 뱅크는 독립해 동작할 수 있다. 따라서 어느 뱅크가 액티브해도 별도 뱅크가 프리챠지 하고 있으면 행 주소를 지정할 수가 있다(뱅크 인터리브가 가능). 뱅크 인터리브를 가능하게 하는 것으로 버스의 사용 효율을 올릴 수가 있다.
열주소 지정 및 데이터 입출력에 있어서 FIFO를 사용하는 이유는 DRAM의 액세스의 지연에 기인한다. 일반적으로 DRAM에 행 주소를 지정한 후 열주소를 지정해 데이터가 출력 될 때까지는 수십 ns의 시간이 걸린다. 이 값은 반도체 프로세스 룰의 진보에 수반해 개선되지만 논리 소자의 동작 속도의 개선과 비교해 그 개선 속도는 매우 여유로운 것이 알려져 있다. 말하자면 예를 들어 마이크로 프로세서와 같은 논리 소자와 DRAM를 조합한 시스템이 반도체 프로세스 룰의 진보에 수반해 진보했을 경우 마이크로 프로세서의 진보에 DRAM의 진보가 따라잡지 못하고 시스템 전체의 성능을 DRAM가 제한해 버린다고 하는 문제가 있다.
그 때문에 예를 들면 SDRAM (Synchronous DRAM)에서는 뱅크 인터리브의 그 밖에 CAS 리텐시(Latency, CL)지정에 의한 버스 제어가 받아들여지고 있다. 즉 클럭 신호에 동기 해 열주소가 지정된 후 CL값으로 지정된 사이클 후에 데이터 출력이 개시된다는 방법이다. 이것에 의해 행 주소를 변경하지 않고 열주소만을 변경해 가는 페이지 모드 액세스시에 전의 열주소의 데이터 출력이 종료하기 전에 다음의 열아드레스를 지정할 수 있고 버스 사용 효율이 개선된다.
그러나 이 방식으로는 CL값이 모든 메모리 소자로 갖추어져 있지 않으면 버스 충돌이 일어나기 쉽기 때문에 모든 메모리 소자로 CL값을 가지런히 하는 것이 일반적이다. 이것은 복수 성능의 메모리를 혼재시켰을 경우 가장 성능이 뒤떨어지는 메모리 소자에 전체의 성능이 쇠퇴되는 것을 나타내고 있다. 또 일반적인 SDRAM로 사용되고 있는 클럭 주파수는 66~133 MHz 정도이기 때문에 CL값은 2~3과 비교적 작은 값이다. 그러나 향후 데이터 레이트가 오름에 따라 CL값은 증가해 가는 경향에 있다. CL값이 증가해 가면 메모리콘트롤러측의 제어가 번잡하게 되어 버린다.
그에 대해 본 발명에 있어서의 FIFO를 이용하는 방법에서는 우선 열어드레스 지정이 극히 자유롭게 행해진다고 하기로 특징이 있다. 열어드레스는 행 어드레스의 처리가 끝날 때까지 열어드레스 FIFO(901)에 격납되고 있기 때문에 메모리콘트롤러(110)측에서는 행 어드레스 처리를 고려할 필요가 없다. 또한 FIFO이기 때문에 다음의 열어드레스도 자유롭게 투입할 수가 있다.
또한 데이터 출력에도 FIFO를 이용하기 때문에 CL제어를 실시할 필요는 없고 데이터가 FIFO에 격납될 때까지의 시간만을 고려하여 넣으면 좋다. 또 CL제어를 없애는 것으로 성능이 다른 메모리를 혼재해도 고속의 메모리는 고속으로 읽어낼 수가 있다. 데이터가 FIFO에 격납되는 타이밍이 함께 될 가능성은 있지만 데이터 출력 명령은 1 커멘드에 대해 1개이기 때문에 메모리콘트롤러(110)는 충돌의 가능성을 고려할 필요성이 없다.
또한 독출 동작에 있어서는 OUT 명령의 1 슬롯 후에 데이터가 출력되고 기입 동작에 있어서는 라이트 명령의 1 슬롯 후에 데이터가 입력된다. 이와 같이 함으로써 메모리콘트롤러(110)는 독출과 기입의 충돌을 용이하게 회피할 수가 있다. 즉 라이트 명령과 OUT 명령을 동시에 발행하지 않으면 독출/기입의 데이터가 충돌을 일으키는 경우는 없다.
다만 상기 도 1에 있어서 데이터가 흐르는 방향으로부터 볼때 상류의 메모리칩(130)에 라이트 명령을 발행하고 하류의 메모리칩(130)에 OUT 명령을 발행해도 데이터는 충돌을 일으키지 않는다. 반대로 상류의 메모리칩(130)에 OUT 명령을 발행하고 하류의 메모리칩(130)에 라이트 명령을 발행하면 메모리콘트롤러(110)를 개재하지 않고 상류의 메모리칩(130)으로부터 출력된 데이터가 하류의 메모리칩(130)에 전송된다. 이들의 특성을 잘 사용하는 것으로 버스 효율의 새로운 향상을 겨냥할 수가 있다.
이와 같이 열어드레스 지정 및 데이터 입출력에 있어서 FIFO를 사용하는 것으로 메모리콘트롤러(110)는 데이터 리드가 필요하게 된 시점에서 자유롭게 열어드레스를 투입하고 FIFO에 데이터의 준비되는데로 FIFO 출력 명령을 발행하면 좋다. 즉 리드 명령은 메모리 셀로부터 FIFO까지의 데이터 독출을 지시 하고 FIFO 출력 명령이 데이터 출력 명령을 지시 하는 계층적인 독출이 된다. 즉 제 1독출 동작에서는 메모리 셀로부터 FIFO까지의 동작이 실시되고 제 2독출 동작에서는 FIFO로부터 출력 단자에 출력될 때까지의 동작이 실시된다. 또 데이터 라이트가 필요하게 된 시점에서 자유롭게 열어드레스를 투입하고 직후에 데이터를 출력 하면 좋다. 이와 같이 본 발명에 있어서의 데이지 체인 메모리버스시스템에서는 제어가 간결해 버스 효율이 높은 시스템을 구성할 수가 있다.
다음에 커멘드의 체계를 설명한다. 특히 제한하는 것은 아니지만 예로서 도 3를 보는 바와 같이 커멘드 전송로(102)의 버스폭은 8 비트이다. 다만 커멘드에는 전송을 용이하게 하는 부호화가 행해지기 때문에 실제는 6비트분의 정보를 전달할 수 있다. 또한 도 4를 보는 바와 같이 하나의 슬롯당 커멘드의 정보량은 6×8=48 비트이다. 특히 제한하는 것은 아니지만 48 비트의 내역은 이하와 같다.
행 어드레스 칩 셀렉트(CSR) : 3 비트
열어드레스 칩 셀렉트(CSC) : 3 비트
출력 명령 칩 셀렉트(CSO) : 3 비트
이(우)어드레스 뱅크 셀렉트(BSR) : 3 비트
열어드레스 뱅크 셀렉트(BSC) : 3 비트
출력 명령 뱅크 셀렉트(BSO) : 3 비트
명령(RAS ;CAS ;OUT ;WRI; PRE) : 5 비트
행 어드레스(ROW) : 12 비트
열어드레스(COL) : 12 비트
예약(Reserved) : l비트
합계 : 48비트
행 어드레스(ROW) 열어드레스(COL) 출력 명령(OUT)은 각각 완전히 독립하여명령을 발행할 수 있기 때문에 칩 셀렉트와 뱅크 셀렉트는 모두 전용의 비트가 준비되어 있다. 명령은 행 어드레스 지정(RAS) 열어드레스 지정(CAS) 출력 명령(OUT) 라이트 지정(WRI) 프리챠지(PRE)에 각각 1 비트씩 할당한다.
RAS=1의 경우 행 어드레스 칩 셀렉트(CSR)로 선택된 메모리칩(130)에 있어서의 행 어드레스 뱅크 셀렉트(BSR)로 지정된 뱅크의 행 어드레스(ROW)가 지정된다. 열어드레스(COL)에 대해서도 동일하다. OUT=1의 경우 출력 명령 칩 셀렉트(CSO)로 선택된 메모리칩(130)에 있어서의 출력 명령 뱅크 셀렉트(BSO)로 지정된 뱅크의 리드 데이터 FIFO(904)로부터 데이터가 출력된다.
라이트 지정(WRI)은 열어드레스 지정(CAS)과 조합해 기입 동작인 것을 나타낸다. 프리챠지에는 지정 뱅크 프리챠지와 전뱅크 방어 챠지의 2 종류의 명령이 준비된다. 또한 RAS와 BSR의 조합으로 오토 리플레쉬 ; 셀프 리플레쉬 ; 모드 레지스터 세트가 지정된다.
RAS=1 PRE=1 BSR=임의 : 지정 뱅크프리챠지
PRE=1 BSR=3'b000 : 전 뱅크프리챠지
RAS=0 PRE=1 BSR=3'b001 : 오토 리플레쉬
RAS=0 PRE=1 BSR=3'b010 : 셀프 리플레쉬
RAS=0 PRE=1 BSR=3'bl00 : 모드 레지스터 세트
상기중 어느 경우도 칩 셀렉트는 CSR로 지정한다. 지정 뱅크프리챠지의 경우는 BSR로 지정된 뱅크를 프리챠지 한다. 리드 데이터 FIFO((904))의 내용은 특히 조작하지 않는다. 리드/라이트 명령의 처리가 완료되어 있지 않는 경우는 리드/라이트 처리를 우선한다. 말하자면 열어드레스 FIFO(901) 라이트 플래그 FIFO(902) 라이트 데이터 FIFO(903)의 내용은 프리챠지시에는 존재하지 않는다.
전 뱅크프리챠지의 경우 CSR로 지정된 메모리칩(130)의 전뱅크를 프리챠지 한다. 이 때 리드 데이터 FIFO((904))의 내용도 동시에 클리어 한다. 리드/라이트 명령의 처리가 완료하고 있지 않는 경우는 리드/라이트 처리를 우선한다. 다만 전뱅크 프리챠지가 발행된 시점에서 리드 데이터 FIFO((904))의 내용은 파기 되기 때문에 리드 처리는 무시해도 문제 없다. 전 뱅크프리챠지 명령은 주로 스타트 업시에 메모리칩(130)의 동작을 초기화하기 위해서 사용한다.
오토 리플레쉬는 메모리칩(130) 내부의 리플레쉬 카운터(도시하지 않음)로 자동적으로 생성되는 열어드레스의 리플레쉬를 실시하는 명령이다. 이 경우 전뱅크 동시에 리플레쉬를 실시한다. 리드/라이트 명령의 처리가 완료하고 있지 않는 경우는 리드/라이트 처리를 우선 한다. 리드데이터 FIFO((904))의 내용은 보지한다.
셀프 리플레쉬는 PLL 회로(601) 입출력 회로 각 디코더/엔코더등을 정지해 메모리칩(130) 내부의 리플레쉬 타이머 및 리플레쉬 카운터로 자동적으로 메모리 내용을 보지 하는 명령이다. 데이지 체인 접속을 실시하고 있기 때문에 기본적으로 데이지 체인 접속의 하류측으로부터 셀프 리플레쉬 명령을 주지 않으면 버스 동작이 부정이 된다. 셀프 리플레쉬로부터의 복귀는 스타트 업 순서와 같다.
모드 레지스터 세트는 주로 스타트 업시에 메모리칩(130)에 칩 셀렉트 번호를 할당하거나 드라이버 회로의 전류 구동력을 지정하거나 하기 위해서 모드 레지스터(618)의 내용을 개서한다. 레지스터의 내용은 행 어드레스(ROW)로 지정한다.
특히 제한하는 것은 아니지만 본 실시예에 있어서의 데이지 체인 메모리버스시스템의 기동 순서(스타트 업)는 이하와 같은 것이 연구된다. 스타트 업에 대해서 도 1를 기초로 설명한다. 데이지 체인 메모리버스시스템은 각 메모리가 PLL 회로(601)를 내장하고 있기 때문에 일반적인 SDRAM보다 기동 순서가 복잡하게 된다.
(l) 메모리콘트롤러(110)를 기동하고 메모리콘트롤러(110)로부터 출력되는 클럭 신호(101)가 안정된다. 이 때 각 PLL 제어 신호(105_0~l05_2)는 1을 출력 하고 있다. 그리고 DIMM 정보 버스(106)를 통해 각 DIMM의 정보를 DIMM 정보 ROM로부터 취득한다.
(2) PLL 제어 신호(105_0)를 1→0로 하강한다. 이것에 의해 DIMM(120)_0의 메모리 칩(130)의 모드 레지스터(618)가 리셋트되고 PLL 회로(601)가 록을 개시한다. 또한 리셋트 직후의 모드 레지스터(618)의 내용은 칩 번호=3'b111(최하류) ; 어드레스 출력 버퍼 전류 구동력=최대 ; 데이터 출력 버퍼 전류 구동력=최대이다.
(3) DIMM(120)_0의 메모리칩(130)중의 PLL 회로(601)가 록할때까지 대기한 후 PLL 제어 신호(105_0)를 1에 되돌린다. 그 후 전뱅크 리플레쉬 명령을 실시해(CSR=3'b111) 다음에 모드 레지스터(618) 설정을 실시한다. 모드 레지스터(618)의 내용은 칩 번호=3'b000(최상류) ; 어드레스 출력 버퍼 전류 구동력=적정 ; 데이터 출력 버퍼 전류 구동력=적정 이다. 출력 버퍼의 전류 구동력은 메인보드의 설계에 의존하기 위해 적정히 한다.
(4) PLL 제어 신호(105_1)을를 1→0으로 하강한다. 이것에 의해 DIMM(120)_1의 메모리칩(130)의 모드 레지스터(618)가 리셋트되고 PLL 회로(601)가 록을 개시한다. DIMM(120)_1의 메모리칩(130)의 동작은 상기와 같다.
(5) DIMMl20_0의 메모리칩(130)중의 PLL 회로(601)가 록할때까지 대기한 후 PLL 제어 신호(105_1)를 1에 되돌린다. 그 후 전뱅크 리플레쉬 명령을 실시해(CSR=3'b111) 다음에 모드 레지스터 설정을 실시한다. 모드 레지스터(618)의 내용은 칩 번호=3'b001 ; 어드레스 출력 버퍼 전류 구동력=적정 데이터 출력 버퍼 전류 구동력=적정이다.
(6) PLL 제어 신호(105_2)를 1→0으로 하강한다. 이것에 의해 DIMMl20_2의 메모리칩(130)의 모드 레지스터(618)가 리셋트되어 PLL 회로(601)가 록을 개시한다. DIMMl20_2의 메모리칩(130)의 동작은 상기와 같다.
(7) DIMMl20_2의 메모리칩(130)중의 PLL 회로(601)가 록 할 때까지 대기한 후 PLL 제어 신호(105_2)를 1에 되돌린다. 그 후 전뱅크 리플레쉬 명령을 실시해(CSR=3'b111) 다음에 모드 레지스터를 행한다. 모드 레지스터 내용은 칩번호=3'b010 ; 어드레스 출력 버퍼 전류 구동력=제로(정지) ;데이터 출력 버퍼 전류 구동력=적정이다. 최하류의 어드레스 출력은 터미네이터(104)로 종단되기 때문에 출력 버퍼가 동작할 필요는 없다.
(8) 상기와 같이 전메모리칩(130)이 기동하면 리드데이터를 메모리콘트롤러(110)가 올바르게 받아들이도록 메모리 버스 전체의 리텐시을 계측 한다. 본 발명에 있어서의 데이지 체인 메모리버스시스템은 메모리칩(130) 내부의 리텐시의 격차를 허용 할 수 있기 때문에 OUT 명령이 발행되고 나서 실제로 데이터를 메모리콘트롤러(110)로 받을 때까지의 리텐시를 측정할 필요가 있다. 이것은 단순한 테스트 패턴을 사용하는 것만으로 좋다. 도 1의 예에서는 데이터 전송로(103)는 4 계통 준비 되어 있기 때문에 4 계통을 개별적으로 리텐시 제어를 실시한다.
하류의 DIMM(120)상의 메모리칩(130)의 입력 클럭(101_i)은 상류의 DIMM(120)상의 메모리칩(130)으로부터 출력되는 출력 클럭(101_o)이기 때문에 상류의 메모리칩(130)에 탑재된 PLL 회로(601)가 안정되고 나서 하류의 메모리칩(130)에 탑재된 PLL 회로(601)를 기동한다.
또 모드 레지스터 리셋트 직후는 모든 메모리칩(130)이 칩 번호=3'b111로 설정되어 있기 때문에 상류의 DIMM(120)상의 메모리칩(130)이 모드 레지스터 설정을 끝낼 때까지 하류의 DIMM(120)상의 메모리칩(130)의 리셋트를 해제해서는 안 된다. 만약 해제하면 상류 하류의 메모리가 같은 칩 번호(=3'b111)가 되어 칩 셀렉트의 충돌이 일어난다.
상기의 예에서는 칩 셀렉트를 상류로부터 순서로 설정하는 방식을 나타냈지만 칩 셀렉트의 충돌을 회피하기 위해서 메모리칩(130) 내부에서 하류에 출력 하는 칩 셀렉트 신호의 내용을 감소 하는 방법도 생각할 수 있다. 즉 메모리칩(130) 자체는 각 칩 셀렉트 신호=3'b000의 경우 스스로가 선택되었다고 판단해 모드 셀렉트 신호에 의지하지 않는 방법이다.
예를 들면 메모리콘트롤러(110)가 CSR=3'b001를 출력 했다고 한다. 최상류의 메모리칩(130)은 CSR=3'b001를 판정 해 자신에게로의 명령은 아니라고 판단한다. 그리고 하류의 메모리칩으로 출력 하기 전에 CSR=CSR-1이라는 연산을 실시하고 CSR=3'b000를 하류의 메모리칩에 출력 한다.
2번째의 메모리칩(130)은 CSR=3'b000를 판정 하고 자신에게로의 명령이다라고 판단해 처리를 실시한다. 그 후 하류의 메모리칩으로 출력 하기 전에 CSR=CSR-1이라는 연산을 실시하고 CSR=3'bl11를 하류의 메모리칩에 출력 한다. 이와 같이 하는 것으로써 칩 셀렉트 신호의 모드 레지스터 설정을 하지 않아도 충돌을 일으키는 것은 없어진다.
이와 같이 DIMM(120)을 상류로부터 차례로 PLL 록 및 모드 레지스터 세트 하는 것으로 모든 메모리칩(130)에 적절한 설정을 실시할 수가 있다. 또한 DIMM(120)에는 표면에만 메모리칩(130)이 존재하는 싱글 사이드 DIMM과 양면에 메모리칩(130)이 존재하는 듀얼 사이드 DIMM이 있다. 도 1의 실시예에서는 설명의 간략화때문에 싱글 사이드 DIMM로 설명을 실시했지만 듀얼사이드 DIMM의 경우도 상류측으로부터 설정한다. 또 각 칩 셀렉트 신호(CSR CSC CSO) 및 칩 번호는 3 비트이므로 싱글 사이드 DIMM으로 8매 듀얼 사이드 DIMM으로 4매까지 대응할 수가 있다.
도 1에 있어서 DIMM 정보 ROM(140)에는 DIMM의 용량 싱글/듀얼 사이드 DIMM의 구별 추천 전류 구동력 설정 tRAC tCAC등의 정보가 기입되어 있다
다음에 본 발명에 관한 데이지 체인 메모리버스시스템에 있어서의 커멘드/데이터의 부호화에 대해서 설명한다. 본 발명은 특히 이 부호화 방식으로 제한되는 것은 아니지만 예로서 부호화 방식을 설명한다. 데이지 체인 메모리버스시스템은 쉐어드버스를 사용하지 않는 것으로 통신의 고속화를 실시하고 있지만 커멘드/데이터의 부호화로 새로운 고속화를 실시한다.
쉐어드버스에 한정하지 않고 전송선을 다비트 이용하는 패러렐 전송 방식은 전송선을 1개만 이용하는 시리얼 전송 방식과 비교해 신호 전송의 주파수를 올리기 어렵다고 불리고 있다. 그 원인의 가장 큰 것은 각 전송선의 신호 전송 타이밍이 어긋남(스큐)이다. 이 스큐가 일어나는 원인은 몇개인가 구상되지만 큰 원인으로서는 동시 스위칭 노이즈의 영향을 들 수 있다.
일반적으로 패러렐 전송 방식으로는 다비트의 데이터를 비트수와 동수의 전송선에 태워 데이터 읽어들이기용의 클럭 신호(혹은 스트로브 신호)를 동시에 전송해 클럭 신호에 동기 해 데이터를 송수신 한다. 그 때문에 데이터의 변화가 일어나지 않는 경우는 클럭 신호만이 천이 해 반대로 모든 데이터가 역전하는 경우는 클럭 신호를 포함하고 모든 신호가 천이 한다. 그러므로 16 비트 패러렐 전송에서는 클럭만 1 비트의 천이로부터 17 비트의 동시 천이까지 모든 가능성이 일어날 수 있다.
도 11에 나타난 바와 같이 IC의 패키지에 있어서 각 핀에는 반드시 유도계수 성분(1201)이 포함된다. 신호 천이가 일어나 출력 드라이버(1202)에 전류가 흐르면 이 유도계수 성분의 영향으로 IC본체에 인가되는 전원 전압이 감소한다. 전원 전압의 감소에 의해 출력 드라이버(1202)의 전류 구동력은 감소한다. 이 때 도 12에 나타난 바와 같이 1 비트(비트) 만 천이 했을 경우와 예를 들면 17 비트(비트) 천이 했을 경우는 17 비트 동시에 천이한 쪽이 전류 구동력의 감소가 격렬하다. 따라서 1 비트 천이 했을 경우와 17 비트 천이 했을 경우에는 17 비트 천이 했을 경우 쪽이 신호 전송의 지연 시간이 크다. 이 차이가 스큐가 되어 전해진다.
본 발명의 데이지 체인 메모리버스시스템에서는 어드레스 전송선(102)의 8 비트 데이터 ; 전송선(103)의 6 비트 중 매 데이터 반드시 어드레스 전송선(102)은 4 비트 데이터 ; 전송선(103)은 3 비트 천이 하도록 한다. 그리고 전송선의 레벨이 아닌 직전의 레벨과 비교해 전송선이 천이 했는지/천이 하지 않았는지에 정보를 부호화 한다. 그처럼 부호화를 실시했을 경우 1회에 보낼 수 있는 커멘드와 데이터의 경우의 수는 8 C 4=7 O와 6C3=2 O으로 나타낼 수가 있다.
6 비트의 경우의 수는 64 ; 4 b비트 경우의 수는 16이기 때문에 커멘드 6 비트/워드 어드레스 4 비트/워드를 전송할 수가 있다.
도 13에 실 데이터와 전송선(103)의 천이의 대응을 나타낸다. 데이터란에 나타나는 실 데이터에 대해 트랜스미션 코드가 주어진다.
트랜스미션 코드가 1이었을 경우 전송선(103) 레벨은 천이 하고 트랜스미션 코드가 0이었을 경우 전송선(103)의 레벨은 직전 값을 보지한다. 어드레스 전송선(102)의 경우도 데이터의 부분이 4 비트에서 8 비트로와 트랜스미션 코드의 부분이 6 비트에서 8 비트로 확장되는 것만으로 기본적으로는 동일하다.
도 13에는 데이터 없이 트랜스미션 코드를 할당할 수 있다. 이것은 예를 들면 데이지 체인 메모리버스시스템을 그래픽메모리에 응용하는 경우 유효하다. 그래픽메모리의 경우 어느 일점에 묘화하고 싶은 경우를 생각할 수 있다. 그러나 고속 DRAM에서는 고속 데이터 전송을 실현하기 위하여 버스트 전송을 실시하기 때문에 묘화 하고 싶은 점 이외의 메모리도 고쳐 쓸 필요가 있다.
종래는 리드-변수-라이트(read-Modify-Write)로 실현하거나 데이터 마스크 기능으로 실현되고 있었다. 다만 전자는 1회의 동작으로 2회의 메모리엑세스가 필요하기 때문에 버스 효율이 나쁘다. 후자는 메모리의 제어가 복잡하다고 하는 문제가 있었다. 본 발명에 의한 데이지 체인 메모리버스시스템은 도 13에 나타난 바와 같이 무데이터 (No Data)가 직접 전송 할 수 있기 때문에 용이하게 데이터 마스크를 실현될 수 있다.
이 이 부호화 방식으로는 1회부호화/복호에 실패하면 전송선의 레벨 실수가 그 후 회복하지 않고 복호방식에 따라서는 커멘드 데이터가 전송되지 않게 되어 버릴 가능성이 있다. 그 때문에 본 발명에 있어서의 데이지 체인 메모리버스시스템에서는 도 4에 나타난 바와 같이 데이터를 슬롯이라고 하는 단위에 분리해 데이터 전송의 복귀점으로 하고 있다.
상기와 같이 슬롯의 처음은 H(Header)로 되고 있다. 이 H는 전송선의 레벨이 모두 Lo레벨이 되고 있다. 이 H는 커멘드 데이터의 내용과 달리 전송선의 천이는 아니고 레벨로 정의되는 것에 주의한다. 슬롯의 최초인 H는 전비트가 Lo레벨이기 때문에 C0에서는 8 비트중 4 비트가 Hi레벨 D0은 6 비트중 3 비트가 Hi레벨이 된다. 이 관계를 이용하는 것으로 용이하게 H의 위치를 검출할 수가 있다.
H 다음에는 8 워드의 커멘드 데이터 본체(C0~C7 D0~D7)가 이어진다. 이 커멘드 데이터에 상기의 부호화가 실행되고 있다. 여기서 C7 D7에 있어서의 전송선의 레벨은 전송되는 커멘드 데이터의 내용에 의해 결정되고 전비트가 하이레벨인 것을 생각할 수 있다. 따라서 C7 D7로부터 직접 H(전비트=로우레벨)로 천이 시키면 큰 동시 스위칭 노이즈가 발생할 가능성이 있다. 여기에서는 부호화를 실시한 의미가 저하한다.
거기서 도 4에 나타난 바와 같이 C7 D7와 H의 사이에 F(Footer)를 정의 한다. 이 F는 예를 들면 커멘드 전송선(102)의 상위 4 비트(102[7:4]) 및 데이터 전송선(103)의 상위 3 비트(103[5:3])를 무조건으로 로우레벨로 하고 커멘드 전송선(102)의 하위 4 비트(102 [3:0]) 및 데이터 전송선(103)의 하위 3 비트(103[2:0])는 C7 D7의 레벨을 보지한다.
그러면 C7로부터 F로의 천이는 0~4 비트가 되고 D7로부터 F로의 천이는 0~3 비트가 된다. 부호화에 의해 전송선의 천이수를 데이터 패턴에 의하지 않고 일정하게 하는 목적으로부터는 조금 빗나가지만 천이수가 많아지기 보다는 적어지는 쪽이동시 스위칭 노이즈 내성이 좋아지기 때문에 그다지 문제는 되지 않는다.
그래도 더욱 문제가 있다면 F를 상기와 같은 단순한 방법으로 생성하는 것이 아니라 C7 D7의 레벨로부터 생성하는 것으로 대응할 수 있다. H의 레벨이 모두 로우레벨이고 그 후 1 워드마다 커멘드 전송선에서는 4 비트 데이터 전송선에서는 3 비트의 전송선의 레벨 천이가 일어난다. 이것으로부터 짝수회의 데이터 전송을 한 후는 커멘드 전송선 데이터 전송선과도 짝수 비트의 전송선이 하이레벨이다.
이것으로부터 C7→F→H의 천이에 있어서 반드시 4 비트마다 전송선의 천이를 하도록 F의 값을 산출하는 것이 가능하다. 같이 D7→F→H의 천이에 있어서 반드시 3 비트마다 전송선의 천이를 하도록 F의 값을 산출하는 것도 가능하다. 이와 같이 C7 D7에 있어서의 전송선의 레벨로부터 F의 값을 적정히 산출하는 것으로 F;H도 포함하고 1 워드 마다 전송선레벨 천이의 수를 항상 일정하게 유지할 수가 있고 동시 스위칭 노이즈 내성을 더욱 개선할 수가 있다.
도 14에는 본 발명에 의한 데이지 체인 메모리버스시스템을 이용한 컴퓨터의 메인보드(1501)의 블럭도가 나타나고 있다. 메인보드(1501)상에는 마이크로 프로세서(소켓, 1502) 메모리콘트롤러(110) 주변기기 콘트롤러(1503) I/O콘트롤러 (504) 주변기 도터보드(슬롯, 1505) 외부 증설 포트(1506) 메모리 서브시스템(1507) 그래픽 하부조직(슬롯, 1508) 등이 배치되고 있다.
메인보드(1501)는 마이크로 프로세서(1502)로부터 마이크로 프로세서 버스 (1511)를 통해 메모리콘트롤러(110)로 접속되고 있다. 메모리콘트롤러(110)는 메모리 서브시스템을 콘트롤하기 위한 기기이고 메모리 서브시스템(1507)의 외 주변기기 콘트롤러 접속 포트(1512)를 통해 주변기기 콘트롤러(1503)으로 그래픽 포트 (1515)를 통해 그래픽 하부조직(1508)으로 접속된다.
주변기기 콘트롤러(1503)는 여러가지 주변기기를 접속하기 위한 버스인 주변기기 버스(1513)를 콘트롤 한다. 주변기기 버스(1513)에는 컴퓨터의 여러가지 I/O기기를 콘트롤 하는 I/O콘트롤러(1504)를 시작으로 하여 여러가지 주변기기 도터보드(1505)가 접속되고 있다. 도 14에서는 생략되고 있지만 외부 기기는 외부 증설 연결기(1506)에 접속되고 신호는 외부 기기 포트(1514)를 통해 I/O콘트롤러(1504)에 접속된다.
도 1의 데이지 체인 메모리버스시스템은 메모리 서브시스템에 최적이다. 도 14에 있어서는 메모리 서브시스템(1507)에 응용되고 있다. 그러나 도 14에 있어서의 마이크로 프로세서 버스(1511) 주변기기 콘트롤러 접속 포트(1512) 주변기기 버스(1513) 외부 기기 포트(15l4) 그래픽 포트(1515)등 쌍방향접속을 실시하는 버스/포트에 응용하는 것도 가능하다. 또 그래픽 하부조직(1508)에도 메모리가 탑재되는 것이 일반적이고 이 그래픽 하부조직(1508)의 메모리 버스에도 데이지 체인 메모리버스시스템을 응용하는 것이 가능하다.
말할 필요도 없는 것이지만 본 발명에서는 DIMM를 이용해 메모리를 증설하고 있지만 DIMM를 이용하지 않고 기반으로 직접 메모리를 실장하여도 좋다. 또 칩 내부의 전송선에 본 발명을 적용하는 것도 가능하다.
도 14에는 컴퓨터용의 메인보드로서의 응용예를 들었다. 메모리 서브시스템으로서 사용하는 경우 메모리칩(130)을 메모리 서브시스템에 접속하기 위해서 DIMM 및 DIMM 소켓의 구조가 필요하다. 쉐어드버스의 경우는 메모리는 스터브를 통해 접속되기 때문에 DIMM 및 DIMM 소켓의 구조는 비교적 단순했다.
그러나 데이지 체인 메모리버스시스템은 신호가 메모리칩(130) 내부를 지나는 구조로 되어 있기 때문에 DIMM 소켓→DIMM(120)→DIMM 소켓이라고 하는 신호의 흐름이 된다. 여기서 DIMM(120)이 삽입되어 있지 않은 상태에서는 신호가 도중에서 떼내어진 상태가 되고 데이지 체인 메모리버스시스템이 기능하지 않게 된다. 일반적으로는 메모리칩(130)이 탑재되어 있지 않은 더미의 DIMM를 삽입하고 신호의 접속을 유지한다. 그러나 이 방식은 코스트가 걸리는데다가 더미 DIMM을 유저가 보존해야 하는 등 쓰기 면에서 문제가 많다.
도 15에 데이지 체인 메모리버스시스템에 있어서의 DIMM(120)의 개략도를 나타낸다. 덧붙여 도 16은 개략도이기 때문에 여러가지 신호선 전원 DIMM 정보 ROM(140) 메모리칩(130)의 수등이 생략되고 있다. 메모리칩(130)은 모두 같은 구조이다.
도 15의 예에서는 메모리칩(130)의 우측으로 신호선의 입력 단자(101_i ;102_i;103_i)가 배치되고 좌측으로 신호선의 출력 단자(101_o ;(102_o);103_o)가 배치되고 있다. 또 좌우로 같은 높이의 핀은 같은 신호의 입력과 출력이라는 대응으로 되어 있다. 이와 같이 메모리칩(130)의 핀을 배치하는 것으로 DIMM(120)상의 배선을 간략화할 수가 있다.
즉 표면측(front side)의 메모리칩(130)의 출력 단자와 이면측(back side)의 메모리의 출력 단자가 가까운 위치에 존재하기 때문에 이 2 단자를 접속하기 위해서 단순하게 기반으로 관통홀(1602)를 이용하면 최단 거리로 접속 할 수 있다. 말할 필요도 없지만 이 위치관계에서 중요한 것은 입력 핀과 출력 핀이 메모리칩(130)의 반대측의 위치에 있다는 것으로 이 관계에 있어서 좌우가 우좌 ; 상하 ; 하상이 되려면 핀의 배치가 완전하게 좌우 대칭(상하 대칭)이 아니어도 문제 없다.
그위에 DIMM(120)의 신호 배선 패턴(1601)을 표리로 좌우 대칭으로 하는 것으로 DIMM(120)의 입력 단자 1603의 신호선(101_i;102_i;103_i)과 출력 단자(1604)의 신호선(10l_o;(102_o);103_o)가 같은 위치의 표리라는 관계가 된다. 또 말할 필요도 없는 것이지만 여기서 중요한 것은 DIMM의 단자(1603과 1604)에 있어서 같은 신호가 표리의 관계가 되는 것으로 배선 패턴의 제작방법에 제한되는 것은 아니다. 물론 표리의 관계가 되는 것은 신호선(101; 102; 103)이고 그 외의 신호선 및 전원 단자는 관계없다.
상기와 같은 DIMM(120)의 구조를 밟은 다음 DIMM 소켓의 구조예를 도 16에 나타낸다. 도 16은 DIMM 소켓의 단면도이고 DIMM(120)가 삽입된 상태와 삽입되어 있지 않은 상태의 2상태가 도시되고 있다. 우선 DIMM(120)이 삽입된 상태에서는 통상의 DIMM과 변함없이 소켓의 단자와 DIMM(120)의 단자가 접속되고 있다. DIMM(120)이 삽입되어 있지 않은 상태에서는 좌우의 단자가 합선 한다.
여기서 상기에 적은 DIMM(120)의 구조에 의하면 DIMM(120)의 단자는 표리가 동일한 신호의 입출력이다. 따라서 합선 하는 것으로 DIMM(120)이 삽입되어 있지 않은 상태에서도 신호의 접속이 끊어지지 않고 데이지 체인 메모리버스시스템을 동작시킬 수가 있다. 도 16의 예에서는 DIMM 소켓에 있어서의 단자가 스프링힘을 이용한 단순한 것이지만 동작을 확실히 하기 위하여 DIMM(120) 고정용의 레바 DIMM(120) 삽입시의 힘등을 이용해 기계적으로 단자를 합선 시키는 것도 가능하다. 이들의 구조에 의해 DIMM(120)의 코스트나 사용편의도 종래의 SDRAM과 거의 바뀌지 않는 메모리시스템을 구성할 수 있다.
DIMM(120)은 기본적으로 차단으로 증설이 가능한 것을 전제로 해 왔다. 그러나 DIMM(120)은 반드시 차단으로의 증설이 필요하다라고는 한정되지 않는다. 예를 들면 휴대형 컴퓨터등의 경우 DIMM 슬롯이 1개 밖에 탑재하고 있지 않고 메모리의 증량은 증설이라고 하는 형태는 아니고 DIMM의 교환이라고 하는 형태를 취하는 것이 많다. 그 경우 도 17에 나타난 바와 같이 터미네이터(104)를 DIMM(120)상에 탑재하는 것으로 DIMM로부터 클럭 신호 출력(101_o) 및 커멘드 신호 출력(102_o)에 대응한 단자를 생략 할 수 있다. 그것에 의해 DIMM 소켓의 면적축소가 가능하게 된다. 휴대형의 컴퓨터에서는 모든 부품의 실장면적을 축소하는 것이 요구되고 있어 증설을 할 수 없는 DIMM(120)이라는 선택사항도 있을 수 있다.
물론 메모리칩(130)의 구조까지 생각한다면 도 18에 나타낸 것처럼 클럭 신호(101_o) 및 커멘드 신호(102_o)가 출력되지 않는 메모리칩(130_1)을 사용해 도 17와 등가인 DIMM(120)을 구성할 수가 있다. 이 경우 메모리칩(130)에 있어서 출력 단자가 제조 단계에서 기능하지 않도록 되어 있어도 괜찮지만 모드 레지스터(618) 혹은 외부 핀 설정으로 온칩터미네이션을 기능시키거나 출력 버퍼를 정지시키거나 해도 좋다. 말할 필요도 없지만 도 17 도 18에 나타낸 DIMM(120)의 구조를 이용해도 증설 가능한 데이지 체인 메모리버스시스템에서는 최하류의 DIMM(120)로서 사용할 수가 있다.
도 19에는 본 발명에 관한 데이지 체인 메모리버스시스템의 다른 하나의 실시예의 블럭도가 나타나고 있다. 도 19에 있어서 기본적인 구성은 도 1의 실시예와 그다지 바뀌지 않는다. 다만 메모리칩(150)에 PLL 회로를 내장하지 않고 외부 PLL 칩(160)이 설치된다. 이것에 의해 메모리칩(150)의 칩 면적과 소비 전력의 저감을 실현하는 것이다.
데이지 체인의 전단의 DIMM(120) 혹은 메모리콘트롤러(110)으로부터 출력된 클럭 신호(101)는 일단 PLL 칩(160)으로 입력되어 그곳으로부터 DIMM 클럭(101_1)으로서 DIMM(120) 상의 각 메모리칩(150)으로 클럭이 분배된다 또 차단의 DIMM(120)으로 클럭(101)이 출력된다.
이 방식으로는 PLL 칩(160)에 있어서의 2개의 클럭 출력(101_1; 101)의 위상차이가 메모리칩(150)에 있어서의 입력 클럭(101_1)과 출력 커멘드(102) 데이터 (103)의 위상차이와 같도록 지연량을 설계하는 것으로 클럭 전송선(101)과 커멘드 전송선(102) 데이터 전송선(103)의 위상차이를 작게 할 수가 있다. 물론 위상차이를 다른 수단으로 흡수하는 것 혹은 흡수할 필요가 없는 경우 특히 지연량을 일치시키지 않아도 좋다. 한층 더 클럭(101)과 DIMM 클럭(101_1)을 동일한 신호선이라고 해도 문제 없게 된다.
도 20에는 상기 도 19의 메모리칩(150)의 하나의 실시예의 블럭도가 나타나고 있다. 또 도 21에는 그 동작의 일례를 설명하기 위한 파형도가 나타나고 있다. 도 20에 있어서 2101은 커멘드 입력 천이 검출 회로이고 2102는 커멘드 래치이고 2103은 데이터 입력 천이 검출 회로이고 (2104)는 데이터 래치이고 2105는 커멘드 패러렐-시리얼 변환 회로이고 2106은 데이터 패러렐-시리얼 변환 회로이다. 도 21에서는 커멘드(102)의 입출력에 대해서 설명하지만 데이터(103)의 입출력에 대해서도 같은 방법으로 처리할 수가 있다.
이 실시예에 있어서 상기 도 1의 실시예와 동일하게 데이지 체인 메모리버스시스템에 있어서 커멘드(102) 데이터(103)는 각 워드마다 전송선의 레벨 천이가 일어난다. 따라서 신호선의 천이로 타이밍을 측정하고 커멘드 입력(102_i) 데이터 입력(103_i)을 래치 할 수가 있다. 우선 커멘드 입력 천이 검출 회로(2101)가 커멘드 입력(102_i)의 레벨 천이를 검출하고 10상커멘드 래치 클럭(2151)을 생성한다. 이 커멘드 래치 클럭에 따라 커멘드 래치(2102)가 커멘드 입력(102_i)을 래치 한다. 그리고 DIMM 클럭(101_1)에 동기 하여 커멘드 출력 회로(2105)가 커멘드 출력 (102_o)을 출력 한다.
데이터(103)에 있어서도 데이터 입력 천이 검출 회로(2103)로 데이터 입력(103_i)의 레벨 천이를 검출해 생성된 10상데이터 래치 클럭(2152)로 데이터 래치 (2104)가 데이터 입력(103_i)을 래치 한다. 그리고 DIMM 클럭(101_1)에 동기 해 데이터 출력 회로(2106)가 데이터 출력(103_o)을 출력 한다. 커멘드(102) ;데이터(103)가 입력된 후의 메모리(150)의 동작은 상기 도 1의 실시예에 있어서의 메모리칩(130)의 동작과 동일하기 때문에 여기에서는 생략 한다.
상기 도 20의 실시예에 있어서 PLL 회로를 이용하지 않고 커멘드(102); 데이터(103)를 취입하는 방법을 나타냈다. 그것을 응용하는 것으로 도 22의 블럭도에 나타내는 바와 같은 또 다른 실시예를 생각할 수 있다. 상기의 각 실시예와 다르게 이 실시예에서는 각 메모리칩(170)에 공통으로 클럭 신호(101)가 입력되고 있다고 하는 것이다. 도 23에 도 2의 실시예에 있어서의 메모리칩(170)의 블럭도가 나타나고 있다. 메모리칩(170)의 동작은 도 20의 실시예에 있어서의 메모리칩(150)과 같은 동작을 실시하기 때문에 상세한 설명은 생략한다.
다만 클럭(101)과 커멘드(102) 데이터(103)의 타이밍이 맞지 않기 때문에 메모리 내장(DLL2401)으 클럭의 타이밍을 변경하고 나서 커멘드 출력 회로(2405) 데이터 출력 회로(2406)를 작시킨다. 내장 클럭(2451)이 10상클럭은 아니기 때문에 커멘드 출력 회로(2405) 및 데이터 출력 회로(2406)는 제 2 실시예와 다른 것을 채용하고 있다.
클럭 타이밍을 조정하는 회로로서 상기의 예에서는 DLL2401를 채용했다. 그 때문에 클럭 신호(101)는 커멘드(102) 데이터(103)의 전송 레이트와 동일한 주파수를 갖거나 혹은 절반의 주파수를 가지게 된다. 만약 DLL 대신에 PLL를 채용하면 클럭(101)은 커멘드(102) 데이터(103)의 전송 레이트의 1/X라고 하는 값을 채용할 수가 있다.
지금까지의 각 실시예에서는 메모리콘트롤러(110)와 메모리칩(130, 150,170)의 신호를 커멘드(102)와 데이터(103)로 나누어 왔다. 여기서 라이트 데이터를 커멘드 전송선(102)상에서 전송 하면 도 24의 블럭도에 나타낸 실시예의 형태가 된다. 이와 같이 구성으로 하는 것으로 메모리콘트롤러(110)의 핀수를 삭감할 수가 있다. 또 리드 데이터와 라이트 데이터를 동시에 전송 하는 것으로 버스 효율을 향상시킬 수가 있다. 최상류DIMM120_0상의 메모리칩(130)의 103_i핀은 사용하지 않기 때문에 메인보드상에서 종단 처리를 실시하였지만 단순하게 GND에 접속해도 좋다.
여기까지의 각 실시예에서는 메모리를 다단으로 접속하는 것을 전제로서 논의해 왔지만 메모리의 응용에는 비교적 소용량으로 데이터 전송 속도가 높은 것을 요구하는 것이 있다. 예를 들면 고속 마이크로 프로세서용의 외부 캐시 기억 장치나 그래픽 하부조직용의 메모리등이다. 이들의 응용예에서는 메모리를 다단에 접속할 필요는 없다. 이러한 응용에서는 메모리칩(130)의 클럭 출력(101_o) 및 커멘드 출력 (102_o)의 핀이 소용 없다.
도 25에는 본 발명의 데이지 체인 메모리버스시스템의 또 다른 하나의 실시예의 블럭도가 나타나고 있다. 도 25의 실시예는 지금까지의 실시예와 달리 커멘드 전송선(102)이 메모리콘트롤러(110)에 입력되고 있다. 지금까지의 실시예에서는 리드 데이터는 데이터 전송선(103)을 통해 메모리콘트롤러(110)에 입력되고 있었지만 도 25의 실시예에서는 데이터 전송선(103)에 가세해 소용 없게 된 커멘드 전송선(102)도 사용한다.
상기 커멘드 전송선(102)에 커멘드를 출력 하거나 데이터를 출력 하는것은 모드 레지스터를 개서하여 대응한다. 라이트 데이터는 기본적으로 데이터 전송선(103)으로 메모리칩(190)으로 입력하지만 커멘드 전송선(102)으로부터도 데이터를 보내도록 하여도 좋다. 이와 같이 구성하는 것으로 메모리칩(190)에 있어서의 독출 동작시의 버스 효율이 개선된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 근거해 구체적으로 설명했지만 본원 발명은 상기 실시예로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다. 상기의 각 실시예에서는 클럭 전송선(101)과 커멘드 전송선(102)은 메모리콘트롤러(110)에서 1조 출력 해 최상류의 메모리로 분배하고 있고 이들의 신호선은 1대 1로 접속하고 있지 않았다. 이것으로 문제가 있다면 클럭 전송선(101)과 커멘드 전송선(102)을 필요한 분 메모리콘트롤러로부터 출력 해도 좋다.
또 도 26에 나타낸 실시 예와 같이 버스 버퍼(2701)를 이용해 분배해도 좋다. 이 경우 데이터 전송선도 버스 버퍼(2701)를 통하면 클럭(101) 커멘드(102) 데이터(103)의 타이밍이 일치한다. 더욱 말할 필요도 없지만 메모리 1개 당 데이터 입출력(103)은 1조였지만 이것이 2조 이상에서도 문제는 없다.
본 발명은 반도체 집적회로 장치 및 데이터 처리 시스템 및 메모리시스템에 폭넓게 이용할 수가 있다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다. 즉 1개의 반도체 집적회로 장치에 있어서 명령 정보 정보의 소재 위치 타이밍 신호중 어느하나를 포함한 입력 신호가 공급되는 입력 단자와 상기 입력 신호에 응답해 내부 회로로 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력 단자를 가지도록 함으로써 데이지 체인 구성으로 고속의 데이터의 전달을 가능하게 한 반도체 집적회로 장치를 얻을 수 있다.
명령 정보 정보의 소재 위치 타이밍 신호중 어느 하나를 포함한 입력 신호가 공급되는 입력 단자화 관계하는 입력 신호에 응답해 내부 회로로 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력 단자를 갖춘 반도체 집적회로 장치의 복수개를 이용해 상기 복수의 반도체 집적회로 장치중 전단이 되는 반도체 집적회로 장치의 출력 단자와 차단이 되는 반도체 집적회로 장치의 입력 단자의 대응하는 동일 종류가 접속되어 종렬 형태로 하고 신호 생성 회로로 형성된 상기 명령 정보 정보의 소재 위치 타이밍 신호중 어느 하나를 포함한 입력 신호를 상기 초단의 반도체 집적회로 장치의 입력 단자에 공급해 종단의 반도체 집적회로 장치의 출력 단자로부터의 신호를 상기 신호 생성 회로에 공급함으로써 데이지 체인 구성을 이용한 고속의 데이터의 전달을 가능하게 한 데이터 처리 시스템을 얻을 수 있다.
커멘드 데이터 어드레스 타이밍 신호를 포함한 입력 신호가 각각 공급되는 입력 단자와 상기 입력 단자로부터 공급된 입력 신호에 대응한 신호를 각각 출력 시키는 출력 단자를 포함한 반도체 기억장치의 복수개를 이용해 상기 복수의 반도체 기억장치 가운데 전단이 되는 반도체 기억장치의 출력 단자와 차단이 되는 반도체 기억장치의 입력 단자의 대응하는 동일 종류가 접속되고 종렬 형태로 함으로써 데이지 체인 구성을 이용한 고속의 데이터의 전달을 가능하게 한 메모리시스템을 얻을 수 있다.

Claims (22)

  1. 명령 ; 정보; 정보의 소재 위치; 타이밍 신호중 어느 하나를 포함하는 입력 신호가 공급되는 입력 단자와,
    상기 입력 신호에 응답하고 내부 회로로 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력 단자를 구비하여 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 청구항 1에 있어서,
    상기 명령은 동작 상태를 지시 하는 커멘드이고,
    상기 정보는 기억해야할 데이터이고,
    상기 정보의 소재 위치는 어드레스 신호이고,
    상기 타이밍 신호는 클럭이고,
    상기 반도체 집적회로 장치는 상기 클럭에 동기 하여 입력된 커멘드 및 어드레스 신호에 대응하여 동작하는 메모리 회로를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 청구항 2에 있어서,
    상기 메모리 회로는 자신에게 할당된 어드레스에 대응한 독출 동작이 지시받았을 때에 상기 어드레스에 따라서 독출된 기억 정보를 입력 단자의 입력 정보에 치환하여 출력 단자로부터 출력 하는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 청구항 1에 있어서,
    상기 출력 단자로부터 출력되는 명령; 정보; 정보의 소재 위치; 타이밍 신호는 내부에서 재생된 타이밍 신호에 의해 재조정되는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 청구항 4에 있어서,
    상기 재조정되는 타이밍 신호는 기준 타이밍 신호를 받는 위상 동기 루프 회로로 생성되는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 청구항 5에 있어서,
    상기 기준 타이밍 신호는 외부로부터 입력되는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 명령; 정보; 정보의 소재 위치; 타이밍 신호중 어느 하나를 포함하는 입력 신호가 공급되는 입력 단자와 관계하는 입력 신호에 응답하고 내부 회로로 형성된 신호 또는 상기 입력 단자로부터 공급된 신호를 출력 시키는 출력 단자를 구비한 복수의 반도체 집적회로 장치와,
    상기 반도체 집적회로 장치에 대해서 명령; 정보; 정보의 소재 위치; 타이밍 신호중 어느하나를 포함하는 입력 신호를 생성하는 신호 생성 회로를 구비하고,
    전단이 되는 반도체 집적회로 장치의 출력 단자와 차단이 되는 반도체 집적회로 장치의 입력 단자의 대응하는 동일 종류가 접속되어 종렬 형태로 되고,
    상기 신호 생성 회로로 생성된 명령; 정보; 정보의 소재 위치; 타이밍 신호중 어느 하나를 포함하는 입력 신호는 상기 종렬 형태의 초단이 되는 반도체 집적회로 장치의 입력 단자에 공급되고,
    상기 종렬 형태의 종단의 반도체 집적회로 장치의 출력 단자의 출력 신호 가운데 적어도 정보에 대응한 신호가 상기 신호 처리 회로에 전해지는 것을 특징으로 하는 데이터 처리 시스템.
  8. 청구항 7에 있어서,
    상기 명령은 동작 상태를 지시 하는 커멘드이고,
    상기 정보는 기억해야할 데이터이고,
    상기 정보의 소재 위치는 어드레스 신호이고,
    상기 타이밍 신호는 클럭이고,
    상기 복수의 반도체 집적회로 장치의 각각은 상기 클럭에 동기 하여 입력된 커멘드 및 어드레스 신호에 대응하여 동작하는 메모리 회로를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  9. 청구항 8에 있어서,
    상기 출력 단자로부터 출력되는 커멘드; 데이터; 어드레스 및 타이밍 신호는 내부에서 재생된 타이밍 신호에 의해 재조정되는 것을 특징으로 하는 메모리시스템.
  10. 커멘드; 데이터; 어드레스 타이밍 신호를 포함한 입력 신호가 각각 공급되는 입력 단자와,
    상기 입력 단자로부터 공급된 입력 신호에 대응한 신호를 각각 출력 시키는 출력 단자를 포함한 반도체 기억장치의 복수개를 구비하고,
    상기 복수의 반도체 기억장치 가운데 전단이 되는 반도체 기억장치의 출력 단자와 차단이 되는 반도체 기억장치의 입력 단자의 대응하는 동일 종류가 접속되어 종렬 형태로 되어 이루어지는 것을 특징으로 하는 메모리시스템.
  11. 청구항 10에 있어서,
    상기 종렬 형태의 초단의 반도체 기억장치의 입력 단자에는 신호 생성 회로에 의해 형성된 커멘드; 데이터; 어드레스 타이밍 신호가 공급되고,
    상기 종렬 형태의 종단의 반도체 기억장치의 출력 단자로부터 출력되는 출력 신호 가운데 적어도 데이터에 대응한 신호는 상기 신호 생성 회로에 전해지는 것을 특징으로 하는 메모리시스템.
  12. 청구항 11 에 있어서,
    상기 신호 생성 회로는 1개의 반도체 집적회로 장치로부터 구성되는 메모리 제어장치인 것을 특징으로 하는 메모리시스템.
  13. 청구항 12에 있어서,
    상기 출력 단자로부터 출력되는 커멘드; 데이터; 어드레스 및 타이밍 신호는 내부에서 재생된 타이밍 신호에 의해 재조정되는 것을 특징으로 하는 메모리시스템.
  14. 청구항 13에 있어서,
    상기 재조정되는 타이밍 신호는 기준 타이밍 신호를 받는 위상 동기 루프 회로로 생성되는 것을 특징으로 하는 메모리시스템.
  15. 청구항 12에 있어서,
    상기 메모리 제어장치에 의해 생성된 데이터는 상기 초단을 구성하는 복수의 반도체 기억장치의 입력 단자에 배분되어 공급되고,
    상기 초단의 복수의 반도체 기억장치에 대응하여 차단으로부터 종단까지 복수의 반도체 기억장치가 설치되어 각각 일대일로 대응해 종렬 접속되는 것을 특징으로 하는 메모리시스템.
  16. 청구항 15에 있어서,
    상기 신호 생성 회로로 형성된 커멘드 및 어드레스는 상기 초단을 구성하는 복수의 반도체 기억장치의 입력 단자에 공통으로 전해지고,
    상기 초단의 복수의 반도체 기억장치의 출력 단자로부터 종단의 복수의 반도체 기억장치의 입력 단자까지의 접속에 있어서는 상기 커멘드 및 어드레스가 상기 데이터에 대응하여 각각 일대일로 접속되는 것을 특징으로 하는 메모리시스템.
  17. 청구항 15에 있어서,
    상기 신호 생성 회로는 상기 초단을 구성하는 복수의 반도체 기억장치의 입력단자에 대응한 복수조의 커멘드 및 어드레스를 생성하고 상기 초단을 구성하는 복수의 반도체 기억장치의 입력 단자에 대해서 일대일로 대응하여 전해지고,
    상기 초단의 복수의 반도체 기억장치의 출력 단자로부터 종단의 복수의 반도체 기억장치의 입력 단자까지의 접속에 있어서도 상기 커멘드 및 어드레스가 상기 데이터에 대응하여 각각 일대일로 접속되는 것을 특징으로 하는 메모리시스템.
  18. 청구항 15에 있어서,
    상기 복수의 반도체 기억장치는 자신에게 할당된 어드레스에 대응한 독출 동작이 지시되었을 때에 상기 어드레스에 따라서 독출된 기억 정보를 입력 단자의 입력 정보로 치환하여 출력 단자로부터 출력 하는 것을 특징으로 하는 메모리시스템.
  19. 청구항 16에 있어서,
    상기 종렬 접속되는 전단의 반도체 기억장치와 후단의 반도체 기억장치는 공통의 실장 기판의 표면과 이면에 실장되고,
    관통홀에 의해 상기 종렬 형태로 접속되는 것을 특징으로 하는 메모리시스템.
  20. 청구항 10에 있어서,
    상기 반도체 기억장치는 독출용 버퍼 회로를 구비하고,
    메모리 셀로부터 상기 독출용 버퍼 회로에 기억 정보를 독출하여 보지시키는 제 1독출 커멘드와,
    상기 독출용 버퍼 회로에 보지된 기억 정보를 출력 단자로부터 출력 시키는 제 2독출 커멘드를 구비하는 것을 특징으로 하는 메모리시스템.
  21. 청구항 20에 있어서,
    상기 반도체 기억장치는 기입용 버퍼 회로를 구비하고,
    기입 커멘드는 외부 단자로부터 공급된 데이터를 상기 기입용 버퍼에 기입하고 상기 기입용 버퍼에 기입된 데이터는 내부 제어 회로에 의해 자율적으로 메모리 셀에 기입되는 것을 특징으로 하는 메모리시스템.
  22. 청구항 10에 있어서,
    데이터는 m개의 전송선 가운데 적어도 n개의 전송선이 주기마다 레벨천이를 실행하는 것을 특징으로 하는 메모리 시스템.
KR1020057001051A 2002-07-22 2003-07-15 반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템 KR20050027118A (ko)

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