DE19741301A1

DE19741301A1 - Verfahren zum Übertragen eines binären Datenstroms

Info

Publication number: DE19741301A1
Application number: DE19741301A
Authority: DE
Inventors: David John Tonks
Original assignee: Ascom Tech AG
Current assignee: Keymile AG
Priority date: 1996-10-03
Filing date: 1997-09-19
Publication date: 1998-04-16
Also published as: GB2318033A; GB9720541D0; US6025791A; JPH10136034A; GB2318033B

Description

Stand der Technik

Die leitungsgebundene Übertragung von Daten mit hoher Rate gewinnt zunehmend an Bedeutung. Im vorliegenden Zusammenhang sind Datenraten im Sub-GHz-Bereich (z. B. 800 MHz) oder bis zu einigen GHz und Distanzen von typischerweise weniger als einem Kilometer im Zentrum des Interesses.

Die Übertragung von 800 Mbit/s in einem rein seriellen Datenformat ist zur Zeit außerhalb der Möglichkeiten der CMOS I/O Ports.

Darstellung der Erfindung

Aufgabe der Erfindung ist es, ein Verfahren der eingangs genannten Art anzugeben, das mit einer beschränkten Bandbreite auskommt und eine möglichst geringe Emp findlichkeit gegenüber Flankenverschiebungen im Signal (signal skew) hat. Weiter soll sich das Verfahren zur Implementation in einem Chip mit möglichst wenigen Kon taktanschlüssen (Pins) eignen.

Die Lösung der Aufgabe ist durch die Merkmale des Anspruchs 1 definiert. Gemäß der Erfindung sind vier parallele Signale vorgesehen. Über diese werden 2 Datenbits pro Takt übertragen. Zwei Signale dienen zur Signalisierung von bestimmten Änderungen in den beiden Datenbits. Die Datenübertragung und Signalisierung erfolgt auf der Basis des Grey Codes. Pro Takt ändert also nur eine der vier Signale den Zustand.

Dadurch, daß jeweils 2 Datenbits zusammengefaßt und parallel übertragen werden, wird eine geringere Bandbreite als bei einem rein seriellen Format gebraucht. Das er findungsgemäße Signalformat erlaubt es, ohne PLL-Schaltung im Empfänger auszu kommen. Infolgedessen kann aufdiverse Testpins verzichtet werden, was schal tungstechnisch von Vorteil ist. Im Unterschied zu konventionellen "Clock + Data" In terfaces ist zudem eine genaue Kontrolle von Flankenverschiebungen (signal skew) nicht erforderlich, da die Frequenz in jeder Leitung höchstens halb so groß wie die Clock-Frequenz ist und da aufgrund der Grey-Codierung pro Takt nur ein Signal seinen Zustand ändern kann.

Mit einem erfindungsgemäßen Interface können relativ einfache und kostengünstige Systemverbindungen realisiert werden.

Empfängerseitig wird das Clocksignal aus den Zustandsänderungen der vier Leitungen bzw. vier Signale abgeleitet. Zu diesem Zweck werden die vier Leitungen bzw. Signale z. B. XOR-verknüpft, wonach das Taktsignal durch eine Frequenzverdoppelung erzeugt werden kann. Es kann aber auch eine Schaltungslogik vorgesehen sein, die sowohl aufsteigende als auch auffallende Flanken reagiert.

Zur Durchführung des Verfahrens sind senderseitig ein Dibit-Generator und ein SDDI- Generator vorgesehen, welche den binären Datenstrom zu Bit-Paaren zusammenfas sen bzw. die z. B. vier Leitungen mit den erfindungsgemäßen Signalen beschicken.

Empfängerseitig sind XOR-Elemente vorgesehen, um die vier Signale miteinander zu verknüpfen. Zur Frequenzverdoppelung kann das so erzeugte Signal in einem Verzö gerungselement um die Hälfte seines Taktes verzögert und mit der nicht verzögerten Komponente XOR-verknüpft werden.

Aus der nachfolgenden Detailbeschreibung und der Gesamtheit der Patentansprüche ergeben sich weitere vorteilhafte Ausführungsformen und Merkmalskombinationen der Erfindung.

Kurze Beschreibung der Zeichnungen

Die zur Erläuterung des Ausführungsbeispiels verwendeten Zeichnungen zeigen:

Fig. 1 ein Blockschaltbild zur Erläuterung der erfindungsgemäßen Schal tungsanordnung;

Fig. 2 ein Zustandsänderungsdiagramm zur Erläuterung der Signalcodierung;

Fig. 3 ein Zeitdiagramm der erfindungsgemäßen Signale;

Fig. 4 ein Beispiel für eine Schaltung zur Rückgewinnung des Clocksignals.

Grundsätzlich sind in den Figuren gleiche Teile mit gleichen Bezugszeichen versehen.

Wege zur Ausführung der Erfindung

Fig. 1 zeigt ein Blockschaltbild zur Erläuterung des Datenübertragungsverfahrens. Senderseitig umfaßt das Interface einen Dibit-Generator 1 und einen SDDI-Generator 2. Die Verbindung mit dem Empfänger erfolgt über vier (Draht-)Leitungen 3. Empfän gerseitig sind ein Decoder 4 und ein Schieberegister 5 vorgesehen.

Das senderseitige Interface nimmt ein Binärsignal B mit einer Datenrate von z. B. 800 Mbit/s an. Im Dibit-Generator 1 werden jeweils zwei Datenbits Bk, Bk+1 zusammenge faßt und mit der halben Datenrate (z. B. 400 Mbit/s) parallel an den SDDI-Generator 2 weitergegeben. Dieser erzeugt in der weiter unten erläuterten Art die vier Signale S, D0, D1 und I, welche auf vier Leitungen 3 an den Empfänger bzw. dessen Interface übertragen werden.

Der Decoder 4 extrahiert aus den vier Signalen ein Taktsignal clk' und zwei regene rierte Datenbits Bk' und Bk+1'. Diese beiden parallelen Datenbits Bk' und Bk+1' werden mit einem Schieberegister 5 (welches vom Taktsignal clk' gesteuert ist) in einen seriellen Datenstrom B' umgewandelt.

Das in Fig. 2 gezeigte Zustandsänderungsdiagramm enthält alle möglichen Zu standsänderungen der Datenbits. Die Verbindungspfeile zeigen, welches der vier Si gnale
S Strobe
D0 Datenbit
D1 Datenbit
I Invert
seinen Zustand ändern muß, um zum gewünschten nächsten Zustand zu kommen. Die mit TI markierten Pfeile bedeuten eine Änderung des Invert Signals I ("Toggle In vert"), die mit TD bezeichneten eine Änderung eines der Datenbits D0 oder D1 ("Toggle Data") und die mit TS angeschriebenen eine Änderung des Strobe Signals S ("Toggle Strobe").

Um z. B. eine Änderung der beiden Datenbits D0, D1 von "00" auf "10" zu signalisie ren, wird das Datenbit D0 geändert (TD = "Toggle Data"). Alle drei anderen Signale bleiben gleich.

Eine Änderung der oben genannten Datenbits von "00" auf "11" wird durch eine Ände rung des Invert Signals I (z. B. von "0" auf "1") signalisiert (TI = "Toggle Invert"), wobei wiederum alle drei übrigen Signale konstant gehalten werden. In der Darstellung ge mäß Fig. 2 ist man so in den (in der unteren Hälfte dargestellten) Graphen gelangt. In diesem sind alle Datenbits überstrichen, womit die Invertierung angedeutet ist:
11=00
00=11
01=10
10=01

Ändert sich der Wert der beiden Datenbits nicht, dann wird der Zustand des Strobe Signals S geändert (TS = "Toggle Strobe"). Wie aus Fig. 2 ersichtlich ist, gibt es zu jedem Knotenpunkt des Diagramms eine "TS-Schleife". Zwischen den beiden Dia grammhälften wird immer dann gewechselt, wenn sich beide Datenbits ändern ("TI- Pfeil"). Ein Übergang von einem Knotenpunkt zu einem anderen innerhalb einer Dia grammhälfte bedeutet eine Änderung eines der beiden Datenbits ("TI-Pfeil").

Der in Fig. 2 gezeigte Graph ist eine von mehreren Möglichkeiten zur bildlichen Dar stellung der Signalcodierung. Er beschreibt abschließend alle möglichen Zustandsän derungen.

In Fig. 3 sind die sender- und empfängerseitig relevanten Signale dargestellt. Der bei spielhaft gezeigte binäre Datenstrom "0001011100010110" wird zunächst in (nicht überschneidende) Bitpaare "00", "01", "01", "11", "00", "01", "01", "10" gruppiert. Die Bitpaare treten mit der halben Datenrate auf. Innerhalb eines "Dibit-Taktes" wird das erste Bit des Bitpaares dem Datenbit D0 und das zweite dem Datenbit D1 zugeordnet. Die beiden anderen Signale haben z. B. den Wert "0". Beim Übergang zum nächsten Bitpaar "01" muß das Datenbit D0 geändert werden. Im darauffolgenden Übertra gungstakt, in welchem die Werte der Datenbits D0, D1 nicht geändert werden müssen, wird das Strobe Signal hochgesetzt. Die weiteren Zustandsänderungen können ohne Probleme anhand der Fig. 2 nachvollzogen bzw. verifiziert werden.

Um empfängerseitig das Taktsignal zu gewinnen, können die vier ankommenden Si gnale, wie beispielhaft in Fig. 4 gezeigt, durch XOR-Elemente 6.1 bis 6.3 verknüpft werden. Da bei der erfindungsgemäßen Signalisierung pro Übertragungstakt in jedem Fall genau ein Signal seinen Zustand ändert, kann so - in einem ersten Schritt - dieser Takt regeneriert werden. Mit einem Verzögerungsglied 7 wird aus dem Übertragungs takt ein verzögertes Signal ("Delayed") abgeleitet und mit dem ursprünglichen in einem XOR-Element 6.4 zum gewünschten Datentakt clk' kombiniert. Auf das Verzögerungs glied 7 und das XOR-Element 6.4 kann verzichtet werden, wenn eine Flankendetek tionsschaltung vorgesehen ist, die sowohl auf steigende als auch auffallende Flanken reagiert, oder wenn weitere Schaltungselemente bzw. Techniken verwendet werden.

In Fig. 3 ist zudem gezeigt, daß bei einer Verschiebung einer Signalflanke (signal skew) auch das Taktsignal clk' entsprechend verschoben wird, so daß der Empfänger nicht aus dem Rhythmus fällt und keine fehlerhaften Daten entstehen.

Die vier erfindungsgemäßen Signale können natürlich auch mit einem differentiellen Signalcodierungsverfahren übertragen werden. Jedes der vier Signale wird dann auf zwei Leitungen übertragen. Insgesamt werden also 8 Leitungsdrähte benutzt.

Zusammenfassend ist festzustellen, daß die erfindungsgemäße Signalisierung eine beträchtliche Erhöhung der Übertragungsleistung gegenüber rein serieller Datenüber tragung ermöglicht und dabei mit verhältnismäßig kleinem schaltungstechnischem Aufwand auskommt.

Claims

1. Verfahren zum Übertragen eines binären Datenstroms (B), bei welchem

a) Datenbits (Bk, Bk+1) des Datenstroms (B) paarweise zusammengefaßt und
b) in Form von vier parallelen Signalen (S, D0, D1, I) codiert übertragen werden, wobei
c) sich die Zustände der Signale (S, D0, D1, I) im Sinne des Grey Codes ändern.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwei (D0, D1) der vier Signale (S, D0, D1, I) die Datenbits (Bk, Bk+1) übertragen und daß die beiden an deren Signale (S, I) eine Invertierung bzw. eine unveränderte Beibehaltung der Da tenbits (Bk, Bk+1) signalisieren.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die gleichzeitige Ände rung der Datenbits (Bk, Bk+1) durch Änderung des invertierenden Signals (I) bei gleichzeitiger Beibehaltung aller drei übrigen Signale (D0, D1, S) signalisiert wird.

4. Verfahren nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß die Beibehaltung der Datenbits (D0, D1) durch Änderung des vierten Signals (S) bei gleichzeitiger Beibehaltung aller drei übrigen Signale (D0, D1, I) signalisiert wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß emp fängerseitig ein Datentaktsignal (clk') aus den Zustandsänderungen der vier parallel übertragenen Signale (S, D0, D1, I) abgeleitet wird.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß für die Rückgewinnung des Datenfeldsignals die vier Signale durch XOR-Elemente (6.1 bis 6.3) verknüpft werden, und daß das resultierende Signal frequenzmäßig verdoppelt wird.

7. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß senderseitig der Datenstrom (B) mit einem Dibit-Generator (1) und einem SDDI-Generator (2) so in vier Signale (S, D0, D1, I) umgeformt wird, daß

a) eine Zustandsänderung eines der Datenbits (Bk, Bk+1) durch Ändern eines ent sprechenden Data Signals (D1 bzw. D0) bei gleichzeitig unveränderter Beibe haltung der drei übrigen Signale(S, 1, D0 bzw. D1),
b) eine Zustandsänderung beider Datenbits (Bk, Bk+1) durch Ändern eines Invert Signals (1) bei gleichzeitig unveränderter Beibehaltung der drei übrigen Signale (S, D0, D1) und
c) eine Beibehaltung beider Datenbits (Bk, Bk+1) durch Ändern eines Strobe Si gnals (S) bei gleichzeitig unveränderter Beibehaltung der drei übrigen Signale (I, D0, D1) signalisiert wird.

8. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß empfängerseitig eine Taktrückgewinnungsschaltung vorgesehen ist, in welcher die vier Signale mit XOR- Elementen (6.1 bis 6.3) zu einem Übertragungstaktsignal verknüpft werden und letzteres mit einem Verzögerungsglied (7) um einen halben Übertragungstakt verzögert wird, um dann mit dem unverzögerten Übertragungstaktsignal in einem XOR-Element (6.4) zum gewünschten Datentakt verknüpft zu werden.