CN115236493A - Dft测试电路、测试系统以及测试方法 - Google Patents

Abstract

本申请提供了一种DFT测试电路、测试系统和测试方法，用于对芯片的待测逻辑电路进行测试。该DFT测试电路包括：第一时钟门控单元、输入寄存模块、独热解码电路、逻辑模块、以及多个第二时钟门控单元。第一时钟门控单元的时钟信号端与输入寄存模块的时钟输入端电连接，输入寄存模块的输出端与独热解码电路的输入端电连接，独热解码电路的输出端与逻辑模块的输入端电连接，逻辑模块的输出端与多个第二时钟门控单元的测试使能端电连接。本申请提供的DFT测试电路，通过引入独热解码电路结构，在扫描测试的捕获阶段，每次仅打开某一组时钟门控单元，明显降低了同时开启的时钟门控单元的个数，从而降低测试功耗。

Description

DFT测试电路、测试系统以及测试方法

技术领域

本申请涉及芯片测试技术领域，尤其涉及一种DFT测试电路、测试系统以及测试方法。

背景技术

目前，随着集成电路的高速发展，芯片集成度越来越高，导致逻辑规模和工作模式也越来越复杂，芯片采用的可测试性设计(Design for Testability，缩写为DFT)也会面临越来越大的测试功耗。

采用现有的DFT测试电路结构，在对规模较大的芯片进行测试时，尤其是在扫描测试的捕获阶段，所有的时钟门控同时被打开，待测逻辑电路中的所有寄存器会随时钟翻转而翻转，翻转率过大，导致过高的动态功耗。

发明内容

根据本申请的第一方面，提供了一种DFT测试电路，用于对芯片的待测逻辑电路进行测试，包括：第一时钟门控单元、输入寄存模块、独热解码电路、逻辑模块、以及多个第二时钟门控单元；其中，所述第一时钟门控单元的时钟信号端与所述输入寄存模块的时钟输入端电连接，所述输入寄存模块的输出端与所述独热解码电路的输入端电连接，所述独热解码电路的输出端与所述逻辑模块的输入端电连接，所述逻辑模块的输出端与所述多个第二时钟门控单元的测试使能端电连接。

根据一些示例性实施例，所述输入寄存模块包括串链的N位普通寄存器，第i位普通寄存器的输出端连接到第i+1位普通寄存器的输入端，N和i均为正整数，N＞1，并且1≤i≤N-1。

根据一些示例性实施例，所述第一时钟门控单元的使能端和测试使能端均与扫描使能信号端电连接，所述第一时钟门控单元的时钟输入端与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接，所述第一时钟门控单元的时钟信号端与N 位普通寄存器中的每一个的时钟输入端电连接。

根据一些示例性实施例，所述独热解码电路具有N个输入端和N个输出端，所述N位普通寄存器的N个输出端与独热解码电路的N个输入端一一对应连接。

根据一些示例性实施例，所述逻辑模块包括N个第一级或门和N个第二级或门，所述独热解码电路的N个输出端与所述N个第一级或门的第一输入端一一对应连接，所述N个第一级或门的输出端与所述N个第二级或门的第一输入端一一对应连接。

根据一些示例性实施例，所述N个第二级或门中的每一个的第二输入端与所述扫描使能信号端电连接。

根据一些示例性实施例，所述多个第二时钟门控单元包括N组第二时钟门控单元，所述N个第二级或门的输出端分别与对应的一组第二时钟门控单元的测试使能端电连接。

根据一些示例性实施例，所述N组第二时钟门控单元中的每一组第二时钟门控单元属于相同时钟域。

根据一些示例性实施例，DFT测试电路还包括发送数据寄存器，其中，所述发送数据寄存器的输出端与所述N个第一级或门中的每一个的第二输入端电连接。

根据一些示例性实施例，所述发送数据寄存器是DFT侧可读可写寄存器。

根据一些示例性实施例，DFT测试电路还包括N位打拍寄存器，所述N个第二级或门的N个输出端与N位打拍寄存器的N个输入端一一对应连接，并且N位打拍寄存器的N个时钟输入端均与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接。

根据一些示例性实施例，所述多个第二时钟门控单元包括N组第二时钟门控单元，所述N位打拍寄存器的N个输出端分别与对应的一组第二时钟门控单元的测试使能端电连接。

根据一些示例性实施例，所述打拍寄存器的打拍级数小于等于3。

根据一些示例性实施例，N=8、16、32或64。

根据一些示例性实施例，在移位阶段，扫描使能信号端提供第一扫描使能信号。

根据一些示例性实施例，在捕获阶段，扫描使能信号端提供第二扫描使能信号。

根据本申请的第二方面，提供了一种DFT测试系统，包括上述实施例所述的DFT测试电路。

根据一些示例性实施例，DFT测试系统还包括冗余备份扫描链，所述冗余备份扫描链在任意位置断开形成第一端和第二端，所述输入寄存模块的输入端和输出端分别与冗余备份扫描链的第一端和第二端电连接。

根据本申请的第三方面，提供了一种DFT测试方法，用于上述实施例所述的DFT测试电路，所述方法包括：在移位阶段：控制扫描使能信号端向第一时钟门控单元和逻辑模块提供第一扫描使能信号；第一时钟门控单元的时钟信号端向输入寄存模块的时钟输入端提供时钟信号；在输入寄存模块的输入端输入测试向量，在捕获阶段：控制扫描使能信号端向第一时钟门控单元和逻辑模块提供第二扫描使能信号；输入寄存模块向独热解码电路提供输入信号；响应于所述输入信号，所述独热解码电路生成多个独热码控制信号，并将所述多个独热码控制信号输入至逻辑模块，其中，所述多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号；所述逻辑模块的输出控制多个第二时钟门控单元中的一组第二时钟门控单元打开。

本申请提出的DFT测试电路，通过引入独热解码电路结构，在扫描测试的捕获阶段，每次仅打开某一组时钟门控单元，明显降低了同时开启的时钟门控单元的个数，从而降低测试功耗。同时，加入的单独串链的寄存器链的时钟来自于ATE_CLK，其提供移位阶段低频时钟。因为给独热解码电路提供输入的寄存器组只需要在移位阶段移入值，所以本设计可以简化该寄存器链的时钟输入，减少不必要的高频时钟传到该寄存器链上而影响时序收敛和不必要的高频时钟翻转。

加入的单独串链的寄存器链采用不带扫描使能端SE和扫描输入端 SI的普通寄存器，可以节省设计面积。由于加入的普通寄存器串链成一条单独的链，使得输入寄存模块的输入接口SI只有一处，只需要从一处SI输入测试向量，并且使得该电路结构与其他电路结构的连线简单，只需考虑一个SI和SO的连接，这简化了集成电路的设计。

本申请提供的DFT测试电路还可以预留有备份结构，当独热解码电路本身存在故障或在某些特殊测试中，可以将DFT侧可读写的1位寄存器的输出控制为1，从而打开所有ICG。

本申请提供的DFT测试电路还可以包括打拍结构，使逻辑模块的输出值加上打拍逻辑后再输出到多个ICG的TE端。打拍结构的时钟输入来自于ATE_CLK，该组寄存器在时钟信号的作用下采集前面的组合逻辑的输出值，这种结构极大的降低了ICG使能端出现毛刺的可能性。同时，这种设计扩展了时钟信号和扫描使能信号之间的距离，很好的优化了扫描使能信号跳变时和寄存器上的时钟信号间的时序关系。

以上概述了本申请的一些实施例，基于一些实施例的组合以及不同实施例中特征的组合可以获得另外的不同实施例，这些不同实施例同样属于本申请的保护范围。

根据下文描述的实施例，本申请的这些和其它优点将变得清楚，并且参考下文描述的实施例来阐明本申请的这些和其它优点。

附图说明

下面将结合附图对本申请的具体实施例进行详细的描述，以便能够对本申请的更多细节、特征和优点具有更加充分的认识和理解；在附图中：

图1为相关技术中DFT测试电路结构示意图；

图2为根据本申请一个实施例的DFT测试电路结构示意图；

图3为根据本申请另一个实施例的DFT测试电路结构示意图；

图4为相关技术中时序关系示意图；

图5为相关技术中时序关系示意图；

图6为本申请实施例提供的DFT测试方法的流程图一；

图7为本申请实施例提供的DFT测试方法的流程图二。

应理解的是，附图中显示的内容都仅仅是示意性的，因此其不必按照比例进行绘制。此外，在全部附图中，相同或相似的特征由相同或相似的附图标记指示。

具体实施方式

下面的描述提供了本申请的各种实施例的特定细节，以便本领域的技术人员能够充分理解和实施本申请的各种实施例。在某些情况下，本申请并没有示出或详细描述一些本领域熟知的结构或功能，以避免这些不必要的描述使对本申请的实施例的描述模糊不清。本申请的技术方案可以体现为许多不同的形式和目的，并且不应局限于本申请所阐述的实施例。提供这些实施例是为了使得本申请的技术方案清楚完整，但所述实施例并不限定本专利申请的保护范围。

扫描寄存器链测试过程主要有移位（shift）阶段和捕获（capture）阶段。在移位阶段时，扫描使能信号端提供信号1（即scan_enable=1），从寄存器的扫描输入端SI移入相应的数据，通过整条寄存器链路移位到特定位置；在捕获阶段，扫描使能信号端提供信号0（即scan_enable=0），寄存器从数据输入端D获取数据。在相关技术的低功耗设计中，电路中会提供很多集成时钟门控（integrate clock gating，简称为ICG）来控制寄存器上的时钟的开启和关闭。ICG具有使能端（E）和测试使能端（TE），通常，DFT设计对测试使能端TE进行可控处理。

图1示意性地示出了相关技术中的DFT测试电路结构。如图1所示，在DFT测试时，所有时钟门控501的测试使能端TE与或门420的输出端连接，或门420的一端连接1位全局DFT可控寄存器（即，DFT侧例化的寄存器）的输出端13，该寄存器可以通过DFT通路配置为输出0或者1；或门420的另一端与上一级或门410的输出端连接，或门410的一端与测试点电路的输出端14连接，另一端连接扫描使能端11。在移位阶段（scan_enable=1），或门410的输出值是1，保证扫描寄存器有时钟可以正常的进行移位，在捕获阶段（scan_enable=0），或门410的输出值可能是0或者1，其输出的值最终取决于工具根据测试点电路的输出端14输出的值去计算是开启还是关闭。在目前这种电路中，DFT做扫描测试时，工具根据测试故障点需求去计算测试点电路输出是0还是1，由于测试点电路控制所有ICG的TE端，模块设计中成百上千个ICG可能会在捕获阶段的某一时刻同时开启，ICG控制的待测逻辑电路中的所有寄存器会随时钟翻转而翻转，翻转率过大，导致过大的功耗。可见，在DFT测试的捕获阶段，现有电路结构不能选择性的开启某些ICG而关掉其他ICG以降低芯片的翻转率。

鉴于此，本申请的实施例提供了一种DFT测试电路、测试系统以及测试方法，以克服上述问题。

图2示出根据本申请实施例的DFT测试电路结构示意图。参考图2，DFT测试电路可以包括：第一时钟门控单元100、输入寄存模块200、独热（one-hot）解码电路300、逻辑模块400、以及多个第二时钟门控单元501。第一时钟门控单元100的时钟信号端ECK与输入寄存模块200的时钟输入端CK电连接，输入寄存模块200的输出端与独热解码电路300的输入端电连接，独热解码电路300的输出端与逻辑模块400的输入端电连接，逻辑模块400的输出端与多个第二时钟门控单元500的测试使能端TE电连接。其中，第一时钟门控单元可以是DFT侧例化的一个ICG。

本申请提出的DFT测试电路，通过引入独热解码电路结构，来选择性的控制多个第二时钟门控单元中的一些时钟门控单元开启，明显降低了同时开启的时钟门控单元的个数，从而降低测试功耗。同时，输入寄存模块由第一时钟门控单元提供单独的时钟输入，与控制功能应用的多个第二时钟门控单元的时钟输入是不同源的，使得输入寄存模块的时钟输入可以单独控制。

在一些实施例中，参考图2，输入寄存模块200可以包括串链的N位普通寄存器201，第i位普通寄存器201的输出端Q连接到第i+1位普通寄存器201的输入端D，N和i均为正整数，N＞1，并且1≤i≤N-1。例如，N=8，第1位普通寄存器的输出端Q连接到第2位普通寄存器的输入端D，第2位普通寄存器的输出端Q连接到第3位普通寄存器的输入端D，依次类推，第7位普通寄存器的输出端Q连接到第8位普通寄存器的输入端D。

需要说明的是，在本申请中，普通寄存器是指不包含扫描链相关信号端口SE和SI的寄存器。

首先，采用不带扫描使能端SE和扫描输入端 SI的普通寄存器，可以节省设计面积。其次，N个普通寄存器串成一条单独的链，使得该输入寄存模块的输入接口SI只有一处，只需要从一处SI输入测试向量，并且使得该电路结构与其他电路结构的连线简单，只需考虑一个SI和SO的连接，简化了集成电路的设计。

在一些实施例中，参考图2，第一时钟门控单元100的使能端E和测试使能端TE均与扫描使能信号端11(scan_enable)电连接，第一时钟门控单元的时钟输入端CK与提供移位阶段低频时钟的自动化测试设备的时钟信号端12（ATE_CLK）电连接，第一时钟门控单元的时钟信号端ECK与N 位普通寄存器201中的每一个的时钟输入端CK电连接。

本申请的电路设计中加入的单独串链的寄存器链的时钟来自于ATE_CLK，其提供移位阶段低频时钟。因为给独热解码电路提供输入的寄存器组只需要在移位阶段移入值，所以本设计可以简化该寄存器链的时钟输入，减少不必要的高频时钟传到该寄存器链上而影响时序收敛和不必要的高频时钟翻转。

参考图2的电路结构，在移位阶段，扫描使能信号端提供第一扫描使能信号，scan_enable=1，此时第一时钟门控单元100打开，输入寄存模块的寄存器链上有时钟，如果从图2中的扫描输入端SI一直给入不同数据，那么寄存器链上的寄存器输出端Q会随着SI端给的值而跳变，则此时独热解码电路的输入也会跳变。在捕获阶段，扫描使能信号端提供第二扫描使能信号，scan_enable=0，图2所示的寄存器链上将没有时钟，各个寄存器输出端Q的输出不变，使得捕获阶段独热解码电路的输入信号不变，最终独热解码电路在捕获阶段输出值稳定在某个值上。

在实际操作中，只需要将图2所示电路结构的SI端和SO端连接到实际电路的扫描链上，测试工具本身可以计算从SI端输入的值。

在一些实施例中，独热解码电路300可以具有N个输入端和N个输出端，参考图2，N位普通寄存器201的N个输出端Q与独热解码电路300的N个输入端一一对应连接。根据独热解码电路的特性，其生成的N个独热码控制信号中有且仅有一个为第一控制信号（例如高电平1），其它独热码控制信号均为第二控制信号（例如低电平0）。

在一些实施例中，如图2所示，逻辑模块400可以包括N个第一级或门401和N个第二级或门402，独热解码电路300的N个输出端与N个第一级或门401的第一输入端一一对应连接，N个第一级或门401的输出端与N个第二级或门402的第一输入端一一对应连接。N个第二级或门402中的每一个的第二输入端与所述扫描使能信号端11(scan_enable)电连接。

在移位阶段，因为scan-enable值为1，所以第一级和第二级或门的最终输出值均为高电平（1）。在捕获阶段，因为scan_enable值为0，所以逻辑模块的输出结果取决于第一级或门的输出，而第一级或门的第一输入端来自于独热解码电路的输出，在捕获阶段，独热解码电路仅有1位输出为1，此时如果第二输入端输入值为0，那么逻辑模块的输出就等同于独热解码电路的输出。

在一些实施例中，如图2所示，可以将多个第二时钟门控单元500分为N组，N个第二级或门的输出端分别与对应的一组第二时钟门控单元501的测试使能端TE电连接。

在捕获阶段，在独热解码电路的作用下，N个第二级或门的输出仅有1位为1，使得仅开启某一组ICG，这大大减少了减小芯片翻转率，进而减小了测试功耗。

在一些实施例中，N组第二时钟门控单元中的每一组第二时钟门控单元属于相同时钟域。这样，相同时钟域的ICG的测试使能端TE可以同时连接到同一位使能上。

利用本申请上述实施例提供的DFT测试电路设计，通过引入独热解码电路结构，在扫描测试的捕获阶段，每次仅打开某一组时钟门控单元，明显降低了同时开启的时钟门控单元的个数，从而降低测试功耗。

进一步地，在一些实施例中，本申请提供的DFT测试电路还包括发送数据寄存器，其为DFT侧可读可写寄存器。如图2所示，该发送数据寄存器的输出端13与N个第一级或门401中的每一个的第二输入端电连接。在捕获阶段，独热解码电路仅有1位输出为1，此时如果发送数据寄存器的输出值被写为0，那么逻辑模块的输出就等同于独热解码电路的输出；如果发送数据寄存器的输出值被写为1，那么逻辑模块的输出全部为1，这种情况下独热解码电路将失效。

上述实施例中的备份冗余结构的作用在于：一方面，当芯片回来进行测试时，如果加入的独热解码电路结构本身存在故障，导致独热解码电路不能打开所有组ICG的TE端，那么没有被打开的ICG连接的寄存器上的故障将会测试不到，在这种情况下，可以采用此备份电路将发送数据寄存器的输出值写成1，那么就会打开所有ICG，从而可以正常测试所有故障点；另一方面，在某些特殊的测试中，需要开启全部ICG，比如芯片做mbist测试时，需要将所有高频时钟前面的ICG一次性全部打开，这种情况下，只需要将发送数据寄存器的输出值写成1，即可开启所有高频时钟完成测试。

进一步地，在一些实施例中，本申请提供的DFT测试电路还包括打拍结构，使逻辑模块的输出值加上打拍逻辑后再输出到多个ICG的TE端。示例性地，参考图3，打拍结构700可以包括N位打拍寄存器701，N个第二级或门402的N个输出端与N位打拍寄存器701的N个输入端一一对应连接，并且N位打拍寄存器701的N个时钟输入端均与提供移位阶段低频时钟的自动化测试设备的时钟信号端12（ATE_CLK）电连接，N位打拍寄存器701的N个输出端分别与N组第二时钟门控单元501中对应的一组第二时钟门控单元501的测试使能端TE电连接。

在实际电路中，独热解码电路的输出与扫描使能信号经过组合逻辑门再输出，而扫描使能信号本身在测试中会持续翻转，使得该组合逻辑产生竞争冒险的几率增大，当或门两端信号有竞争冒险出现输出毛刺，如果直接输出到ICG的TE端，则很可能影响时钟的质量而产生测试问题。本申请实施例在DFT测试电路结构中加上打拍寄存器（打拍级数可以是1，2或3级，通常打拍级数为1级即可），打拍寄存器的时钟输入来自于ATE_CLK，该组寄存器在时钟信号的作用下采集前面的组合逻辑的输出值，这种结构极大的降低了ICG使能端出现毛刺的可能性。

同时，该打拍结构还优化了扫描使能信号在跳变期间其本身和高低频时钟之间的时序问题。图4和图5为常见的扫描使能信号跳变时和时钟信号之间的相位关系，一般测试要求扫描使能信号拉低后经过一段时间再出现时钟信号，扫描使能拉高也需要经过一段时间再出现时钟信号。因为扫描使能信号既连接到寄存器的扫描使能端SE，也会连接到ICG的测试使能端TE前面的组合逻辑，那么当芯片过大时，可能会出现输入到寄存器扫描使能信号和输入到ICG前面组合逻辑的扫描使能信号不是同时跳变的情况。这导致在捕获阶段，ICG输出的时钟信号（icgout_clock）可能距离扫描使能信号拉低边缘很近，或者扫描使能信号拉高时时钟信号和扫描使能信号跳变很近，都会导致切换出不必要的时钟输出或时钟毛刺。在本申请的实施例中，通过加入打拍结构，在捕获阶段，独热解码电路经过组合逻辑后还需要经过低频ATE-CLK打拍后才会输入给ICG的TE，因为ICG的输出给到所有寄存器，那么寄存器的时钟信号肯定是晚于扫描使能信号拉低一拍后才会有，相当于时钟信号出现的时间往后推了1拍。同理，扫描使能信号拉高时也是相同情况。这样在设计上相当于扩展了时钟信号和扫描使能信号之间的距离，很好的优化了扫描使能信号跳变时和寄存器上的时钟信号间的时序关系。

本申请提供的DFT测试电路的可扩展性强，其中输入寄存模块中的寄存器的位数可以是任意正整数，取决于实际应用中ICG的数量，N可以为例如8、16、32或64。下面以N=16的结构为例，简述本申请所提供的DFT测试电路结构的具体实施方式。

首先，准备16位普通寄存器并将其串链，即将前一位寄存器的输出端Q连接到下一位寄存器的输入端D，这样，16位寄存器只有首位寄存器的D端悬空，最后一位的Q端悬空。例化一位ICG，作为前述的第一时钟门控单元，该ICG的使能端连接到扫描使能信号端（scan_enable），时钟输入端连接到提供移位阶段低频时钟的ATE_CLK，这个ICG的输出端连接到16位寄存器的时钟输入端CK。

其次，准备独热解码电路和逻辑模块，编写独热电路代码，保证缺省状态下默认输出值全为0，然后例化两级或门，每级16个，首先将独热解码电路的16位输出连接到第一级或门的一端，第一或门的另外一端连接到发送数据寄存器上。随后将这16个或门的输出再分别和扫描使能信号做或逻辑运算输出得到最终的16位输出使能信号。

然后，将所有ICG的分组并连接，将所有ICG按时钟域合理分成16组，每组内的ICG的使能端TE均连接到上面最终16位输出使能信号中的一位上。也就是将所有ICG分为16组去控制，每次测试打开一组，关闭其他组。

可选地，在逻辑模块和ICG之间可以设置打拍结构，使逻辑模块的输出值加上打拍逻辑后再输出到多个ICG的TE端。提供16位打拍寄存器，16个第二级或门的16个输出端与16位打拍寄存器的16个输入端一一对应连接，并且16位打拍寄存器的16个时钟输入端均与提供移位阶段低频时钟的ATE_CLK连接，16位打拍寄存器的16个输出端分别与16组第二时钟门控单元中对应的一组第二时钟门控单元的测试使能端TE电连接。

最后，设计预留的冗余扫描短链，将16位寄存器连接到冗余备份扫描链上。在设计中预留好冗余的扫描链后，从冗余备份扫描链任意位置处断开，将上述16位寄存器链中的首位寄存器的数据输入端D连接到冗余备份扫描链断开处寄存器的输出端Q，最后一位寄存器的输出端Q连接到冗余备份扫描链断开处寄存器的扫描输入端SI。

根据本申请的另一方面，提供了一种DFT测试系统，包括前述实施例所述的DFT测试电路。该DFT测试系统。包括设计好的冗余备份扫描链，冗余备份扫描链在任意位置断开形成第一端和第二端，输入寄存模块的输入端和输出端分别与冗余备份扫描链的第一端和第二端电连接。在实际操作中，只需要将图2所示电路结构的SI端和SO端连接到实际电路的扫描链上，即可形成该DFT测试系统。

本申请实施例提供的测试系统的有益效果与上述DFT测试电路的有益效果相同，此处不做赘述。

根据本申请的又一方面，还提供了一种DFT测试方法，用于前述实施例所述的DFT测试电路。图6为本申请实施例提供的DFT测试方法的在移位阶段的流程图，图7为本申请实施例提供的DFT测试方法的在捕获阶段的流程图。参考图6和图7，该方法包括以下步骤：

在移位阶段：

S101:控制扫描使能信号端向第一时钟门控单元和逻辑模块提供第一扫描使能信号；

S102:第一时钟门控单元的时钟信号端向输入寄存模块的时钟输入端提供时钟信号；

S103：在输入寄存模块的输入端输入测试向量，

在捕获阶段：

S201：控制扫描使能信号端向第一时钟门控单元和逻辑模块提供第二扫描使能信号；

S202：输入寄存模块向独热解码电路提供输入信号；

S203：响应于所述输入信号，所述独热解码电路生成多个独热码控制信号，并将所述多个独热码控制信号输入至逻辑模块，其中，所述多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号；

S204：所述逻辑模块的输出控制多个第二时钟门控单元中的一组第二时钟门控单元打开。

本申请实施例提供的测试方法的有益效果与上述DFT测试电路的有益效果相同，此处不做赘述。

应理解的是，尽管第一、第二、第三等术语在本申请中可以用来描述各种设备、元件、部件或部分，但是这些设备、元件、部件或部分不应当由这些术语限制，仅表示名称方面的区分。此外，本申请提到“连接”是指“电连接”，包括“直接电连接”或“间接电连接”。应理解的是，本申请中描述的普通寄存器、发送数据寄存器、打拍寄存器、时钟门控单元等等，是能够以本领域已知的任何合适的技术来实现的硬件电路，例如但不限于，具有合适的组合逻辑门电路的专用集成电路、可编程门阵列、现场可编程门阵列等等。本申请对此不作限制。

本申请中使用的术语仅出于描述特定实施例的目的并且不意图限制本申请。如本申请中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本申请中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合。在本说明书的描述中，参考术语“一个实施例”、“另一个实施例”等的描述意指结合该实施例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

除非另有定义，本申请中使用的所有术语（包括技术术语和科学术语）具有与本申请所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本申请中明确地如此定义。

如本领域技术人员将理解的，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是这并非要求或者暗示必须按照该特定顺序来执行这些步骤，除非上下文另有明确说明。附加的或可替换的，可以将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行。此外，在步骤之间可以插入其他方法步骤。插入的步骤可以表示诸如本申请所描述的方法的改进，或者可以与该方法无关。此外，在下一步骤开始之前，给定步骤可能尚未完全完成。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此。任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种DFT测试电路，用于对芯片的待测逻辑电路进行测试，包括：

第一时钟门控单元、输入寄存模块、独热解码电路、逻辑模块、以及多个第二时钟门控单元；

其中，所述第一时钟门控单元的时钟信号端与所述输入寄存模块的时钟输入端电连接，所述输入寄存模块的输出端与所述独热解码电路的输入端电连接，所述独热解码电路的输出端与所述逻辑模块的输入端电连接，所述逻辑模块的输出端与所述多个第二时钟门控单元的测试使能端电连接。

2.根据权利要求1所述的电路，其中，所述输入寄存模块包括串链的N位普通寄存器，第i位普通寄存器的输出端连接到第i+1位普通寄存器的输入端，N和i均为正整数，N＞1，并且1≤i≤N-1。

3.根据权利要求2所述的电路，其中，所述第一时钟门控单元的使能端和测试使能端均与扫描使能信号端电连接，所述第一时钟门控单元的时钟输入端与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接，所述第一时钟门控单元的时钟信号端与N 位普通寄存器中的每一个的时钟输入端电连接。

4.根据权利要求3所述的电路，其中，所述独热解码电路具有N个输入端和N个输出端，所述N 位普通寄存器的N个输出端与独热解码电路的N个输入端一一对应连接。

5.根据权利要求4所述的电路，其中，所述逻辑模块包括N个第一级或门和N个第二级或门，所述独热解码电路的N个输出端与所述N个第一级或门的第一输入端一一对应连接，所述N个第一级或门的输出端与所述N个第二级或门的第一输入端一一对应连接。

6.根据权利要求5所述的电路，其中，所述N个第二级或门中的每一个的第二输入端与所述扫描使能信号端电连接。

7.根据权利要求5所述的电路，其中，所述多个第二时钟门控单元包括N组第二时钟门控单元，所述N个第二级或门的输出端分别与对应的一组第二时钟门控单元的测试使能端电连接。

8.根据权利要求7所述的电路，其中，所述N组第二时钟门控单元中的每一组第二时钟门控单元属于相同时钟域。

9.根据权利要求5所述的电路，还包括发送数据寄存器，其中，所述发送数据寄存器的输出端与所述N个第一级或门中的每一个的第二输入端电连接。

10.根据权利要求9所述的电路，其中，所述发送数据寄存器是DFT侧可读可写寄存器。

11.根据权利要求5所述的电路，还包括N位打拍寄存器，所述N个第二级或门的N个输出端与N位打拍寄存器的N个输入端一一对应连接，并且N位打拍寄存器的N个时钟输入端均与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接。

12.根据权利要求11所述的电路，其中，所述多个第二时钟门控单元包括N组第二时钟门控单元，所述N位打拍寄存器的N个输出端分别与对应的一组第二时钟门控单元的测试使能端电连接。

13.根据权利要求12所述的电路，其中，所述打拍寄存器的打拍级数小于等于3。

14.根据权利要求2所述的电路，其中，N=8、16、32或64。

15.根据权利要求1-14中任一项所述的电路，其中，在移位阶段，扫描使能信号端提供第一扫描使能信号。

16.根据权利要求1-14中任一项所述的电路，其中，在捕获阶段，扫描使能信号端提供第二扫描使能信号。

17.一种DFT测试系统，包括权利要求1-16中任一项所述的DFT测试电路。

18.根据权利要求17所述的DFT测试系统，还包括冗余备份扫描链，所述冗余备份扫描链在任意位置断开形成第一端和第二端，所述输入寄存模块的输入端和输出端分别与冗余备份扫描链的第一端和第二端电连接。

19.一种DFT测试方法，用于权利要求1-16中任一项所述的DFT测试电路，所述方法包括：

在移位阶段：

-控制扫描使能信号端向第一时钟门控单元和逻辑模块提供第一扫描使能信号；

-第一时钟门控单元的时钟信号端向输入寄存模块的时钟输入端提供时钟信号；

-在输入寄存模块的输入端输入测试向量，

在捕获阶段：

-控制扫描使能信号端向第一时钟门控单元和逻辑模块提供第二扫描使能信号；

-输入寄存模块向独热解码电路提供输入信号；

-响应于所述输入信号，所述独热解码电路生成多个独热码控制信号，并将所述多个独热码控制信号输入至逻辑模块，其中，所述多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号；

-所述逻辑模块的输出控制多个第二时钟门控单元中的一组第二时钟门控单元打开。

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