CN113132077A - 一种时钟同步系统、信号同步的控制方法以及存储介质 - Google Patents

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CN113132077A CN202110420565.5A CN202110420565A CN113132077A CN 113132077 A CN113132077 A CN 113132077A CN 202110420565 A CN202110420565 A CN 202110420565A CN 113132077 A CN113132077 A CN 113132077A
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Abstract

本申请公开了一种时钟同步系统，包括量子控制处理器和数模互转器，数模互转器包括变频模块和信号同步模块，信号同步模块包括D触发器，量子控制处理器生成全局同步信号和参考时钟信号；向变频模块发送全局同步信号和参考时钟信号，向信号同步模块发送全局同步信号；变频模块对参考时钟信号进行变频处理，得到目标时钟信号，根据全局同步信号生成信号同步指令；向信号同步模块发送信号同步指令和目标时钟信号；信号同步模块基于全局同步信号，通过D触发器对目标时钟信号进行信号同步。本申请还提供信号同步控制方法。本申请通过D触发器将目标时钟信号重新锁定到低抖动的参考时钟信号，从而降低信号的延迟，提高了信号同步的精度。

Description

一种时钟同步系统、信号同步的控制方法以及存储介质
技术领域
本申请涉及量子计算机控制领域，尤其涉及一种时钟同步系统、信号同步的控制方法以及存储介质。
背景技术
近年来，量子科技发展突飞猛进，成为新一轮科技革命和产业变革的前沿领域。超导量子计算被普遍认为是最有可能率先实现实用化量子计算的方案之一，因而备受关注。超导量子计算机的系统工作在超低温环境下，其核心是超导量子芯片，通过在微波频率上施加脉冲波形来实现对量子位的操控，并且在微波电子器件的制作上可以利用现有的半导体微加工工艺，成为目前比较可靠的实现量子计算的物理系统之一。
其中，超导量子计算机的核心是量子芯片和量子测控系统，量子测控系统主要包括模数转换(Analog-to-Digital Converter，ADC)模块和数模转换(Digital-to-AnalogConverter，DAC)模块。多模块之间的同步需要通过触发(trigger)信号实现，通过一个模块单独产生trigger信号，经由等长同轴电缆连接到不同ADC模块或DAC模块，用于同步不同的模块。
然而，由于trigger信号是由现场可编程门阵列芯片(Field Programmable GateArray，FPGA)产生，相对于时钟芯片会产生较大的抖动，因此，基于trigger信号实现多个模块之间的同步，会导致信号延迟，从而造成信号同步的精度较低。
发明内容
本申请实施例提供了一种时钟同步系统、信号同步的控制方法以及存储介质，在全局同步信号进入数模互转器中的信号同步模块之后，通过一个或者多个D触发器将目标时钟信号重新锁定到低抖动的参考时钟信号，从而降低信号的延迟，提高了信号同步的精度。
有鉴于此，本申请一方面提供一种时钟同步系统，该时钟同步系统包括量子控制处理器以及N个数模互转器，每个数模互转器包括变频模块以及信号同步模块，信号同步模块包括至少一个D触发器，N为大于1的整数；
量子控制处理器，用于生成全局同步信号以及N个参考时钟信号，其中，每个参考时钟信号对应于一个数模转换器；
量子控制处理器，还用于向每个数模互转器中的变频模块发送全局同步信号以及参考时钟信号，并向信号同步模块发送全局同步信号；
变频模块，用于对接收到的参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的全局同步信号生成信号同步指令；
变频模块，还用于向信号同步模块发送信号同步指令以及目标时钟信号；
信号同步模块，用于响应于信号同步指令，基于全局同步信号，通过至少一个D触发器对目标时钟信号进行信号同步，得到同步时钟信号。
本申请另一方面提供一种信号同步的控制方法，该控制方法应用于时钟同步系统，时钟同步系统包括量子控制处理器以及N个数模互转器，每个数模互转器包括变频模块以及信号同步模块，信号同步模块包括至少一个D触发器，N为大于1的整数，信号同步的控制方法包括：
通过量子控制处理器生成全局同步信号以及N个参考时钟信号，其中，每个参考时钟信号对应于一个数模转换器；
通过量子控制处理器向每个数模互转器中的变频模块发送全局同步信号以及参考时钟信号，并向信号同步模块发送全局同步信号；
通过变频模块对接收到的参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的全局同步信号生成信号同步指令；
通过变频模块向信号同步模块发送信号同步指令以及目标时钟信号；
通过信号同步模块响应于信号同步指令，基于全局同步信号，通过至少一个D触发器对目标时钟信号进行信号同步，得到同步时钟信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，信号同步模块包括第一D触发器、第二D触发器以及第三D触发器，其中，第一D触发器与第二D触发器相连，且第二D触发器与第三D触发器相连。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，N个数模互转器包括任意波形发生器，任意波形发生器属于数模互转器，任意波形发生器包括数模转换通道，变频模块包括第一变频单元和第二变频单元，信号同步模块包括第一同步单元以及第二同步单元，第一同步单元包括至少一个D触发器，第二同步单元包括至少一个D触发器；
通过第一变频单元对接收到的参考时钟信号进行变频处理，得到第一频率时钟子信号，并根据接收到的全局同步信号生成第一同步指令，其中，第一频率时钟子信号包含于目标时钟信号，第一同步指令包含于信号同步指令；
通过第一变频单元向第一同步单元发送第一同步指令以及第一频率时钟子信号；
通过第一同步单元响应于第一同步指令，基于全局同步信号，通过第一同步单元所包括的至少一个D触发器对第一频率时钟子信号进行信号同步，得到第一同步时钟子信号，其中，第一同步时钟子信号包含于同步时钟信号；
通过第一同步单元向第二变频单元发送第一同步时钟子信号；
通过第二变频单元对接收到的第一同步时钟子信号进行变频以及延迟处理，得到第二频率时钟子信号，并根据接收到的全局同步信号生成第二同步指令，其中，第二频率时钟子信号包含于目标时钟信号，第二同步指令包含于信号同步指令；
通过第二变频单元向第二同步单元发送第二同步指令以及第二频率时钟子信号；
通过第二同步单元响应于第二同步指令，基于全局同步信号，通过第二同步单元所包括的至少一个D触发器对第二频率时钟子信号进行信号同步，得到第二同步时钟子信号，其中，第二同步时钟子信号包含于同步时钟信号；
通过第二同步单元向数模转换通道发送第二同步时钟子信号，其中，第二同步时钟子信号为数字信号；
通过数模转换通道将第二同步时钟子信号转换为模拟信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，任意波形发生器还包括现场可编程门阵列芯片；
通过第二同步单元向现场可编程门阵列芯片发送第二同步时钟信号；
通过现场可编程门阵列芯片根据第二同步时钟信号，向数模转换通道发送数据信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，N个数模互转器包括数字采集器，数字采集器属于数模互转器，数字采集器包括模数转换通道，变频模块包括第三变频单元和第四变频单元，信号同步模块包括第三同步单元以及第四同步单元，第三同步单元包括至少一个D触发器，第四同步单元包括至少一个D触发器；
通过第三变频单元对接收到的参考时钟信号进行变频处理，得到第三频率时钟子信号，并根据接收到的全局同步信号生成第三同步指令，其中，第三频率时钟子信号包含于目标时钟信号，第三同步指令包含于信号同步指令；
通过第三变频单元向第三同步单元发送第三同步指令以及第三频率时钟子信号；
通过第三同步单元响应于第三同步指令，基于全局同步信号，通过第三同步单元所包括的至少一个D触发器对第三频率时钟子信号进行信号同步，得到第三同步时钟子信号，其中，第三同步时钟子信号包含于同步时钟信号；
通过第三同步单元向第四变频单元发送第三同步时钟子信号；
通过第四变频单元对接收到的第三同步时钟子信号进行变频以及延迟处理，得到第四频率时钟子信号，并根据接收到的全局同步信号生成第四同步指令，其中，第四频率时钟子信号包含于目标时钟信号，第四同步指令包含于信号同步指令；
通过第四变频单元向第四同步单元发送第四同步指令以及第四频率时钟子信号；
通过第四同步单元响应于第四同步指令，基于全局同步信号，通过第四同步单元所包括的至少一个D触发器对第四频率时钟子信号进行信号同步，得到第四同步时钟子信号，其中，第四同步时钟子信号包含于同步时钟信号；
通过第四同步单元向模数转换通道发送第四同步时钟子信号，其中，第四同步时钟子信号为模拟信号；
通过模数转换通道将第四同步时钟子信号转换为数字信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，数字采集器还包括现场可编程门阵列芯片；
通过第四同步单元向现场可编程门阵列芯片发送第四同步时钟子信号；
通过现场可编程门阵列芯片根据第四同步时钟子信号，接收模数转换通道发送的数据信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，N个数模互转器包括任意波形发生器，任意波形发生器属于数模互转器，任意波形发生器包括数模转换通道，变频模块包括第五变频单元，信号同步模块包括第五同步单元，第五同步单元包括至少一个D触发器；
通过第五变频单元对接收到的参考时钟信号进行变频和锁相环处理，得到第五频率时钟子信号，并根据接收到的全局同步信号生成第五同步指令，其中，第五频率时钟子信号包含于目标时钟信号，第五同步指令包含于信号同步指令；
通过第五变频单元向第五同步单元发送第五同步指令以及第五频率时钟子信号；
通过第五同步单元响应于第五同步指令，基于全局同步信号，通过第五同步单元所包括的至少一个D触发器对第五频率时钟子信号进行信号同步，得到第五同步时钟子信号，其中，第五同步时钟子信号包含于同步时钟信号；
通过第五同步单元向数模转换通道发送第五同步时钟子信号，其中，第五同步时钟子信号为数字信号；
通过数模转换通道将第五同步时钟子信号转换为模拟信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，任意波形发生器还包括现场可编程门阵列芯片，变频模块还包括第六变频单元，信号同步模块还包括第六同步单元，第六同步单元包括至少一个D触发器；
通过第六变频单元对接收到的参考时钟信号进行变频和锁相环处理，得到第六频率时钟子信号，并根据接收到的全局同步信号生成第六同步指令，其中，第六频率时钟子信号包含于目标时钟信号，第六同步指令包含于信号同步指令；
通过第六变频单元向第六同步单元发送第六同步指令以及第六频率时钟子信号；
通过第六同步单元响应于第六同步指令，基于全局同步信号，通过第六同步单元所包括的至少一个D触发器对第六频率时钟子信号进行信号同步，得到第六同步时钟子信号，其中，第六同步时钟子信号包含于同步时钟信号；
通过第六同步单元向现场可编程门阵列芯片发送第六同步时钟信号；
通过现场可编程门阵列芯片根据第六同步时钟信号，向数模转换通道发送数据信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，N个数模互转器包括数字采集器，数字采集器属于数模互转器，数字采集器包括模数转换通道，变频模块包括第七变频单元，信号同步模块包括第七同步单元，第七同步单元包括至少一个D触发器；
通过第七变频单元对接收到的参考时钟信号进行变频和锁相环处理，得到第七频率时钟子信号，并根据接收到的全局同步信号生成第七同步指令，其中，第七频率时钟子信号包含于目标时钟信号，第七同步指令包含于信号同步指令；
通过第七变频单元向第七同步单元发送第七同步指令以及第七频率时钟子信号；
通过第七同步单元响应于第七同步指令，基于全局同步信号，通过第七同步单元所包括的至少一个D触发器对第七频率时钟子信号进行信号同步，得到第七同步时钟子信号，其中，第七同步时钟子信号包含于同步时钟信号；
通过第七同步单元向模数转换通道发送第七同步时钟子信号，其中，第七同步时钟子信号为模拟信号；
通过模数转换通道将第七同步时钟子信号转换为数字信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，数字采集器还包括现场可编程门阵列芯片，变频模块包括第八变频单元，信号同步模块包括第八同步单元，第八同步单元包括至少一个D触发器；
第八变频单元，用于对接收到的参考时钟信号进行变频和锁相环处理，得到第八频率时钟子信号，并根据接收到的全局同步信号生成第八同步指令，其中，第八频率时钟子信号包含于目标时钟信号，第八同步指令包含于信号同步指令；
第八变频单元，还用于向第八同步单元发送第八同步指令以及第八频率时钟子信号；
第八同步单元，用于响应于第八同步指令，基于全局同步信号，通过第八同步单元所包括的至少一个D触发器对第八频率时钟子信号进行信号同步，得到第八同步时钟子信号，其中，第八同步时钟子信号包含于同步时钟信号；
第八同步单元，还用于向现场可编程门阵列芯片发送第八同步时钟子信号；
现场可编程门阵列芯片，用于根据第八同步时钟子信号，接收模数转换通道发送的数据信号。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，时钟同步系统还包括机箱，N个数模互转器包括P对任意波形发生器以及Q对数字采集器，其中，每对任意波形发生器包括两个任意波形发生器，每对数字采集器包括两个数字采集器，Q与P均为大于或等于1的整数；
量子控制处理器、P个任意波形发生器以及Q个数字采集器内置于机箱内；
每对任意波形发生器以量子控制处理器为中心，呈对称分布设置；
每对数字采集器以量子控制处理器为中心，呈对称分布设置。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，时钟同步系统还包括机箱，N个数模互转器包括K个任意波形发生器以及(N-K)个数字采集器，其中，K为大于或等于1，且小于N的整数；
量子控制处理器、K个任意波形发生器以及(N-K)个数字采集器内置于机箱内；
K个任意波形发生器设置于量子控制处理器的一侧，或，K个任意波形发生器设置于量子控制处理器的两侧；
(N-K)个数字采集器设置于量子控制处理器的一侧，或，(N-K)个数字采集器设置于量子控制处理器的两侧。
在一种可能的设计中，在本申请实施例的另一方面的另一种实现方式中，N个数模互转器包括任意波形发生器以及数字采集器，任意波形发生器包括数模转换通道，数字采集器包括模数转换通道；
通过量子控制处理器加载现场可编程门阵列芯片代码文件，其中，现场可编程门阵列芯片代码文件包括第一寄存器参数、第二寄存器参数、第三寄存器参数以及第四寄存器参数；
通过任意波形发生器将第一寄存器参数写入至任意波形发生器所包括的变频模块中；
通过数字采集器将第二寄存器参数写入至数字采集器所包括的变频模块中；
通过任意波形发生器将第三寄存器参数写入至任意波形发生器所包括的数模转换通道中；
通过数字采集器将第四寄存器参数写入至数字采集器所包括的模数转换通道中。
本申请的另一方面提供了一种计算机可读存储介质，计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面的方法。
本申请的另一个方面，提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述各方面所提供的方法。
从以上技术方案可以看出，本申请实施例具有以下优点：
本申请实施例中，提供了一种时钟同步系统。采用上述系统，该时钟同步系统包括量子控制处理器以及N个数模互转器，每个数模互转器包括变频模块以及信号同步模块，信号同步模块包括至少一个D触发器，量子控制处理器生成全局同步信号以及N个参考时钟信号，然后，量子控制处理器向每个数模互转器中的变频模块发送全局同步信号以及参考时钟信号，并向信号同步模块发送全局同步信号。变频模块对接收到的参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的全局同步信号生成信号同步指令，再向信号同步模块发送信号同步指令以及目标时钟信号。最后，信号同步模块响应于信号同步指令，基于全局同步信号，通过至少一个D触发器对目标时钟信号进行信号同步，得到同步时钟信号。采用上述系统，在全局同步信号进入数模互转器中的信号同步模块之后，通过一个或者多个D触发器将目标时钟信号重新锁定到低抖动的参考时钟信号，从而降低信号的延迟，提高了信号同步的精度。
附图说明
图1为本申请实施例中超导量子计算机基本实验平台的一个示意图；
图2为本申请实施例中量子测控系统的一个结构示意图；
图3为本申请实施例中时钟同步系统的一个结构示意图；
图4为本申请实施例中基于多级D触发器实现信号处理的一个示意图；
图5为本申请实施例中基于时钟同步系统的一个任意波形发生器结构示意图；
图6为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图；
图7为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图；
图8为本申请实施例中基于时钟同步系统的一个数字采集器结构示意图；
图9为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图；
图10为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图；
图11为本申请实施例中基于时钟同步系统的另一个结构示意图；
图12为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图；
图13为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图；
图14为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图；
图15为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图；
图16为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图；
图17为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图；
图18为本申请实施例中基于时钟同步系统的一个机箱结构示意图；
图19为本申请实施例中基于时钟同步系统的另一个机箱结构示意图；
图20为本申请实施例中多个时钟同步系统级联的结构示意图；
图21为本申请实施例中实施信号同步的一个实施例示意图；
图22为本申请实施例中实施信号同步的一个流程示意图；
图23为本申请实施例中信号同步控制方法的一个流程示意图。
具体实施方式
本申请实施例提供了一种时钟同步系统、信号同步的控制方法以及存储介质，在全局同步信号进入数模互转器中的信号同步模块之后，通过一个或者多个D触发器将目标时钟信号重新锁定到低抖动的参考时钟信号，从而降低信号的延迟，提高了信号同步的精度。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“对应于”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
由量子力学和经典信息科学相结合诞生了一门崭新的学科一量子信息学，其中，主要涵盖了量子通信和量子计算等领域。由于量子信息技术巨大的应用潜力和重大的科学意义，近些年来以量子通信技术为代表的量子信息技术，引起了科学界和工程界极大的关注。量子特性在信息领域中有着独特的功能，在提高运算速度，确保信息安全，增大信息容量和提高检测精度等方面可能突破现有经典信息系统的极限，于是便诞生了一门新的学科分支，即量子信息科学。量子信息科学是量子力学与信息科学相结合的产物，包括量子密码、量子通信、量子计算和量子测量等。
量子计算应用广泛，在生物医药领域中，通过量子计算机模拟可得到分子相互作用以及化学反应的原理，从而发现新材料，研制新型药物。量子计算还可以对基因进行排序和分析，通过大规模的分析和机器学习，帮助人们了解基因表达。在大数据领域中，量子计算由于其“叠加”特征，具备并行计算能力，能够对某些经典算法进行加速，在大数据处理领域产生许多用途。在金融工程领域中，量子计算具有快速分析大量数据并快速执行的能力，能够满足高频交易。此外，还可以实现资产和风险管理，构建和管理金融投资组合需要考虑很多技术数据，进行分析并确定各种策略，量子计算的多种算法可用于金融产品的组合优化。在航空航天领域中，量子计算可用于解决航空航天工业中的问题，包括分类和分析卫星传输的图像，为飞机制造新颖材料等。
其中，实现量子计算的方案有多种，其中超导量子计算由于其长相干时间、良好的扩展性以及精确的操控测量等特性，是目前最具前途的通用量子计算机实现方案之一。而实现量子计算的主要为量子计算机(Quantum Computer)，量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。量子计算机的核心是量子芯片和量子测控系统，通过量子测控系统将设计好的量子电路转换成相应的量子控制脉冲信号，模拟信号以电磁场的形式耦合到其中嵌入了量子比特的物理基底，进而实现操控量子计算机运作。
本申请提供的时钟同步系统和信号同步的控制方法可应用于量子计算中的量子测控系统，或者，应用于超导量子计算机，又或者应用于基于其他物理实现的量子计算平台中，为将来大规模量子计算奠定技术基础。为了便于理解，请参阅图1，图1为本申请实施例中超导量子计算机基本实验平台的一个示意图，如图所示，以超导量子计算平台为例，主要包括处于绝对零度附近的超导量子芯片，稀释制冷机，控制量子比特的微波电子学系统，控制电子学系统的个人电脑(personal computer，PC)端。将编写好的量子程序经过个人电脑(PC)侧的软件编译成指令发送给电子和微波控制系统并转换为电子和微波信号输入到稀释制冷机，控制处于小于10毫开尔文(millikelvin，mK)温度的超导量子比特。读取的过程则与之相反，即读取波形被输送到量子芯片后比特芯片。
由于本申请会涉及较多的专业术语，为了便于理解，下面将对本申请中涉及到的专业术语进行介绍，具体地：
(1)量子计算(Quantum Computation，QC)：利用量子态的叠加和纠缠性质快速完成特定计算任务的方式。
(2)物理量子比特：使用真实物理器件实现的量子比特，包括数据量子比特和辅助量子比特。
(3)现场可编程门阵列芯片(Field Programmable Gate Array，FPGA)：FPGA属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA采用了逻辑单元阵列(Logic Cell Array，LCA)这样一个概念，内部包括可配置逻辑模块(Configurable Logic Block，CLB)、输入输出模块(Input OutputBlock，IOB)和内部连线(Interconnect)三个部分。
(4)模数转换(Analog-to-Digital Converter，ADC)通道：是用于将模拟形式的连续信号转换为数字形式的离散信号的一类设备。
(5)数模转换(Digital-to-Analog Converter，DAC)通道：是一种将数字信号转换为模拟信号(以电流、电压或电荷的形式)的设备。
(6)任意波形发生器(Arbitrary Waveform Generator，AWG)：接收用数字信号配置的波形信息，经数字到模拟转换后产生对应的模拟波形。在量子测控系统中用于产生控制和读取量子比特的波形。
(7)数字采集器(Digital Acquisition，DAQ)：接收模拟信号输入，经过模拟-数字转换后得到对应的数字信号并用于接下来的各种处理。在量子测控系统中用于接收量子芯片的读取结果。
(8)量子控制处理器(Quantum Control Processor，QCP)：执行量子指令的模块，在实验过程中从DAQ接收结果，并控制AWG发送量子操作对应的波形。在量子测控系统中，量子控制处理器通过实时处理量子程序生成的指令，从而进行程序流控制和反馈控制。
(9)量子测控系统(Quantum Control&Measurement System)：通过运行量子指令集来实现量子程序的执行，并向量子芯片提供输入信号进行控制，以及对量子芯片进行测量并采集结果的系统。在超导量子计算中，一套量子测控系统通常由任意波形发生器(AWG)、数字采集器(DAQ)和量子控制处理器(QCP)组成。
(10)通道间偏差(Skew)：指不同通道同时发出信号，在输出端信号相位对齐的情况。
(11)D触发器(D flip-flop，DFF)：有一个输入、一个输出和一个时钟输入，当时脉由0转为1时，输出的值会和输入的值相等。此类触发器可用于防止因为噪声所带来的错误。
(12)标准即先进的电信计算平台(Advanced Telecom Computing Architecture，ATCA)：它脱胎于在电信、航天、工业控制、医疗器械、智能交通和军事装备等领域应用广泛的新一代主流工业计算技术。
(13)锁相环(Phase Locked Loop，PLL)：是利用反馈(Feedback)控制原理实现的频率及相位的控制系统，其作用是将电路输出的信号与其外部的参考信号保持同步，当参考信号的频率或相位发生改变时，锁相回路会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相(Phase-locked)”。
(14)压控振荡器(voltage-controlled oscillator，VCO)：是一种以电压输入来控制振荡频率的电子振荡电路设计。压控振荡器指输出频率与输入控制电压有对应关系的振荡电路，频率是输入信号电压的函数的振荡器，振荡器的工作状态或振荡回路的元件参数受输入控制电压的控制，就可构成一个压控振荡器。
(15)分频及延迟单元(divider and delay，Div/Dly)：分频单元是一种可以把输入信号的频率(fin)作如下处理，使得输出信号的频率(fout)满足如下关系的电路，即fout＝fin/N，其中，N是整数。延迟单元指将输入信号延迟特定时间长度的电路。
(16)Gmon：一种结合了高相干量子位和可调量子位-量子位耦合的超导量子位架构。
(17)同相(in-phase，I)：同相正交(in-phase quadrature，IQ)信号中的同相信号。
(18)正交(quadrature，Q)：IQ信号中的正交信号，与同相信号相位差90度。
(19)本地振荡信号(Local oscillator，LO)。
(20)基带信号(baseband，BB)。
(21)射频信号(radio frequency，RF)。
结合上述介绍，本申请提供了一种量子测控系统，下面将对本申请中的量子测控系统进行介绍，请参阅图2，图2为本申请实施例中量子测控系统的一个结构示意图，如图所示，量子测控系统集成了若干个任意波形发生器(AWG)板卡、若干个数字采集器(DAQ)板卡和1个量子控制处理器(QCP)板卡，每个数字采集器(DAQ)板卡具有多个模数转换(ADC)通道以及多个现场可编程门阵列芯片(FPGA)，每个任意波形发生器(AWG)板卡具有多个数模转换(DAC)通道以及多个现场可编程门阵列芯片(FPGA)。量子控制处理器(QCP)可控制数字采集器(DAQ)和任意波形发生器(AWG)，其中，数字采集器(DAQ)的数量和任意波形发生器(AWG)数量由需要测控的量子比特数及芯片结构决定，例如，需要支持56比特的Gmon，需要18个任意波形发生器(AWG)，2个数字采集器(DAQ)和1个量子控制处理器(QCP)。
基于图2所示的量子测控系统，需要同步每个模块不同模数转换(ADC)通道输出处的数据及不同数模转换(DAC)通道输出处的波形，使得跨模块多通道的不同数据或波形保持同步的集成系统是设计人员面临的挑战。通常，同步功能需要满足以下三种情况。第一种情况为，系统中的所有模数转换(ADC)通道需要同时采样多个输入，或以彼此之间已知的相位关系对输入进行采样。第二种情况为，系统中的所有数模转换(DAC)通道需要同时输出波形或不同通道间波形保持已知固定相位。第三种情况为，系统中的模数转换(ADC)通道与数模转换(DAC)通道需要以彼此之间已知固定相位对输入进行采样。
基于此，本申请进一步提供了一种时钟同步系统。采用上述系统，使用同步方案使得不同模块在时序上成为个有机整体。下面将对本申请中的时钟同步系统进行介绍，请参阅图3，本申请实施例中时钟同步系统的一个实施例示意图，如图所示，时钟同步系统包括量子控制处理器(QCP)10以及N个数模互转器20，每个数模互转器20包括变频模块201以及信号同步模块202，信号同步模块202包括至少一个D触发器(DFF)，N为大于1的整数；
量子控制处理器(QCP)10，用于生成全局同步信号以及N个参考时钟信号，其中，每个参考时钟信号对应于一个数模转换器20；
量子控制处理器(QCP)10，还用于向每个数模互转器20中的变频模块201发送全局同步信号以及参考时钟信号，并向信号同步模块202发送全局同步信号；
变频模块201，用于对接收到的参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的全局同步信号生成信号同步指令；
变频模块201，还用于向信号同步模块202发送信号同步指令以及目标时钟信号；
信号同步模块202，用于响应于信号同步指令，基于全局同步信号，通过至少一个D触发器对目标时钟信号进行信号同步，得到同步时钟信号。
本实施例中，时钟同步系统为添加了时钟同步的量子测控系统，其中，N个数模互转器包括至少一个任意波形发生器(AWG)和至少一个数字采集器(DAQ)。可以理解的是，图3中的一个数模互转器对应于图2中的任意波形发生器(AWG)或者数字采集器(DAQ)，其中，数模互转器中的变频模块和信号同步模块是独立于图2所示的任意波形发生器现场可编程门阵列芯片(AWG FPGA)，或者数字采集器现场可编程门阵列芯片(DAQ FPGA))。
具体地，量子控制处理器(QCP)包括时钟缓冲器(clock buffer)和系统级现场可编程门阵列芯片(System on Chip FPGA，SOC FPGA)。其中，时钟缓冲器(clock buffer)的输入为1，输出为N，即可输出N个参考时钟信号(REFCLK)，因此，每个数模转换器对应一个参考时钟信号。系统级现场可编程门阵列芯片(SOC FPGA)输出全局同步信号(Sync_GLB)，N个数模转换器均采用统一的全局同步信号(Sync_GLB)。量子控制处理器(QCP)向每个数模互转器中的变频模块发送全局同步信号(Sync_GLB)以及对应的参考时钟信号，并向信号同步模块发送全局同步信号(Sync_GLB)。
以任意一个数模转换器为例，该数模转换器内的变频模块对接收到的参考时钟信号进行变频处理，得到不同目标时钟信号，并根据接收到的全局同步信号(Sync_GLB)生成信号同步指令。于是，变频模块向信号同步模块发送信号同步指令以及目标时钟信号，信号同步模块响应于信号同步指令，基于全局同步信号(Sync_GLB)，通过一级D触发器或多级D触发器锁定到低抖动的时钟信号，得到新的低抖动同步信号。
本申请实施例中，提供了一种时钟同步系统。采用上述系统，在全局同步信号进入数模互转器中的信号同步模块之后，通过一个或者多个D触发器将全局同步信号重新锁定到低抖动的参考时钟信号，从而降低亚稳态的概率，减少了同步信号的抖动，提高了信号同步的精度。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图4，图4为本申请实施例中基于多级D触发器实现信号处理的一个示意图，结合图3和图4，本申请实施例提供的时钟同步系统的另一个可选实施例中，信号同步模块202包括第一D触发器2021、第二D触发器2022以及第三D触发器2023，其中，第一D触发器2021与第二D触发器2022相连，且第二D触发器2022与第三D触发器2023相连。
本实施例中，在信号同步模块中设置多级D触发器，能够降低亚稳态的情况。其中，亚稳态是指在正常运行过程中，信号在一定时间内不能达到稳定的0或者1的现象。在多时钟设计中，亚稳态是不可避免的，因此，需要减少亚稳态发生和传播，消除亚稳态的有害影响。由于亚稳态的输出在稳定下来之前可能是毛刺、振荡或者固定的某一电压值，因此，亚稳态除了导致逻辑误判之外，输出0到1之间的中间电压值还会使下一级产生亚稳态(即导致亚稳态的传播)。
基于此，在信号同步模块中设置了多级D触发器，为了便于理解，请再次参阅图4，如图所示，从外部输入的信号即为全局同步信号(Sync_GLB)以及变频模块输出的目标时钟信号。在第一D触发器、第二D触发器和第三D触发器中，采用全局同步信号(Sync_GLB)对目标时钟信号进行同步，由此输出同步时钟信号。
其次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，在信号同步模块中设置多个D触发器，采用上述结构，在第一D触发器采样异步输入之后，允许输出出现的亚稳态可长达一个周期，在这个周期内，亚稳态特性减弱。类似地，第二D触发器和第三D触发器也会减弱亚稳态的概率，因此，经过三级DFF即可大幅地降低异步信号的亚稳态概率。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图5，图5为本申请实施例中基于时钟同步系统的一个任意波形发生器结构示意图，结合图3和图5，本申请实施例提供的时钟同步系统的另一个可选实施例中，N个数模互转器20包括任意波形发生器(AWG)，任意波形发生器(AWG)属于数模互转器20，任意波形发生器(AWG)包括数模转换(DAC)通道203，变频模块201包括第一变频单元2011和第二变频单元2012，信号同步模块202包括第一同步单元2021以及第二同步单元2022，第一同步单元2021包括至少一个D触发器，第二同步单元2022包括至少一个D触发器；
第一变频单元2011，用于对接收到的参考时钟信号进行变频处理，得到第一频率时钟子信号，并根据接收到的全局同步信号生成第一同步指令，其中，第一频率时钟子信号包含于目标时钟信号，第一同步指令包含于信号同步指令；
第一变频单元2011，还用于向第一同步单元2021发送第一同步指令以及第一频率时钟子信号；
第一同步单元2021，用于响应于第一同步指令，基于全局同步信号，通过第一同步单元2021所包括的至少一个D触发器对第一频率时钟子信号进行信号同步，得到第一同步时钟子信号，其中，第一同步时钟子信号包含于同步时钟信号；
第一同步单元2021，还用于向第二变频单元2012发送第一同步时钟子信号；
第二变频单元2012，用于对接收到的第一同步时钟子信号进行变频以及延迟处理，得到第二频率时钟子信号，并根据接收到的全局同步信号生成第二同步指令，其中，第二频率时钟子信号包含于目标时钟信号，第二同步指令包含于信号同步指令；
第二变频单元2012，还用于向第二同步单元2022发送第二同步指令以及第二频率时钟子信号；
第二同步单元2022，用于响应于第二同步指令，基于全局同步信号，通过第二同步单元2022所包括的至少一个D触发器对第二频率时钟子信号进行信号同步，得到第二同步时钟子信号，其中，第二同步时钟子信号包含于同步时钟信号；
第二同步单元2022，还用于向数模转换(DAC)通道203发送第二同步时钟子信号，其中，第二同步时钟子信号为数字信号；
数模转换(DAC)通道203，用于将第二同步时钟子信号转换为模拟信号。
本实施例中，以数模互转器所包括的任意波形发生器(AWG)为例，任意波形发生器(AWG)中包括第一变频单元和第二变频单元，其中，第一变频单元具体可以是锁相环和压控振荡器(PLL/VCO)，第二变频单元具体可以是分频及延迟单元(Div/Dly)。基于此，信号同步模块包括第一同步单元和第二同步单元，其中，第一变频单元可内置于第一同步单元，或者，第一变频单元与第一同步单元具有通信连接，类似地，第二变频单元可内置于第二同步单元，或者，第二变频单元与第二同步单元具有通信连接。
具体地，下面将以第一变频单元为锁相环和压控振荡器(PLL/VCO)，第二变频单元为分频及延迟单元(Div/Dly)为例进行介绍，为了便于介绍，请参阅图6，图6为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，如图所示，假设包括X个任意波形发生器(AWG)，每个任意波形发生器(AWG)对应于一个参考时钟信号，即共有X个参考时钟信号，其中，X为大于或等于1，且小于N的整数。锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第一频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第一同步指令，然后，锁相环和压控振荡器(PLL/VCO)向第一同步单元发送第一同步指令以及第一频率时钟子信号。第一同步单元响应于第一同步指令，由D触发器采用全局同步信号(Sync_GLB)对第一频率时钟子信号进行信号同步，由此输出第一同步时钟子信号。
第一同步单元向分频及延迟单元(Div/Dly)发送第一同步时钟子信号，分频及延迟单元(Div/Dly)对接收到的第一同步时钟子信号进行变频以及延迟处理，得到第二频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第二同步指令。然后，分频及延迟单元(Div/Dly)向第二同步单元发送第二同步指令以及第二频率时钟子信号。第二同步单元响应于第二同步指令，由D触发器采用全局同步信号(Sync_GLB)对第二频率时钟子信号进行信号同步，由此输出第二同步时钟子信号。
最后，第二同步单元向数模转换(DAC)通道发送第二同步时钟子信号，第二同步时钟子信号为数字信号。其中，图6示出的每个分频及延迟单元(Div/Dly)对应于4个数模转换(DAC)通道，每个数模转换(DAC)通道具有两个输入。由数模转换(DAC)通道将将第二同步时钟子信号转换为模拟信号。
需要说明的是，对于锁相环和压控振荡器(PLL/VCO)而言，D触发器的输入是全局同步信号(Sync_GLB)，目标时钟信号是压控振荡器(VCO)的输出时钟。对于分频及延迟单元(Div/Dly)而言，目标时钟信号是输入的时钟，经过一级D触发器或多级D触发器之后，产生新的同步时钟信号，用于同步内部分配器的输出。
再次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，在每个数模转换(DAC)通道输出端增加可配置的第二变频单元，即分频及延迟单元(Div/Dly)，使得每个数模转换(DAC)通道输出的信号相位独立可调，减少了由于印制电路板(Printed CircuitBoard，PCB)走线及器件差异导致的通道间相位偏差。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图7，图7为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，结合图3和图7，本申请实施例提供的时钟同步系统的另一个可选实施例中，任意波形发生器还包括现场可编程门阵列芯片(FPGA)204；
第二同步单元2022，还用于向现场可编程门阵列芯片(FPGA)204发送第二同步时钟信号；
现场可编程门阵列芯片(FPGA)204，用于根据第二同步时钟信号，向数模转换(DAC)通道203发送数据信号。
本实施例中，以数模互转器所包括的任意波形发生器(AWG)为例，任意波形发生器(AWG)中包括第一变频单元和第二变频单元，其中，第一变频单元具体可以是锁相环和压控振荡器(PLL/VCO)，第二变频单元具体可以是分频及延迟单元(Div/Dly)。基于此，信号同步模块包括第一同步单元和第二同步单元，其中，第一变频单元可内置于第一同步单元，或者，第一变频单元与第一同步单元具有通信连接，类似地，第二变频单元可内置于第二同步单元，或者，第二变频单元与第二同步单元具有通信连接。
基于此，下面将以第一变频单元为锁相环和压控振荡器(PLL/VCO)，第二变频单元为分频及延迟单元(Div/Dly)为例进行介绍，为了便于介绍，请再次参阅图6，图6为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，如图所示，第二同步单元还可以向现场可编程门阵列芯片(FPGA)发送变频后的第二同步时钟信号，现场可编程门阵列芯片(FPGA)基于第二同步时钟信号，确定当前已经完成时钟同步，于是向数模转换(DAC)通道发送数据信号。
进一步地，本申请实施例中，提供了一种时钟同步系统。采用上述系统，由于分频及延迟单元(Div/Dly)能够实现变频处理，因此，还可以向现场可编程门阵列芯片(FPGA)发送变频后的信号，无需设置其他器件进行变频处理，增强集成化的效果。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图8，图8为本申请实施例中基于时钟同步系统的一个数字采集器结构示意图，结合图3和图8，本申请实施例提供的时钟同步系统的另一个可选实施例中，N个数模互转器20包括数字采集器(DAQ)，数字采集器(DAQ)属于数模互转器20，数字采集器(DAQ)包括模数转换(ADC)通道205，变频模块201包括第三变频单元2013和第四变频单元2014，信号同步模块202包括第三同步单元2023以及第四同步单元2024，第三同步单元2023包括至少一个D触发器，第四同步单元2024包括至少一个D触发器；
第三变频单元2013，用于对接收到的参考时钟信号进行变频处理，得到第三频率时钟子信号，并根据接收到的全局同步信号生成第三同步指令，其中，第三频率时钟子信号包含于目标时钟信号，第三同步指令包含于信号同步指令；
第三变频单元2013，还用于向第三同步单元发送第三同步指令以及第三频率时钟子信号；
第三同步单元2023，用于响应于第三同步指令，基于全局同步信号，通过第三同步单元2023所包括的至少一个D触发器对第三频率时钟子信号进行信号同步，得到第三同步时钟子信号，其中，第三同步时钟子信号包含于同步时钟信号；
第三同步单元2023，还用于向第四变频单元2024发送第三同步时钟子信号；
第四变频单元2014，用于对接收到的第三同步时钟子信号进行变频以及延迟处理，得到第四频率时钟子信号，并根据接收到的全局同步信号生成第四同步指令，其中，第四频率时钟子信号包含于目标时钟信号，第四同步指令包含于信号同步指令；
第四变频单元2014，还用于向第四同步单元2024发送第四同步指令以及第四频率时钟子信号；
第四同步单元2024，用于响应于第四同步指令，基于全局同步信号，通过第四同步单元2024所包括的至少一个D触发器对第四频率时钟子信号进行信号同步，得到第四同步时钟子信号，其中，第四同步时钟子信号包含于同步时钟信号；
第四同步单元2024，还用于向模数转换(ADC)通道205发送第四同步时钟子信号，其中，第四同步时钟子信号为模拟信号；
模数转换(ADC)通道205，用于将第四同步时钟子信号转换为数字信号。
本实施例中，以数模互转器所包括的数字采集器(DAQ)为例，数字采集器(DAQ)中包括第三变频单元和第四变频单元，其中，第三变频单元具体可以是锁相环和压控振荡器(PLL/VCO)，第四变频单元具体可以是分频及延迟单元(Div/Dly)。基于此，信号同步模块包括第三同步单元和第四同步单元，其中，第三变频单元可内置于第三同步单元，或者，第三变频单元与第三同步单元具有通信连接，类似地，第四变频单元可内置于第四同步单元，或者，第四变频单元与第四同步单元具有通信连接。
具体地，下面将以第三变频单元为锁相环和压控振荡器(PLL/VCO)，第四变频单元为分频及延迟单元(Div/Dly)为例进行介绍，为了便于介绍，请参阅图9，图9为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图，如图所示，假设包括Y个数字采集器(DAQ)，每个数字采集器(DAQ)对应于一个参考时钟信号，即共有Y个参考时钟信号，其中，Y为大于或等于1，且小于N的整数。锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第三频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第三同步指令，然后，锁相环和压控振荡器(PLL/VCO)向第三同步单元发送第三同步指令以及第三频率时钟子信号。第三同步单元响应于第三同步指令，由D触发器采用全局同步信号(Sync_GLB)对第三频率时钟子信号进行信号同步，由此输出第三同步时钟子信号。
第三同步单元向分频及延迟单元(Div/Dly)发送第三同步时钟子信号，分频及延迟单元(Div/Dly)对接收到的第三同步时钟子信号进行变频以及延迟处理，得到第四频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第四同步指令。然后，分频及延迟单元(Div/Dly)向第四同步单元发送第四同步指令以及第四频率时钟子信号。第四同步单元响应于第四同步指令，由D触发器采用全局同步信号(Sync_GLB)对第四频率时钟子信号进行信号同步，由此输出第四同步时钟子信号。
最后，第四同步单元向模数转换(ADC)通道发送第四同步时钟子信号，第四同步时钟子信号为模拟信号。其中，图9示出的每个分频及延迟单元(Div/Dly)对应于4个模数转换(ADC)通道，每个模数转换(ADC)通道具有两个输入。由模数转换(ADC)通道将将第四同步时钟子信号转换为数字信号。
需要说明的是，对于锁相环和压控振荡器(PLL/VCO)而言，D触发器的输入是全局同步信号(Sync_GLB)，目标时钟信号是压控振荡器(VCO)的输出时钟。对于分频及延迟单元(Div/Dly)而言，目标时钟信号是输入的时钟，经过一级D触发器或多级D触发器之后，产生新的同步时钟信号，用于同步内部分配器的输出。
再次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，在每个模数转换(ADC)通道输出端增加可配置的第四变频单元，即分频及延迟单元(Div/Dly)，使得每个模数转换(ADC)通道输出的信号相位独立可调，减少了由于印制电路板(PCB)走线及器件差异导致的通道间相位偏差。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图10图10为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图，结合图3和图10，本申请实施例提供的时钟同步系统的另一个可选实施例中，数字采集器还包括现场可编程门阵列芯片(FPGA)206；
第四同步单元2024，还用于向现场可编程门阵列芯片(FPGA)206发送第四同步时钟子信号；
现场可编程门阵列芯片(FPGA)206，用于根据第四同步时钟子信号，接收模数转换(ADC)通道205发送的数据信号。
本实施例中，以数模互转器所包括的数字采集器(DAQ)为例，数字采集器(DAQ)中包括第三变频单元和第四变频单元，其中，第三变频单元具体可以是锁相环和压控振荡器(PLL/VCO)，第四变频单元具体可以是分频及延迟单元(Div/Dly)。基于此，信号同步模块包括第三同步单元和第四同步单元，其中，第三变频单元可内置于第三同步单元，或者，第三变频单元与第三同步单元具有通信连接，类似地，第四变频单元可内置于第四同步单元，或者，第四变频单元与第四同步单元具有通信连接。
基于此，下面将以第三变频单元为锁相环和压控振荡器(PLL/VCO)，第四变频单元为分频及延迟单元(Div/Dly)为例进行介绍，为了便于介绍，请再次参阅图10，图10为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图，如图所示，第四同步单元还可以向现场可编程门阵列芯片(FPGA)发送变频后的第四同步时钟信号，现场可编程门阵列芯片(FPGA)基于第四同步时钟信号，确定当前已经完成时钟同步，于是可接收模数转换(ADC)通道发送的数据信号。
进一步地，本申请实施例中，提供了一种时钟同步系统。采用上述系统，由于分频及延迟单元(Div/Dly)能够实现变频处理，因此，还可以向现场可编程门阵列芯片(FPGA)发送变频后的信号，无需设置其他器件进行变频处理，增强集成化的效果。
结合上述实施例，请参阅图11，图11为本申请实施例中基于时钟同步系统的另一个结构示意图，如图所示，具体地，由量子控制处理器(QCP)向锁相环和压控振荡器(PLL/VCO)发送参考时钟信号，然后产生新的频率时钟，然后通过分频及延迟单元(Div/Dly)做分频和延迟调节。最后输入至数模转换(DAC)通道、模数转换(ADC)通道以及现场可编程门阵列芯片(FPGA)。由量子控制处理器(QCP)将全局同步信号(Sync_GLB)分发给任意波形发生器(AWG)中的压控振荡器(PLL/VCO)和分频及延迟单元(Div/Dly)，并由量子控制处理器(QCP)将全局同步信号(Sync_GLB)分发给数字采集器(DAQ)中的压控振荡器(PLL/VCO)和分频及延迟单元(Div/Dly)，以此驱动对应的信号同步模块。
需要说明的是，基于图11所示的时钟同步系统，各个部分的工作方式和信号传递方向已在上述实施例中进行介绍，故此处不做赘述。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图12，图12为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，结合图3和图12，本申请实施例提供的时钟同步系统的另一个可选实施例中，N个数模互转器20包括任意波形发生器(AWG)，任意波形发生器(AWG)属于数模互转器20，任意波形发生器(AWG)包括数模转换(DAC)通道203，变频模块201包括第五变频单元2015，信号同步模块202包括第五同步单元2025，第五同步单元2025包括至少一个D触发器；
第五变频单元2015，用于对接收到的参考时钟信号进行变频和锁相环处理，得到第五频率时钟子信号，并根据接收到的全局同步信号生成第五同步指令，其中，第五频率时钟子信号包含于目标时钟信号，第五同步指令包含于信号同步指令；
第五变频单元2015，还用于向第五同步单元2025发送第五同步指令以及第五频率时钟子信号；
第五同步单元2025，用于响应于第五同步指令，基于全局同步信号，通过第五同步单元2025所包括的至少一个D触发器对第五频率时钟子信号进行信号同步，得到第五同步时钟子信号，其中，第五同步时钟子信号包含于同步时钟信号；
第五同步单元2025，还用于向数模转换(DAC)通道203发送第五同步时钟子信号，其中，第五同步时钟子信号为数字信号；
数模转换(DAC)通道203，用于将第五同步时钟子信号转换为模拟信号。
本实施例中，以数模互转器所包括的任意波形发生器(AWG)为例，任意波形发生器(AWG)中包括第五同步单元，其中，第五同步单元具体可以是锁相环和压控振荡器(PLL/VCO)。基于此，信号同步模块包括第五同步单元，其中，第五变频单元可内置于第五同步单元，或者，第五变频单元与第五同步单元具有通信连接。
具体地，下面将以第五同步单元为锁相环和压控振荡器(PLL/VCO)为例进行介绍，为了便于介绍，请参阅图13，图13为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，如图所示，假设包括X个任意波形发生器(AWG)，每个任意波形发生器(AWG)对应于一个参考时钟信号，即共有X个参考时钟信号，其中，X为大于或等于1，且小于N的整数。锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第五频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第五同步指令，然后，锁相环和压控振荡器(PLL/VCO)向第五同步单元发送第五同步指令以及第五频率时钟子信号。第五同步单元响应于第五同步指令，由D触发器采用全局同步信号(Sync_GLB)对第五频率时钟子信号进行信号同步，由此输出第五同步时钟子信号。
第五同步单元向数模转换(DAC)通道发送第五同步时钟子信号，第五同步时钟子信号为数字信号。其中，图13示出的每个第五同步单对应于4个数模转换(DAC)通道，每个数模转换(DAC)通道具有两个输入。由数模转换(DAC)通道将将第五同步时钟子信号转换为模拟信号。
需要说明的是，对于锁相环和压控振荡器(PLL/VCO)而言，D触发器的输入是全局同步信号(Sync_GLB)，目标时钟信号是压控振荡器(VCO)的输出时钟。
再次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，在每个数模转换(DAC)通道输出端增加若干个锁相环和压控振荡器(PLL/VCO)，用于实现分频处理，从而达到调整信号频率的目的，为时钟同步提供了可行的实现方式。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图14，图14为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，结合图3和图14，本申请实施例提供的时钟同步系统的另一个可选实施例中，任意波形发生器还包括现场可编程门阵列芯片(FPGA)207，变频模块201还包括第六变频单元2016，信号同步模块202还包括第六同步单元2026，第六同步单元2026包括至少一个D触发器；
第六变频单元2016，用于对接收到的参考时钟信号进行变频和锁相环处理，得到第六频率时钟子信号，并根据接收到的全局同步信号生成第六同步指令，其中，第六频率时钟子信号包含于目标时钟信号，第六同步指令包含于信号同步指令；
第六变频单元2016，还用于向第六同步单元2026发送第六同步指令以及第六频率时钟子信号；
第六同步单元2026，用于响应于第六同步指令，基于全局同步信号，通过第六同步单元2016所包括的至少一个D触发器对第六频率时钟子信号进行信号同步，得到第六同步时钟子信号，其中，第六同步时钟子信号包含于同步时钟信号；
第六同步单元2026，还用于向现场可编程门阵列芯片(FPGA)207发送第六同步时钟信号；
现场可编程门阵列芯片(FPGA)207，用于根据第六同步时钟信号，向数模转换(DAC)通道203发送数据信号。
本实施例中，以数模互转器所包括的任意波形发生器(AWG)为例，任意波形发生器(AWG)中包括第五同步单元和第六同步单元，其中，第五同步单元和第六同步单元具体可以是锁相环和压控振荡器(PLL/VCO)。基于此，信号同步模块包括第五同步单元和第六同步单元，其中，第五变频单元可内置于第五同步单元，或者，第五变频单元与第五同步单元具有通信连接。类似地，第六变频单元可内置于第六同步单元，或者，第六变频单元与第六同步单元具有通信连接。
具体地，下面将以第五同步单元和第六同步单元均为锁相环和压控振荡器(PLL/VCO)为例进行介绍，为了便于介绍，请再次参阅图13，图13为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，如图所示，假设包括X个任意波形发生器(AWG)，每个任意波形发生器(AWG)对应于一个参考时钟信号，即共有X个参考时钟信号，其中，X为大于或等于1，且小于N的整数。如前述实施例可知，第五同步单元所对应的锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第五频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第五同步指令，然后，第五同步单元所对应的锁相环和压控振荡器(PLL/VCO)向第五同步单元发送第五同步指令以及第五频率时钟子信号。第五同步单元响应于第五同步指令，由D触发器采用全局同步信号(Sync_GLB)对第五频率时钟子信号进行信号同步，由此输出第五同步时钟子信号。
类似地，第六同步单元所对应的锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第六频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第六同步指令，然后，第六同步单元所对应的锁相环和压控振荡器(PLL/VCO)向第六同步单元发送第六同步指令以及第六频率时钟子信号。第六同步单元响应于第六同步指令，由D触发器采用全局同步信号(Sync_GLB)对第六频率时钟子信号进行信号同步，由此输出第六同步时钟子信号。
需要说明的是，第五同步时钟子信号与第六同步时钟子信号具有不同的频率。其中，第五同步单元向数模转换(DAC)通道发送第五同步时钟子信号，第五同步时钟子信号为数字信号。而第六同步单元向现场可编程门阵列芯片(FPGA)发送第六同步时钟子信号，现场可编程门阵列芯片(FPGA)基于第六同步时钟信号，确定当前已经完成时钟同步，于是向数模转换(DAC)通道发送数据信号。
进一步地，本申请实施例中，提供了一种时钟同步系统。采用上述系统，采用多个锁相环和压控振荡器(PLL/VCO)实现变频处理，因此，还可以向现场可编程门阵列芯片(FPGA)发送变频后的信号，从而提升方案的可行性和可操作性。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图15，图15为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图，结合图3和图15，本申请实施例提供的时钟同步系统的另一个可选实施例中，N个数模互转器20包括数字采集器(DAQ)，数字采集器(DAQ)属于数模互转器20，数字采集器(DAQ)包括模数转换(ADC)通道205，变频模块201包括第七变频单元2017，信号同步模块202包括第七同步单元2027，第七同步单元2027包括至少一个D触发器；
第七变频单元2017，用于对接收到的参考时钟信号进行变频和锁相环处理，得到第七频率时钟子信号，并根据接收到的全局同步信号生成第七同步指令，其中，第七频率时钟子信号包含于目标时钟信号，第七同步指令包含于信号同步指令；
第七变频单元2017，还用于向第七同步单元2027发送第七同步指令以及第七频率时钟子信号；
第七同步单元2027，用于响应于第七同步指令，基于全局同步信号，通过第七同步单元2027所包括的至少一个D触发器对第七频率时钟子信号进行信号同步，得到第七同步时钟子信号，其中，第七同步时钟子信号包含于同步时钟信号；
第七同步单元2027，还用于向模数转换(ADC)通道205发送第七同步时钟子信号，其中，第七同步时钟子信号为模拟信号；
模数转换(ADC)通道205，用于将第七同步时钟子信号转换为数字信号。
本实施例中，以数模互转器所包括的数字采集器(DAQ)为例，数字采集器(DAQ)中包括第七同步单元，其中，第七同步单元具体可以是锁相环和压控振荡器(PLL/VCO)。基于此，信号同步模块包括第七同步单元，其中，第七变频单元可内置于第七同步单元，或者，第七变频单元与第七同步单元具有通信连接。
具体地，下面将以第七同步单元为锁相环和压控振荡器(PLL/VCO)为例进行介绍，为了便于介绍，请参阅图16，图16为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图，如图所示，假设包括Y个数字采集器(DAQ)，每个数字采集器(DAQ)对应于一个参考时钟信号，即共有Y个参考时钟信号，其中，Y为大于或等于1，且小于N的整数。锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第七频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第七同步指令，然后，锁相环和压控振荡器(PLL/VCO)向第七同步单元发送第七同步指令以及第七频率时钟子信号。第七同步单元响应于第七同步指令，由D触发器采用全局同步信号(Sync_GLB)对第七频率时钟子信号进行信号同步，由此输出第七同步时钟子信号。
第七同步单元向模数转换(ADC)通道发送第七同步时钟子信号，第七同步时钟子信号为数字信号。其中，图16示出的每个第七同步单对应于4个模数转换(ADC)通道，每个模数转换(ADC)通道具有两个输入。由模数转换(ADC)通道将将第七同步时钟子信号转换为模拟信号。
需要说明的是，对于锁相环和压控振荡器(PLL/VCO)而言，D触发器的输入是全局同步信号(Sync_GLB)，目标时钟信号是压控振荡器(VCO)的输出时钟。
再次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，在每个模数转换(ADC)通道输出端增加若干个锁相环和压控振荡器(PLL/VCO)，用于实现分频处理，从而达到调整信号频率的目的，为时钟同步提供了可行的实现方式。
可选地，在上述图3对应的实施例的基础上，请进一步参阅图17，图17为本申请实施例中基于时钟同步系统的另一个数字采集器结构示意图，结合图3和图17，本申请实施例提供的时钟同步系统的另一个可选实施例中，数字采集器还包括现场可编程门阵列芯片(FPGA)208，变频模块201包括第八变频单元2018，信号同步模块202包括第八同步单元2028，第八同步单元2028包括至少一个D触发器；
第八变频单元2018，用于对接收到的参考时钟信号进行变频和锁相环处理，得到第八频率时钟子信号，并根据接收到的全局同步信号生成第八同步指令，其中，第八频率时钟子信号包含于目标时钟信号，第八同步指令包含于信号同步指令；
第八变频单元2018，还用于向第八同步单元2028发送第八同步指令以及第八频率时钟子信号；
第八同步单元2028，用于响应于第八同步指令，基于全局同步信号，通过第八同步单元2028所包括的至少一个D触发器对第八频率时钟子信号进行信号同步，得到第八同步时钟子信号，其中，第八同步时钟子信号包含于同步时钟信号；
第八同步单元2028，还用于向现场可编程门阵列芯片(FPGA)208发送第八同步时钟子信号；
现场可编程门阵列芯片(FPGA)208，用于根据第八同步时钟子信号，接收模数转换(ADC)205通道发送的数据信号。
本实施例中，以数模互转器所包括的数字采集器(DAQ)为例，数字采集器(DAQ)中包括第七同步单元和第八同步单元，其中，第七同步单元和第八同步单元具体可以是锁相环和压控振荡器(PLL/VCO)。基于此，信号同步模块包括第七同步单元和第八同步单元，其中，第七变频单元可内置于第七同步单元，或者，第七变频单元与第七同步单元具有通信连接。类似地，第八变频单元可内置于第八同步单元，或者，第八变频单元与第八同步单元具有通信连接。
具体地，下面将以第七同步单元和第八同步单元均为锁相环和压控振荡器(PLL/VCO)为例进行介绍，为了便于介绍，请再次参阅图16，图16为本申请实施例中基于时钟同步系统的另一个任意波形发生器结构示意图，如图所示，假设包括Y个数字采集器(DAQ)，每个数字采集器(DAQ)对应于一个参考时钟信号，即共有Y个参考时钟信号，其中，Y为大于或等于1，且小于N的整数。如前述实施例可知，第七同步单元所对应的锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第七频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第七同步指令，然后，第七同步单元所对应的锁相环和压控振荡器(PLL/VCO)向第七同步单元发送第七同步指令以及第七频率时钟子信号。第七同步单元响应于第七同步指令，由D触发器采用全局同步信号(Sync_GLB)对第七频率时钟子信号进行信号同步，由此输出第七同步时钟子信号。
类似地，第八同步单元所对应的锁相环和压控振荡器(PLL/VCO)对接收到的参考时钟信号进行变频处理，得到第八频率时钟子信号，并根据接收到的全局同步信号(Sync_GLB)生成第八同步指令，然后，第八同步单元所对应的锁相环和压控振荡器(PLL/VCO)向第八同步单元发送第八同步指令以及第八频率时钟子信号。第八同步单元响应于第八同步指令，由D触发器采用全局同步信号(Sync_GLB)对第八频率时钟子信号进行信号同步，由此输出第八同步时钟子信号。
需要说明的是，第七同步时钟子信号与第八同步时钟子信号具有不同的频率。其中，第七同步单元向模数转换(ADC)通道发送第七同步时钟子信号，第七同步时钟子信号为数字信号。而第八同步单元向现场可编程门阵列芯片(FPGA)发送第八同步时钟子信号，现场可编程门阵列芯片(FPGA)基于第八同步时钟信号，确定当前已经完成时钟同步，于是向模数转换(ADC)通道发送数据信号。
进一步地，本申请实施例中，提供了一种时钟同步系统。采用上述系统，采用多个锁相环和压控振荡器(PLL/VCO)实现变频处理，因此，还可以向现场可编程门阵列芯片(FPGA)发送变频后的信号，从而提升方案的可行性和可操作性。
可选地，在上述图3对应的实施例的基础上，本申请实施例提供的时钟同步系统的另一个可选实施例中，时钟同步系统还包括机箱，N个数模互转器20包括P对任意波形发生器(AWG)以及Q对数字采集器(DAQ)，其中，每对任意波形发生器(AWG)包括两个任意波形发生器(AWG)，每对数字采集器(DAQ)包括两个数字采集器(DAQ)，Q与P均为大于或等于1的整数；
量子控制处理器(QCP)10、P个任意波形发生器(AWG)以及Q个数字采集器(DAQ)内置于机箱内；
每对任意波形发生器(AWG)以量子控制处理器(QCP)10为中心，呈对称分布设置；
每对数字采集器(DAQ)以量子控制处理器(QCP)10为中心，呈对称分布设置。
本实施例中，还可以将时钟同步系统所包括的器件集成在一个机箱内，即提供了简便易用的量子测控系统，且该量子测控系统能够实现时钟同步系统的功能。使得量子科学家可以将大部分精力用在量子位上，而不必为实验所需的辅助设备的构造花费太多时间。
具体地，为了便于理解，请参阅图18，图18为本申请实施例中基于时钟同步系统的一个机箱结构示意图，如图所示，本申请采用的机箱为类似于标准的标准即先进的电信计算平台(ATCA)标准机箱，自定义了更适应于当前需求的机箱。机箱内的中间位置设置有1个量子控制处理器(QCP)，该量子控制处理器(QCP)包括高速数字接口(High-speedconnector，HS CONN)和电源与控制接口(power and control connector，PWR/CTRL)。任意波形发生器(AWG)和数字采集器(DAQ)的数量均为偶数的情况下，即包括P对任意波形发生器(AWG)以及Q对数字采集器(DAQ)，则将每对任意波形发生器(AWG)分别设置在量子控制处理器(QCP)的两侧，且呈对称分布，类似地，将每对数字采集器(DAQ)分别设置在量子控制处理器(QCP)的两侧，也且呈对称分布。
以图18为例，假设P为9，Q为1，即具有18个任意波形发生器(AWG)和2个数字采集器(DAQ)，且假设每个任意波形发生器(AWG)有16个数模转换(DAC)通道，每个字采集器(DAQ)有16个模数转换(ADC)通道，那么共有320个通道。此外，机箱内还设置有辅助电源及风扇等，此处不作详细描述。
其次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，将量子控制处理器(QCP)设置在中间位置，由此，使其输出到各个任意波形发生器(AWG)和数字采集器(DAQ)的时钟等长，从而增加系统部署的合理性。当P等于9，Q等于1时，可支持320个模数转换(ADC)和数模转换(DAC)通道，且机箱整体尺寸的长宽高约为700毫米*370毫米*600毫米，因此，系统集成度高，实验前无需复杂的系统间连线，同步操作简单。也降低了成本。
可选地，在上述图3对应的实施例的基础上，本申请实施例提供的时钟同步系统的另一个可选实施例中，时钟同步系统还包括机箱，N个数模互转器20包括K个任意波形发生器以及(N-K)个数字采集器，其中，K为大于或等于1，且小于N的整数；
量子控制处理器(QCP)10、K个任意波形发生器(AWG)以及(N-K)个数字采集器(DAQ)内置于机箱内；
K个任意波形发生器(AWG)设置于量子控制处理器(QCP)10的一侧，或，K个任意波形发生器(AWG)设置于量子控制处理器(QCP)10的两侧；
(N-K)个数字采集器(DAQ)设置于量子控制处理器(QCP)10的一侧，或，(N-K)个数字采集器(DAQ)设置于量子控制处理器(QCP)10的两侧。
本实施例中，还可以将时钟同步系统所包括的器件集成在一个机箱内，即提供了简便易用的量子测控系统，且该量子测控系统能够实现时钟同步系统的功能。使得量子科学家可以将大部分精力用在量子位上，而不必为实验所需的辅助设备的构造花费太多时间。
具体地，为了便于理解，请参阅图19，图19为本申请实施例中基于时钟同步系统的另一个机箱结构示意图，如图所示，本申请采用的机箱为类似于标准的标准即先进的电信计算平台(ATCA)标准机箱，自定义了更适应于当前需求的机箱。机箱内的中间位置设置有1个量子控制处理器(QCP)，该量子控制处理器(QCP)包括高速数字接口(HS CONN)和电源与控制接口(PWR/CTRL)。
任意波形发生器(AWG)和数字采集器(DAQ)的数量并非都是偶数的情况下，即包括K个任意波形发生器(AWG)以及(N-K)个数字采集器(DAQ)，则将任意波形发生器(AWG)和数字采集器(DAQ)任意设置在量子控制处理器(QCP)的两侧。以图19为例，假设N为20，且假设每个任意波形发生器(AWG)有16个数模转换(DAC)通道，每个字采集器(DAQ)有16个模数转换(ADC)通道，那么共有320个通道。此外，机箱内还设置有辅助电源及风扇等，此处不作详细描述。
其次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，将量子控制处理器(QCP)、任意波形发生器(AWG)和数字采集器(DAQ)设置在机箱内，且可灵活地调整这些器件在机箱内的位置，从而提升器件部署的多样性和灵活性。
结合上述实施例，请参阅图20，图20为本申请实施例中多个时钟同步系统级联的结构示意图，如图20中(A)图所示，在一种级联方式中，时钟同步系统1获取外部参考时钟，时钟同步系统1的量子控制处理器(QCP)通过现场可编程门阵列芯片(FPGA)产生同步触发信号，一个作为时钟同步系统1的全局同步信号，另一个同步触发信号通过线缆传输给时钟同步系统2，用于触发时钟同步系统2的全局同步信号。
如图20中(B)图所示，在另一种级联方式中，时钟同步系统1和时钟同步系统2分别获取外部参考时钟，时钟同步系统1的量子控制处理器(QCP)通过现场可编程门阵列芯片(FPGA)产生同步触发信号，作为时钟同步系统1的全局同步信号。时钟同步系统2的量子控制处理器(QCP)通过现场可编程门阵列芯片(FPGA)产生同步触发信号，作为时钟同步系统2的全局同步信号。
可选地，在上述图3对应的实施例的基础上，本申请实施例提供的时钟同步系统的另一个可选实施例中，N个数模互转器20包括任意波形发生器(AWG)以及数字采集器(DAQ)，任意波形发生器包括数模转换(DAC)通道203，数字采集器包括模数转换(ADC)通道205；
量子控制处理器(QCP)10，还用于加载现场可编程门阵列芯片代码文件，其中，现场可编程门阵列芯片代码文件包括第一寄存器参数、第二寄存器参数、第三寄存器参数以及第四寄存器参数；
任意波形发生器(AWG)，用于将第一寄存器参数写入至任意波形发生器(AWG)所包括的变频模块201中；
数字采集器(DAQ)，用于将第二寄存器参数写入至数字采集器(DAQ)所包括的变频模块201中；
任意波形发生器(AWG)，还用于将第三寄存器参数写入至任意波形发生器(AWG)所包括的数模转换(DAC)通道203中；
数字采集器(DAQ)，还用于将第四寄存器参数写入至数字采集器(DAQ)所包括的模数转换(ADC)通道205中。
本实施例中，时钟同步系统中的N个数模互转器包括至少一个任意波形发生器(AWG)以及至少一个数字采集器(DAQ)，其中，每个任意波形发生器(AWG)中包括数模转换(DAC)通道、锁相环和压控振荡器(PLL/VCO)和分频及延迟单元(Div/Dly)。且每个数字采集器(DAQ)中包括模数转换(ADC)通道、锁相环和压控振荡器(PLL/VCO)和分频及延迟单元(Div/Dly)。在时钟同步之前，还需要基于现场可编程门阵列芯片(FPGA)代码文件对这些模块进行初始化。
具体地，请参阅图21，图21为本申请实施例中实施信号同步的一个实施例示意图，如图所示，在T0时刻，完成时钟同步系统的上电，加载现场可编程门阵列芯片(FPGA)代码文件后进入正常操作模式。任意波形发生器(AWG)将第一寄存器参数写入至锁相环和压控振荡器(PLL/VCO)，数字采集器(DAQ)将第二寄存器参数写入至锁相环和压控振荡器(PLL/VCO)。在T1时刻，现场可编程逻辑门阵列(FPGA)接收到现场可编程门阵列芯片(FPGA)代码文件锁定指示信号后，等待大约2ms，完成分频及延迟单元(Div/Dly)的寄存器参数写入，即任意波形发生器(AWG)将第一寄存器参数写入至分频及延迟单元(Div/Dly)，数字采集器(DAQ)将第二寄存器参数写入至分频及延迟单元(Div/Dly)。
等待大约2毫秒，时钟输出正常，此时量子控制处理器(QCP)的现场可编程逻辑门阵列(FPGA)发起全局同步信号，其中，全局同步信号到各模块的时间没有严格等长要求，在1微秒内到达即可。在T3时刻，同步完成，此时，任意波形发生器(AWG)的现场可编程逻辑门阵列(FPGA)将第三寄存器参数写入至数模转换(DAC)通道，由此完成通道配置。数字采集器(DAQ)的现场可编程逻辑门阵列(FPGA)将第四寄存器参数写入至模数转换(ADC)通道，由此完成通道配置。在T4时刻配置完成进入工作模式，可开始接收模数转换(ADC)通道的数据或将数据发送到数模转换(DAC)通道。
可编程门阵列芯片代码文件，其中，现场可编程门阵列芯片代码文件包括第一寄存器参数、第二寄存器参数、第三寄存器参数以及第四寄存器参数；
任意波形发生器，用于将第一寄存器参数写入至任意波形发生器所包括的变频模块201中；
数字采集器，用于将第二寄存器参数写入至数字采集器所包括的变频模块201中；
任意波形发生器，还用于将第三寄存器参数写入至任意波形发生器所包括的数模转换(DAC)通道203中；
数字采集器，还用于将第四寄存器参数写入至数字采集器所包括的模数转换(ADC)通道205中。
进一步地，下面将结合图22对实施信号同步的流程进行介绍，请参阅图22，图22为本申请实施例中实施信号同步的一个流程示意图，如图所示，具体地：
在步骤301中，在T0时刻，完成时钟同步系统的上电，加载现场可编程门阵列芯片(FPGA)代码文件后进入正常操作模式，其中，现场可编程门阵列芯片(FPGA)代码文件包括第一寄存器参数、第二寄存器参数、第三寄存器参数以及第四寄存器参数。
在步骤302中，通过现场可编程门阵列芯片(FPGA)代码文件完成锁相环和压控振荡器(PLL/VCO)的寄存器参数写入，并等待锁相环(PLL)锁定。每个任意波形发生器(AWG)和数字采集器(DAQ)，通过现场可编程逻辑门阵列(FPGA)代码文件完成变频模块的寄存器参数写入，并等待锁相环(PLL)锁定。
在步骤303中，现场可编程逻辑门阵列(FPGA)接收到锁相环锁定指示信号后等待约2毫秒，完成分频及延迟单元的寄存器参数写入。
在步骤304中，等待大约2毫秒，时钟输出正常，此时，量子控制处理器(QCP)的现场可编程逻辑门阵列(FPGA)发起全局同步信号。
在步骤305中，同步完成，通过数字采集器(DAQ)和任意波形发生器(AWG)的现场可编程逻辑门阵列(FPGA)，完成对应数模转换(DAC)通道和模数转换(ADC)通道的配置。
在步骤306中，进入工作模式。
其次，本申请实施例中，提供了一种时钟同步系统。采用上述系统，配置完成后只需触发同步脉冲，就可完成同步操作，且实现的量子测控系统集成的通道数可支持56比特Gmon量子比特测试，不同通道间偏差可小于15皮秒(picosecond，ps)。任意波形发生器(AWG)输出波形同步测试数据，需要说明的是，在不使能延迟校准的情况下，相同模块的不同通道之间的通道间偏差为100ps以内，不同模块通道之间的通道间偏差在200ps以内。而在使能延迟校准的情况下，不同通道之间的通道间偏差为15ps以内。数字采集器(DAQ)输入同步测试数据：当采样率为1转换速率(Conversion Rate，GSPS)时，不同通道间可完全对齐。
下面对本申请中的信号同步的控制方法进行描述，请参阅图23，图23为本申请实施例中信号同步控制方法的一个实施例示意图，该信号同步控制方法应用于时钟同步系统，时钟同步系统包括量子控制处理器以及N个数模互转器，每个数模互转器包括变频模块以及信号同步模块，信号同步模块包括至少一个D触发器，N为大于1的整数，信号同步控制方法包括：
401、通过量子控制处理器生成全局同步信号以及N个参考时钟信号，其中，每个参考时钟信号对应于一个数模转换器；
本实施例中，N个数模互转器包括至少一个任意波形发生器(AWG)和至少一个数字采集器(DAQ)。而量子控制处理器(QCP)包括时钟缓冲器(clock buffer)和现场可编程门阵列芯片(FPGA)，其中，时钟缓冲器(clock buffer)的输入为1，输出为N，即可输出N个参考时钟信号，因此，每个数模转换器对应一个参考时钟信号。现场可编程门阵列芯片(FPGA)输出全局同步信号，N个数模转换器均采用统一的全局同步信号。
402、通过量子控制处理器向每个数模互转器中的变频模块发送全局同步信号以及参考时钟信号，并向信号同步模块发送全局同步信号；
本实施例中，时钟同步系统通过量子控制处理器(QCP)向每个数模互转器(任意波形发生器(AWG)和数字采集器(DAQ))中的变频模块发送全局同步信号以及对应的参考时钟信号，并向信号同步模块发送全局同步信号。
403、通过变频模块对接收到的参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的全局同步信号生成信号同步指令；
本实施例中，时钟同步系统通过变频模块对接收到的参考时钟信号进行变频处理，得到目标时钟信号，此外，该变频模块还可以根据接收到的全局同步信号生成信号同步指令。
404、通过变频模块向信号同步模块发送信号同步指令以及目标时钟信号；
本实施例中，时钟同步系统通过变频模块向信号同步模块发送信号同步指令以及目标时钟信号，其中，信号同步指令用于触发时钟同步。
405、通过信号同步模块响应于信号同步指令，基于全局同步信号，通过至少一个D触发器对目标时钟信号进行信号同步，得到同步时钟信号。
本实施例中，时钟同步系统通过信号同步模块响应于信号同步指令，采用全局同步信号，通过一级D触发器或者多级D触发器对目标时钟信号进行信号同步，即可得到同步时钟信号。通常情况下，可设置三级D触发器。
本申请实施例中，提供了一种信号同步的控制方法，通过上述方式，在全局同步信号进入数模互转器中的信号同步模块之后，通过一个或者多个D触发器将目标时钟信号重新锁定到低抖动的参考时钟信号，从而降低信号的延迟，提高了信号同步的精度。
本申请实施例中还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序，当其在计算机上运行时，使得计算机执行如前述各个实施例描述的方法。
本申请实施例中还提供一种包括程序的计算机程序产品，当其在计算机上运行时，使得计算机执行前述各个实施例描述的方法。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (15)

1.一种时钟同步系统，其特征在于，所述时钟同步系统包括量子控制处理器以及N个数模互转器，每个数模互转器包括变频模块以及信号同步模块，所述信号同步模块包括至少一个D触发器，所述N为大于1的整数；
所述量子控制处理器，用于生成全局同步信号以及N个参考时钟信号，其中，每个参考时钟信号对应于一个数模转换器；
所述量子控制处理器，还用于向所述每个数模互转器中的所述变频模块发送所述全局同步信号以及参考时钟信号，并向所述信号同步模块发送所述全局同步信号；
所述变频模块，用于对接收到的所述参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的所述全局同步信号生成信号同步指令；
所述变频模块，还用于向所述信号同步模块发送所述信号同步指令以及所述目标时钟信号；
所述信号同步模块，用于响应于所述信号同步指令，基于所述全局同步信号，通过所述至少一个D触发器对所述目标时钟信号进行信号同步，得到同步时钟信号。
2.根据权利要求1所述的时钟同步系统，其特征在于，所述信号同步模块包括第一D触发器、第二D触发器以及第三D触发器，其中，所述第一D触发器与所述第二D触发器相连，且所述第二D触发器与所述第三D触发器相连。
3.根据权利要求1或2所述的时钟同步系统，其特征在于，所述N个数模互转器包括任意波形发生器，所述任意波形发生器属于数模互转器，所述任意波形发生器包括数模转换通道，所述变频模块包括第一变频单元和第二变频单元，所述信号同步模块包括第一同步单元以及第二同步单元，所述第一同步单元包括至少一个D触发器，所述第二同步单元包括至少一个D触发器；
所述第一变频单元，用于对接收到的所述参考时钟信号进行变频处理，得到第一频率时钟子信号，并根据接收到的所述全局同步信号生成第一同步指令，其中，所述第一频率时钟子信号包含于所述目标时钟信号，所述第一同步指令包含于所述信号同步指令；
所述第一变频单元，还用于向所述第一同步单元发送所述第一同步指令以及所述第一频率时钟子信号；
所述第一同步单元，用于响应于所述第一同步指令，基于所述全局同步信号，通过所述第一同步单元所包括的至少一个D触发器对所述第一频率时钟子信号进行信号同步，得到第一同步时钟子信号，其中，所述第一同步时钟子信号包含于所述同步时钟信号；
所述第一同步单元，还用于向所述第二变频单元发送所述第一同步时钟子信号；
所述第二变频单元，用于对接收到的所述第一同步时钟子信号进行变频以及延迟处理，得到第二频率时钟子信号，并根据接收到的所述全局同步信号生成第二同步指令，其中，所述第二频率时钟子信号包含于所述目标时钟信号，所述第二同步指令包含于所述信号同步指令；
所述第二变频单元，还用于向所述第二同步单元发送所述第二同步指令以及所述第二频率时钟子信号；
所述第二同步单元，用于响应于所述第二同步指令，基于所述全局同步信号，通过所述第二同步单元所包括的至少一个D触发器对所述第二频率时钟子信号进行信号同步，得到第二同步时钟子信号，其中，所述第二同步时钟子信号包含于所述同步时钟信号；
所述第二同步单元，还用于向所述数模转换通道发送所述第二同步时钟子信号，其中，所述第二同步时钟子信号为数字信号；
所述数模转换通道，用于将所述第二同步时钟子信号转换为模拟信号。
4.根据权利要求3所述的时钟同步系统，其特征在于，所述任意波形发生器还包括现场可编程门阵列芯片；
所述第二同步单元，还用于向所述现场可编程门阵列芯片发送所述第二同步时钟信号；
所述现场可编程门阵列芯片，用于根据所述第二同步时钟信号，向所述数模转换通道发送数据信号。
5.根据权利要求1或2所述的时钟同步系统，其特征在于，所述N个数模互转器包括数字采集器，所述数字采集器属于所述数模互转器，所述数字采集器包括模数转换通道，所述变频模块包括第三变频单元和第四变频单元，所述信号同步模块包括第三同步单元以及第四同步单元，所述第三同步单元包括至少一个D触发器，所述第四同步单元包括至少一个D触发器；
所述第三变频单元，用于对接收到的所述参考时钟信号进行变频处理，得到第三频率时钟子信号，并根据接收到的所述全局同步信号生成第三同步指令，其中，所述第三频率时钟子信号包含于所述目标时钟信号，所述第三同步指令包含于所述信号同步指令；
所述第三变频单元，还用于向所述第三同步单元发送所述第三同步指令以及所述第三频率时钟子信号；
所述第三同步单元，用于响应于所述第三同步指令，基于所述全局同步信号，通过所述第三同步单元所包括的至少一个D触发器对所述第三频率时钟子信号进行信号同步，得到第三同步时钟子信号，其中，所述第三同步时钟子信号包含于所述同步时钟信号；
所述第三同步单元，还用于向所述第四变频单元发送所述第三同步时钟子信号；
所述第四变频单元，用于对接收到的所述第三同步时钟子信号进行变频以及延迟处理，得到第四频率时钟子信号，并根据接收到的所述全局同步信号生成第四同步指令，其中，所述第四频率时钟子信号包含于所述目标时钟信号，所述第四同步指令包含于所述信号同步指令；
所述第四变频单元，还用于向所述第四同步单元发送所述第四同步指令以及所述第四频率时钟子信号；
所述第四同步单元，用于响应于所述第四同步指令，基于所述全局同步信号，通过所述第四同步单元所包括的至少一个D触发器对所述第四频率时钟子信号进行信号同步，得到第四同步时钟子信号，其中，所述第四同步时钟子信号包含于所述同步时钟信号；
所述第四同步单元，还用于向所述模数转换通道发送所述第四同步时钟子信号，其中，所述第四同步时钟子信号为模拟信号；
所述模数转换通道，用于将所述第四同步时钟子信号转换为数字信号。
6.根据权利要求5所述的时钟同步系统，其特征在于，所述数字采集器还包括现场可编程门阵列芯片；
所述第四同步单元，还用于向所述现场可编程门阵列芯片发送所述第四同步时钟子信号；
所述现场可编程门阵列芯片，用于根据所述第四同步时钟子信号，接收所述模数转换通道发送的数据信号。
7.根据权利要求1或2所述的时钟同步系统，其特征在于，所述N个数模互转器包括任意波形发生器，所述任意波形发生器属于数模互转器，所述任意波形发生器包括数模转换通道，所述变频模块包括第五变频单元，所述信号同步模块包括第五同步单元，所述第五同步单元包括至少一个D触发器；
所述第五变频单元，用于对接收到的所述参考时钟信号进行变频和锁相环处理，得到第五频率时钟子信号，并根据接收到的所述全局同步信号生成第五同步指令，其中，所述第五频率时钟子信号包含于所述目标时钟信号，所述第五同步指令包含于所述信号同步指令；
所述第五变频单元，还用于向所述第五同步单元发送所述第五同步指令以及所述第五频率时钟子信号；
所述第五同步单元，用于响应于所述第五同步指令，基于所述全局同步信号，通过所述第五同步单元所包括的至少一个D触发器对所述第五频率时钟子信号进行信号同步，得到第五同步时钟子信号，其中，所述第五同步时钟子信号包含于所述同步时钟信号；
所述第五同步单元，还用于向所述数模转换通道发送所述第五同步时钟子信号，其中，所述第五同步时钟子信号为数字信号；
所述数模转换通道，用于将所述第五同步时钟子信号转换为模拟信号。
8.根据权利要求7所述的时钟同步系统，其特征在于，所述任意波形发生器还包括现场可编程门阵列芯片，所述变频模块还包括第六变频单元，所述信号同步模块还包括第六同步单元，所述第六同步单元包括至少一个D触发器；
所述第六变频单元，用于对接收到的所述参考时钟信号进行变频和锁相环处理，得到第六频率时钟子信号，并根据接收到的所述全局同步信号生成第六同步指令，其中，所述第六频率时钟子信号包含于所述目标时钟信号，所述第六同步指令包含于所述信号同步指令；
所述第六变频单元，还用于向所述第六同步单元发送所述第六同步指令以及所述第六频率时钟子信号；
所述第六同步单元，用于响应于所述第六同步指令，基于所述全局同步信号，通过所述第六同步单元所包括的至少一个D触发器对所述第六频率时钟子信号进行信号同步，得到第六同步时钟子信号，其中，所述第六同步时钟子信号包含于所述同步时钟信号；
所述第六同步单元，还用于向所述现场可编程门阵列芯片发送所述第六同步时钟信号；
所述现场可编程门阵列芯片，用于根据所述第六同步时钟信号，向所述数模转换通道发送数据信号。
9.根据权利要求1或2所述的时钟同步系统，其特征在于，所述N个数模互转器包括数字采集器，所述数字采集器属于所述数模互转器，所述数字采集器包括模数转换通道，所述变频模块包括第七变频单元，所述信号同步模块包括第七同步单元，所述第七同步单元包括至少一个D触发器；
所述第七变频单元，用于对接收到的所述参考时钟信号进行变频和锁相环处理，得到第七频率时钟子信号，并根据接收到的所述全局同步信号生成第七同步指令，其中，所述第七频率时钟子信号包含于所述目标时钟信号，所述第七同步指令包含于所述信号同步指令；
所述第七变频单元，还用于向所述第七同步单元发送所述第七同步指令以及所述第七频率时钟子信号；
所述第七同步单元，用于响应于所述第七同步指令，基于所述全局同步信号，通过所述第七同步单元所包括的至少一个D触发器对所述第七频率时钟子信号进行信号同步，得到第七同步时钟子信号，其中，所述第七同步时钟子信号包含于所述同步时钟信号；
所述第七同步单元，还用于向所述模数转换通道发送所述第七同步时钟子信号，其中，所述第七同步时钟子信号为模拟信号；
所述模数转换通道，用于将所述第七同步时钟子信号转换为数字信号。
10.根据权利要求9所述的时钟同步系统，其特征在于，所述数字采集器还包括现场可编程门阵列芯片，所述变频模块包括第八变频单元，所述信号同步模块包括第八同步单元，所述第八同步单元包括至少一个D触发器；
所述第八变频单元，用于对接收到的所述参考时钟信号进行变频和锁相环处理，得到第八频率时钟子信号，并根据接收到的所述全局同步信号生成第八同步指令，其中，所述第八频率时钟子信号包含于所述目标时钟信号，所述第八同步指令包含于所述信号同步指令；
所述第八变频单元，还用于向所述第八同步单元发送所述第八同步指令以及所述第八频率时钟子信号；
所述第八同步单元，用于响应于所述第八同步指令，基于所述全局同步信号，通过所述第八同步单元所包括的至少一个D触发器对所述第八频率时钟子信号进行信号同步，得到第八同步时钟子信号，其中，所述第八同步时钟子信号包含于所述同步时钟信号；
所述第八同步单元，还用于向所述现场可编程门阵列芯片发送所述第八同步时钟子信号；
所述现场可编程门阵列芯片，用于根据所述第八同步时钟子信号，接收所述模数转换通道发送的数据信号。
11.根据权利要求1所述的时钟同步系统，其特征在于，所述时钟同步系统还包括机箱，所述N个数模互转器包括P对任意波形发生器以及Q对数字采集器，其中，每对任意波形发生器包括两个任意波形发生器，每对数字采集器包括两个数字采集器，所述Q与所述P均为大于或等于1的整数；
所述量子控制处理器、所述P个任意波形发生器以及所述Q个数字采集器内置于所述机箱内；
所述每对任意波形发生器以所述量子控制处理器为中心，呈对称分布设置；
所述每对数字采集器以所述量子控制处理器为中心，呈对称分布设置。
12.根据权利要求1所述的时钟同步系统，其特征在于，所述时钟同步系统还包括机箱，所述N个数模互转器包括K个任意波形发生器以及(N-K)个数字采集器，其中，所述K为大于或等于1，且小于所述N的整数；
所述量子控制处理器、所述K个任意波形发生器以及所述(N-K)个数字采集器内置于所述机箱内；
所述K个任意波形发生器设置于所述量子控制处理器的一侧，或，所述K个任意波形发生器设置于所述量子控制处理器的两侧；
所述(N-K)个数字采集器设置于所述量子控制处理器的一侧，或，所述(N-K)个数字采集器设置于所述量子控制处理器的两侧。
13.根据权利要求1所述的时钟同步系统，其特征在于，所述N个数模互转器包括任意波形发生器以及数字采集器，所述任意波形发生器包括数模转换通道，所述数字采集器包括模数转换通道；
所述量子控制处理器，还用于加载现场可编程门阵列芯片代码文件，其中，所述现场可编程门阵列芯片代码文件包括第一寄存器参数、第二寄存器参数、第三寄存器参数以及第四寄存器参数；
所述任意波形发生器，用于将所述第一寄存器参数写入至所述任意波形发生器所包括的所述变频模块中；
所述数字采集器，用于将所述第二寄存器参数写入至所述数字采集器所包括的所述变频模块中；
所述任意波形发生器，还用于将所述第三寄存器参数写入至所述任意波形发生器所包括的所述数模转换通道中；
所述数字采集器，还用于将所述第四寄存器参数写入至所述数字采集器所包括的所述模数转换通道中。
14.一种信号同步的控制方法，其特征在于，所述控制方法应用于时钟同步系统，所述时钟同步系统包括量子控制处理器以及N个数模互转器，每个数模互转器包括变频模块以及信号同步模块，所述信号同步模块包括至少一个D触发器，所述N为大于1的整数，所述信号同步的控制方法包括：
通过所述量子控制处理器生成全局同步信号以及N个参考时钟信号，其中，每个参考时钟信号对应于一个数模转换器；
通过所述量子控制处理器向所述每个数模互转器中的所述变频模块发送所述全局同步信号以及参考时钟信号，并向所述信号同步模块发送所述全局同步信号；
通过所述变频模块对接收到的所述参考时钟信号进行变频处理，得到目标时钟信号，并根据接收到的所述全局同步信号生成信号同步指令；
通过所述变频模块向所述信号同步模块发送所述信号同步指令以及所述目标时钟信号；
通过所述信号同步模块响应于所述信号同步指令，基于所述全局同步信号，通过所述至少一个D触发器对所述目标时钟信号进行信号同步，得到同步时钟信号。
15.一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行如权利要求14所述的控制方法。
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