CN116701296B - 一种量子比特控制信号参数化生成方法 - Google Patents
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Abstract
本发明涉及一种量子比特控制信号参数化生成方法。S1、获得控制波形的特征参数；S2、将特征参数预置到指令序列器中；S3、将特征参数取出，由载波发生器产生载波信号；S4、由包络发生器产生包络信号并完成插值滤波；S5、由波形生成模块将包络信号与载波信号复乘形成采样数据；S6、生成量子比特的控制信号；S7、采集回波信号并进行运算判决；S8、指令序列器根据判决结果调整量子比特控制信号的频率和相位参数；S9、再次执行步骤S3~S6。本发明的方法其控制信号的生成和播放均以指令集进行控制并进行解算判决，可以根据反馈结果进行状态判断和指令跳转，实现参数化指令集，同时本发明具有实时调整播放信号频率和相位的功能，提高系统的运行效率。
Description
技术领域
本发明属于低温超导量子计算技术领域，尤其涉及一种量子比特控制信号参数化生成方法。
背景技术
量子计算机通过操控量子比特的变化并读取量子的状态来实现计算操作。低温超导量子计算机的量子比特位于稀释制冷机的制冷罐内，需要在制冷罐外部的常温区域产生各种不同波形的微波脉冲信号，通过电缆注入制冷罐内的量子比特实现操控。每个量子比特都需要独立的微波操控信号，微波波形的频率、相位、幅度、包络、时宽等要素都会影响量子比特的状态，因此灵活变换微波波形的要素是计算操作中最常用的测控手段。
由于控制波形的复杂度，目前主流的信号生成方法都是由标准计算机上运行特定的软件进行计算，产生完整的采样序列，再由数据传输接口下发至具有FPGA（现场可编程门阵列）和高速DAC（数模转换器）的波形播放电路进行存储和播放。例如泰克的任意波形发生器（AWG5208）使用千兆网络下发波形数据，是德的量子工程工具套件（QET）通过PCIe下发波形数据。其他一些仪器设备厂商也提出了万兆网、USB等波形数据传输方案，但传输带宽和传输延迟仍然导致波形产生延迟非常严重。以性能较高的PCIe3.0下发为例，在X8模式下传输带宽约为6GB/s，在DAC采样率为10Gsps时播放1us的微波控制信号，量化位数为16bit，采样点数为10000点即20K字节，传输时间至少是3.3us，再加上PCIe传输启动还有2~5us的传输延迟，计算机软件计算产生波形也需要消耗一定时间，加合起来波形生成的时间远超波形长度，无法实现实时的控制信号生成和播放。
还有一种处理方法是中国发明专利CN115858453B的说明书中提出的对原始波形数据进行抽样后下发，再由底层逻辑硬件FPGA（现场可编程门阵列）进行插值滤波，以减小主机与 DAC之间的数据交互操作。这种方法虽然可以很大程度上缩短数据传输时间，但传输延迟仍然无法避免，波形生成的速度还取决于计算机的运行效率，无法达到实时的波形控制。
以上提出的各种已有的数据下发的方式无论带宽能力如何提升都离不开标准计算机软件计算的参与，始终停留在软件计算后传输、FPGA接收后传输至DAC播放的层面，计算和传输的延迟都以us为计量单位，无法适应量子计算机架构中ns级别的门操作要求，控制信号的实际长度也只能取决于存储波形数据的容量，无法突破自身存储空间的限制进行长时播放，并且也没有办法通过高速ADC（模数转换器）采集数据直接在FPGA中对播放波形的影响，达不到实时反馈的目的。
本发明的目的是致力于解决上述缺陷，描述了一种由硬件直接产生波形的量子比特测控的方法。
发明内容
本发明为解决公知技术中存在的技术问题而提供一种量子比特控制信号参数化生成方法，具有波形参数化生成功能，集成了量子比特的控制和读取操作，控制信号的生成和播放均以指令集进行控制，包括生成波形、读取、延时、等待触发、增加相位等指令，并由进行解算判决，可以根据反馈结果进行状态判断和指令跳转，将简单的指令集拼接即可实现复杂的自定义流程设计，实现参数化指令集。同时，本发明具有实时调整播放信号频率和相位的功能，无需标准计算机参与计算和数据传输，提高系统的运行效率。
本发明为解决公知技术中存在的技术问题所采取的技术方案是：一种量子比特控制信号参数化生成方法，基于RFSoC射频片上系统，RFSoC射频片上系统包括多通道ADC、多通道DAC和FPGA芯片，FPGA芯片包括指令序列器、载波发生器、包络发生器、波形生成模块和读取判决反馈模块；包括以下步骤，步骤S1、在计算机中，从量子操控软件获得控制波形的频率、初相、幅度、包络、时长特征参数；步骤S2、通过传输接口将特征参数预置到FPGA芯片的指令序列器中，等待触发信号；步骤S3、FPGA芯片接收到触发信号后，将指令序列器中的特征参数取出，由载波发生器的多路并行DDS产生相位交错的载波信号；步骤S4、由包络发生器产生指定长度的包络信号并完成插值滤波；步骤S5、由波形生成模块将包络信号与载波信号复乘形成采样数据；步骤S6、将采样数据传输至多通道DAC并转化为模拟信号，生成量子比特的控制信号；步骤S7、由多通道ADC采集回波信号，由读取判决反馈模块进行运算判决，将判决结果传输至指令序列器；步骤S8、指令序列器根据判决结果调整量子比特控制信号的频率和相位参数；步骤S9、再次执行步骤S3~S6，完成反馈后控制信号的生成和播放。
优选地：步骤S2中，FPGA芯片的指令序列器作为存储和修改控制信号特征参数的寄存器存储空间，以队列的方式解析运行，每一条指令包含着一个参数化控制信号的完整信息参数，包括频率、初相、幅度、包络和时宽，每一条指令采用定长的存储方式，FPGA芯片的逻辑处理中也采用定长方式直接读取，实现一个时钟周期内获取全部参数并发送至各个功能模块同时解析工作。
优选地：步骤S2中，FPGA芯片具有多通道指令序列器并负责多通道ADC的参数化控制信号生成，每通道的指令序列器由FIFO存储空间和位于DDR内的缓冲空间构成，当FIFO存储空间设置为不需要循环时，指令执行完后出栈，否则指令继续入栈，跳出循环外后由DDR缓冲空间中的后续指令补充入栈，判决、跳转、循环的设置点位于FIFO存储空间内，DDR缓冲空间中的指令不支持判决、跳转、循环的操作。
优选地：步骤S3中，载波发生器采用对DDS并行拼接的方法，将多路低频率的DDS拼接成符合DAC采样率的高频率DDS；多路DDS同时使能，并设置其频率控制字为所需控制信号的频率值，即参数化控制信号的载波频率信息，将第一路DDS的相位控制字配置为所需控制信号的相位初值，即参数化控制信号的载波初相，并将其余多路DDS的相位控制字按照一个2pi周期内的多等分配置到各路DDS的相位初值。
优选地：步骤S4中，包络发生器由CORDIC和多相低通滤波器构成，通过FPGA芯片的移位和加减运算实现正余弦计算，生成包络信号；采用单路时钟计算产生，并插值多倍形成多路并行的包络信号，再由多相低通滤波器滤波后产生与载波采样率相匹配的包络信号。
优选地：步骤S5和S6中，采用并行乘法的方式获得合成后的采样数据，多路复乘后的采样数据按照小端模式再经过跨时钟域及位宽转换，传输至DAC，DAC将并行的数据恢复成串流数据进行播放。
优选地：步骤S7中，读取判决反馈模块采用塔型累加结构，采用匹配滤波的算法，与匹配滤波因子进行复乘；多通道ADC的采集端并行多路进行运算，第一个时钟周期并行的多路数据与匹配滤波器的系数进行复乘，第二个时钟周期两两相加，将并行计算路数缩减为一半，接下来再经过多次两两相加得到最终的匹配滤波求和结果，作为判决的输入，判决数据还经过复乘旋转因子使信号的能力集中于信号的虚部轴并以虚部轴划定判决门限。
优选地：步骤S8中，先根据输入与门限的比较结果判断量子比特状态为基态或者激发态，再去修改指令序列器中的条件判决，改变下一个控制信号的波形参数信息。
优选地：RFSoC射频片上系统包括8通道ADC和8通道DAC；指令序列器其单条指令的长度为128bit，FPGA芯片的逻辑处理中也采用128bit直接读取；每通道的FIFO存储空间存储10K条指令，DDR缓冲空间存储1M条指令；FPGA芯片的运行时钟频率为312.5Msps，载波发生器采用32路DDS并行拼接，得到所需的10Gsps高频采样率；包络信号采用单路312.5Msps的时钟计算产生，插值32倍形成32路并行的包络信号，再由采用FPGA逻辑资源构造的多相低通滤波器滤波，产生与载波采样率10Gsps相匹配的包络信号；多通道ADC采集端并行16路进行运算，第一个时钟周期并行的16路数据与匹配滤波器的系数进行复乘，第二个时钟周期两两相加，将并行计算路数缩减为8路，接下来再经过3次两两相加得到最终的匹配滤波求和结果。
本发明的优点和积极效果是：
本发明提供了一种量子比特控制信号参数化生成方法，基于RFSoC射频片上系统，在FPGA芯片的程序设计中将各个功能拆分为独立的单元模块即指令序列器、载波发生器、包络发生器、波形生成模块、读取判决反馈模块，与RFSoC射频片上系统配置的多通道DAC和多通道ADC共同构建形成了支持本方法的硬件条件。与现有的量子比特控制信号的生成方法相比，具有如下优点：
第一、除了预置控制信号参数的阶段之外，控制信号的生成和播放过程中没有传输操作，因而没有传输延迟，这显著提升了量子比特控制信号生成的速率，提升了控制信号生成和播放的实时性，满足量子计算中对于量子比特操控信号实时性越来越高的要求；第二，控制信号的计算和生成均通过硬件完成，速度快；第三，控制信号的播放没有时长限制，与现有控制信号的实际长度取决于存储波形数据容量的方式相比，能够突破自身存储空间的限制进行长时播放；第四，控制型号根据采集和判决调整的反馈链路短，适用于带有反馈功能的量子计算机；第五，本生成方法支持在指令序列器中添加各种调节判决、循环逻辑，因而控制信号的生成方式灵活多样，满足量子计算对控制信号的多样化需求。
附图说明
图1是本发明量子比特操控信号参数化生成方法的步骤流程图；
图2是执行本发明量子比特操控信号参数化生成方法的硬件系统设计框图；
图3是本发明硬件系统中指令序列器的二级缓冲存储结构框图；
图4是本发明硬件系统的载波发生器运行原理框图；
图5是本发明硬件系统的包络发生器的包络计算模型图；
图6是本发明硬件系统的包络发生器的高斯包络信号生成示意图；
图7是本发明硬件系统的波形生成模块的塔型累加结构示意图；
图8是本发明的采集判决方式示意图；
图9是本发明量子比特操控信号参数化生成方法的实施例一的指令运行流程图；
图10是本发明量子比特操控信号参数化生成方法的实施例一的反馈演示结构框图；
图11是本发明量子比特操控信号参数化生成方法的实施例二的指令运行流程图。
具体实施方式
为能进一步了解本发明的发明内容、特点及功效，兹举以下实施例详细说明。
本发明的量子比特控制信号参数化生成方法基于RFSoC射频片上系统，RFSoC射频片上系统以一片RFSOC射频片上系统FPGA芯片为核心，其资源包括多通道ADC（模数转换器）、多通道DAC（数模转换器）和FPGA芯片（现场可编程门阵列），FPGA芯片具有可编程逻辑资源，RFSoC射频片上系统为现有部件。考虑到资源分配及职能，在FPGA芯片的程序设计中将各个功能拆分为独立的单元模块，分别是指令序列器、载波发生器、包络发生器、波形生成模块、读取判决反馈模块以及必要的辅助模块如多相低通滤波器等。
图2中给出了执行本发明中方法的硬件结构图，可以看出：
载波发生器和包络发生器与指令序列器单向通信并且由指令序列器获取数据信号，载波发生器和包络发生器产生的信号单向传输给波形生成模块，波形生成模块生成的数据信号单向传输给DAC进行数模转换，生成控制信号并进行播放；由ADC采集获取的回波信号发送给读取判决反馈模块，由读取判决反馈模块进行运算判决，运算判决的结果传输至指令序列器形成了实时反馈。一般情况下，RFSoC射频片上系统包括8通道ADC和8通道DAC，FPGA芯片负责8通道的量子比特控制信号生成和播放以及8通道的运算判决和实时反馈。
请参见图1，本发明中的量子比特控制信号参数化生成方法，包括以下步骤：
步骤S1、在计算机中，从量子操控软件获得控制波形的频率、初相、幅度、包络、时长特征参数；
步骤S2、通过传输接口将特征参数预置到FPGA芯片的指令序列器中，等待触发信号；
步骤S3、FPGA芯片接收到触发信号后，将指令序列器中的特征参数取出，由载波发生器的多路并行DDS产生相位交错的载波信号；
步骤S4、由包络发生器产生指定长度的包络信号并完成插值滤波；
步骤S5、由波形生成模块将包络信号与载波信号复乘形成采样数据；
步骤S6、将采样数据传输至多通道DAC并转化为模拟信号，生成量子比特的控制信号；
步骤S7、由多通道ADC采集回波信号，由读取判决反馈模块进行运算判决，将判决结果传输至指令序列器；
步骤S8、指令序列器根据判决结果调整量子比特控制信号的频率和相位参数；
步骤S9、再次执行步骤S3~S6，完成反馈后控制信号的生成和播放。
步骤S1和S2中涉及信号由计算机向RFSoC射频片上系统的传输，计算机与RFSoC射频片上系统之间的通信采用现有的通信接口以及通信电缆实现，此步骤是本发明的生成方法中唯一涉及信号传输的步骤。步骤S3~S9均在RFSoC射频片上系统这个硬件基础上进行，因而显著缩减了计算机软件计算产生波形信号、信号传输所消耗的时间，解决了由于传输带宽限制和传输延迟本身导致的量子比特控制信号延迟严重的问题，提升了量子比特操作信号产生及播放的实时性，满足当前量子计算对控制信号实时性的严苛要求。
如前所述，本发明中FPGA芯片负责8通道的量子比特控制信号生成和播放以及8通道的运算判决和实时反馈。指令序列器是存储和修改控制信号波形参数的寄存器存储空间，以队列的方式解析运行，每一条指令都包含着一个参数化控制信号波形的完整特征参数，特征参数包括频率、初相、幅度、包络和时宽。
如图3中所示，每通道的指令序列器由FIFO存储空间和位于DDR内的缓冲空间构成，因此构成了二级缓冲存储结构，其中FIFO是指FPGA芯片具备的先入先出型存储器，属于FPGA芯片的内部存储器，DDR是指FPGA芯片具备的双倍速率同步动态随机存储器，属于FPGA芯片的外部存储器。当FIFO存储空间设置为不需要循环时，指令执行完后出栈，否则指令继续入栈，跳出循环外后由DDR缓冲空间中的后续指令补充入栈，判决、跳转、循环的设置点位于FIFO存储空间内，DDR缓冲空间中的指令不支持判决、跳转、循环的操作，即DDR缓冲空间只用于存储指令并且指令向FIFO存储空间补充入栈。
本实施例中，指令序列器其单条指令的长度为128bit，FPGA芯片的逻辑处理中也采用128bit直接读取，这样能够最大程度地缩短指令处理产生的延迟。
由于FPGA芯片内部的存储空间有限，本实施例中，每通道的FIFO存储空间设置存储10K条指令，在10K条指令内可以任意设置判决点、跳转点和循环点，每通道的DDR内缓冲空间存储1M条指令，这能够扩展指令集的总长度。
在步骤S3中，载波发生器采用对DDS（直接数字频率合成器）并行拼接的方法，将多路低频率的DDS拼接成符合DAC采样率的高频率DDS。DDS由相位发生器和sin/cos 查找表（相位到正弦波转换）组成，通过FPGA芯片的逻辑资源进行构建。DDS可以用于产生数字点频信号，但由于用于生成参数化控制信号波形的FPGA芯片运行时钟频率一般为几百兆赫兹的较低时钟频率（本实施例中FPGA芯片的运行时钟频率为312.5Msps），无法直接产生10Gsps采样率的DAC所需的数字信号，因此将多路DDS进行拼接，形成符合DAC采样率的高频率DDS。
具体地，对多路DDS进行同时使能，并设置其频率控制字为所需控制信号的频率值，即参数化控制信号的载波频率信息，将第一路DDS的相位控制字配置为所需控制信号的相位初值，即参数化控制信号的载波初相，并将其余多路DDS的相位控制字按照一个2pi周期内的多等分配置到各路DDS的相位初值。本实施例中，载波发生器采用32路DDS并行拼接，得到所需的10Gsps（32路*312.5Msps）高频采样率。
图4中给出了载波发生器的原理图，可以看出：以4路DDS并行拼接举例，DATA-L1~L4每一路并行的数据时钟频率较低，仅为采样时钟下DATA时钟的1/4，播放数据也相当于四倍抽取的效果，但每一路数据的相位都比上一路滞后1个采样时钟周期，从而可以拼接成为更高采样率的数量流DATA，这种利用FPGA芯片并行化数据处理的拼接方式解决了FPGA低频数据流时钟频率与DAC高采样率之间的矛盾。
步骤S4中，包络发生器由CORDIC（坐标旋转数字计算器）和多相低通滤波器构成，通过FPGA芯片的逻辑资源进行构建。通过FPGA芯片的移位和加减运算实现正余弦计算，生成包络信号，包络信号可以是量子测控应用中常用的高斯包络、汉宁包络等。
由于包络信号的带宽较窄，因此可以使用单路312.5MHz的时钟计算产生，并插值32倍形成32路并行的包络信号，再由FPGA资源构造的多相低通滤波器进行滤波后产生与载波采样率10Gsps相匹配的包络信号。由于包络信号的带宽较窄，因此多相低通滤波器的过渡带可以很宽，构造的滤波器阶数比较低，能够节省FPGA芯片资源。
图5中给出了本发明中的包络计算模型图，图6中给出了高斯包络信号生成的示意图。可以看出：FPGA芯片的程序中以CORDIC的二分查找算法，通过移位运算、查找表、加法运算替代乘法运算，计算出tan的值，经进一步演算可以得出cos、sin的值，完成高斯包络的查表计算。生成的高斯包络经插值滤波后形成并行的32路数据，数据率与载波匹配，与载波数据逐点相乘后得到需要播放的波形。
在步骤S5和S6中，采用并行乘法的方式获得合成后的采样数据，多路复乘后的采样数据按照小端模式再经过跨时钟域及位宽转换，传输至DAC，DAC将并行的数据恢复成串流数据进行播放。
DAC的数据传输接口虽然也是并行数据，但往往为了节省传输总线数量而设置比较高的并行时钟频率，以10Gsps为例的接口为16路并行的625MHz数据流，这个时钟频率对于FPGA逻辑来说仍然太高，逻辑设计中采用的是32路并行的312.5MHz，设计中将多路复乘后的采样数据通过跨时钟域FIFO做一次时钟频率的变换，提高到16路并行采样率（此时位宽仍为32路并行位宽，提高采样率后有一半时间VALID为0），然后再通过DATA-WIDTH-CONVETER IP经过一次位宽变换，将32路并行数据转换为16路并行数据，恢复为连续的数据流再传输至DAC模块，DAC将并行的数据恢复成串流数据后进行播放。
在步骤S7中，读取判决反馈模块采用塔型累加结构，采用匹配滤波的算法，与匹配滤波因子进行复乘；多通道ADC的采集端并行多路进行运算，第一个时钟周期并行的多路数据与匹配滤波器的系数进行复乘，第二个时钟周期两两相加，将并行计算路数缩减为一半，接下来再经过多次两两相加得到最终的匹配滤波求和结果，作为判决的输入，判决数据还经过复乘旋转因子使信号的能力集中于信号的虚部轴并以虚部轴划定判决门限。
图7中给出了塔型累加结构示意图，可以看出：
多通道ADC采集端并行16路进行运算，在第一个时钟周期，并行的16路数据与匹配滤波器的系数进行复乘，第二个时钟周期两两相加，将并行计算路数缩减为8路，接下来再经过3次两两相加，得到最终的匹配滤波求和结果。
在步骤S8中，先根据输入与门限的比较结果判断量子比特状态为基态或者激发态，再去修改指令序列器中的条件判决，改变下一个控制信号的波形参数信息。
预先设置旋转因子寄存器和判决门限寄存器，在前期表征过程中分别以两种激励信号控制量子比特，多次运行采集运算结果在复平面上的表示如图8的左半部分所示的两簇散点，每一个点代表一次运算结果，两簇散点表明量子比特分别处于0态和1态，标定两簇散点的分界线，后续试验过程中的运算结果以位于分界线的某一边作为判决量子比特状态的依据。但是由于复平面上的判决划分过程相对复杂，因此在表征过程中使用预设的旋转因子与采集运算结果复乘，使两簇散点绕复平面旋转使其分界线与横轴平行，如图8右半部分所示，此时判决门限仅为复平面上的一个虚部值，在FPGA逻辑中对运算结果进行判决仅需要与判决门限进行简单的数值大小比较即可，大于判决门限者为1态，小于等于判决门限者为0态。随后根据不同的判决结果在指令序列器中进行跳转，选择不同的指令执行，可以对应两组不同的波形参数。
在步骤9中，需要再次执行步骤S3~S6。即，FPGA芯片接收到触发信号后，将指令序列器中已经完成修改的特征参数取出，由载波发生器的多路并行DDS产生相位交错的载波信号；由包络发生器产生指定长度的包络信号并完成插值滤波；由波形生成模块将包络信号与载波信号复乘形成采样数据；将采样数据传输至多通道DAC并转化为模拟信号，生成量子比特的控制信号并进行播放。
下面给出两个具体实施例，来深化说明本发明中量子比特控制信号参数化生成方法与现有量子比特控制信号生成方法相比所具备的优势。
实施例一
本实施例详细阐述了本发明用指令集产生两个量子比特反馈功能的用例，演示使用两个DAC通道操作两个量子比特，并通过采集运算判断对两个DAC通道的播放波形进行反馈调整的流程。体现了本发明的硬解生成波形、延时低、反馈链路短的优势。
指令1.设置采样率，DAC设置为10Gsps，ADC设置为4Gsps，完成设备的初始化同步；根据采样率编辑两种波形，分别是频率1相位1时长1，频率2相位2时长2，下发参数后，FPGA芯片将参数缓存在指令序列器中；
指令2.在DAC1指令序列器中添加等待触发指令；
指令3.在DAC1指令序列器中添加延时指令，设置延时100ns，对于逻辑操作即产生幅度为0的100ns的波形；
指令4.在指令序列器中添加波形生成指令，载波发生器会按照已经延迟100ns后的时刻计算波形当前相位控制字；
指令5.在DAC1指令序列器中添加指令延时指令，设置延时100ns；
指令6.在DAC1指令序列器中添加判决指令，当ADC1运算判决结果为0时跳转至指令6，当ADC1运算判决结果为0时跳转至指令8，实现了根据判决结果进行的不同波形生成的逻辑。
指令7.在DAC1指令序列器中添加波形生成指令，波形长度100ns，选取频率1、初相1、包络1，生产波形A；
指令8.在DAC1指令序列器中添加跳转指令，跳转至指令10（结束指令）；
指令9.在DAC1指令序列器中添加波形生成指令，波形长度100ns，选取频率2、初相2、包络2，生产波形B，并增加相位△φ；
指令10.在DAC1指令序列器中添加增加相位指令，记录增加由于执行了9指令而产生的相位增量△φ；如果9指令没有被执行，则这条相位增量不被记录。
指令11.在DAC1指令序列器中添加结束指令；
指令12.在DAC2指令序列器中编辑另一个波形，按照上述2~13的步骤完成配置；
指令13.在ADC1指令序列器中，添加等待触发指令；
指令14.在ADC1指令序列器中添加延时指令，设置延时200ns，等待DAC播放完成；
指令15.在ADC1指令序列器中添加采集指令，与ADC相配合读取激励通道DAC0播放腔频信号，ADC在延迟130ns后进行采集，播放和采集的时长设置为100ns；
指令16.控制外部触发模块，设置周期为200us、脉宽为4us，产生数量为1000的触发信号。
流程如图9所示，Probe DAC和Probe ADC之间用2m长的线缆连接，模拟制冷机的链路，中间加入一个带通滤波器，可选4~5GHz和5~6GHz，probe DAC播放的波形为4.5GHz和5.5GHz加和的波形，模拟2个量子比特的腔频。当选择5~6GHz滤波器时，量子比特1读取结果为0（滤波器不通过4.5GHz），量子比特2读取结果为1（滤波器通过5.5GHz），两个AWG通道播放的发波形出现差别，用于体现反馈对于控制波形的影响。当换成4-5GHz滤波器时，两个AWG通道的反馈结果相反，播放另一种波形。
为了直观的观测反馈延时，请参见图10，将DAC输出和ADC输入分别接功分器后连接到示波器的CH3和CH4，示波器上可以观测到Probe DAC波形和Probe ADC波形。以ProbeADC波形的阶数时刻开始，到AWG输出波形为止，总时间就是反馈的延时。这个延时过程包含了4个部分：模拟信号进入ADC转为数字信号的传输时间T1、采集信号的解模处理判决时间T2、波形的加载合成时间T3、数字信号进入DAC转为模拟信号的传输时间T4。
最终测试反馈总延时为240ns。
实施例二
本实施例详细阐述了本发明用指令集产生循环波形生成的用例，演示使用一个DAC通道操作一个量子比特，并在指定次数下循环运行的流程。体现了本发明的波形不限时长、指令配置灵活的优势。
指令1.参考两量子比特反馈应用的流程，预设所有参数及数据；
指令2.编辑DAC1的指令序列器，添加等待触发指令；
指令3.在DAC1指令序列器中添加延时指令，设置延时100ns；
指令4.在DAC1指令序列器中添加波形生成指令，选取包络1频率1生成波形A，播放100ns；
指令5.在DAC1指令序列器中添加延时指令，设置延时100ns；
指令6.在DAC1指令序列器中添加循环起始点指令，设置循环起点，设置循环轮次为1000次；
指令7.在DAC1指令序列器中添加延时指令，设置延时100ns；
指令8.在DAC1指令序列器中添加波形生成指令，选取包络2频率2生成波形B；
指令9.在DAC1指令序列器中添加延时指令，设置延时100ns；
指令10.在DAC1指令序列器中添加循环截止点指令，设置循环的终止点；
指令11.在DAC1指令序列器中添加结束指令；
指令12.编辑ADC1的指令序列器，添加等待触发指令；
指令13.在ADC1指令序列器中添加延时指令，设置延时160ns，等待DAC播放完成；
指令14.在ADC1指令序列器中添加采集指令，与ADC相配合读取激励通道DAC0播放腔频信号，ADC在延迟130ns后进行采集，播放和采集的时长设置为2us；
指令15.在ADC1指令序列器中添加循环起始点指令，设置循环起点，设置循环轮次为1000次；
指令16.在ADC1指令序列器中添加延时指令，设置延时256ns；
指令17.在ADC1指令序列器中添加采集指令，与ADC相配合读取激励通道DAC0播放腔频信号，ADC在延迟130ns后进行采集，播放和采集的时长设置为2us；
指令18.在ADC1指令序列器中添加循环截止点指令，设置循环的终止点；
指令19.在ADC1指令序列器中添加结束指令；
指令20.控制外部触发模块，设置周期为200us、脉宽为4us，产生数量为1的触发信号。
流程如图11所示，最终播放长度由循环内的波形和延时时间以及播放次数决定，打破了存储波形方式下播放长度的限制，也避免了两种波形频繁切换需要主机参与的时间开销问题。
以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。
Claims (9)
1.一种量子比特控制信号参数化生成方法，基于RFSoC射频片上系统，RFSoC射频片上系统包括多通道ADC、多通道DAC和FPGA芯片，FPGA芯片包括指令序列器、载波发生器、包络发生器、波形生成模块和读取判决反馈模块；其特征是：包括以下步骤，
步骤S1、在计算机中，从量子操控软件获得控制波形的频率、初相、幅度、包络、时长特征参数；
步骤S2、通过传输接口将特征参数预置到FPGA芯片的指令序列器中，等待触发信号；
步骤S3、FPGA芯片接收到触发信号后，将指令序列器中的特征参数取出，由载波发生器的多路并行DDS产生相位交错的载波信号；
步骤S4、由包络发生器产生指定长度的包络信号并完成插值滤波；
步骤S5、由波形生成模块将包络信号与载波信号复乘形成采样数据；
步骤S6、将采样数据传输至多通道DAC并转化为模拟信号，生成量子比特的控制信号；
步骤S7、由多通道ADC采集回波信号，由读取判决反馈模块进行运算判决，将判决结果传输至指令序列器；
步骤S8、指令序列器根据判决结果调整量子比特控制信号的频率和相位参数；
步骤S9、再次执行步骤S3~S6，完成反馈后控制信号的生成和播放。
2.如权利要求1所述的量子比特控制信号参数化生成方法，其特征是：步骤S2中，FPGA芯片的指令序列器作为存储和修改控制信号特征参数的寄存器存储空间，以队列的方式解析运行，每一条指令包含着一个参数化控制信号的完整信息参数，包括频率、初相、幅度、包络和时宽，每一条指令采用定长的存储方式，FPGA芯片的逻辑处理中也采用定长方式直接读取，实现一个时钟周期内获取全部参数并发送至各个功能模块同时解析工作。
3.如权利要求2所述的量子比特控制信号参数化生成方法，其特征是：步骤S2中，FPGA芯片具有多通道指令序列器并负责多通道ADC的参数化控制信号生成，每通道的指令序列器由FIFO存储空间和位于DDR内的缓冲空间构成，当FIFO存储空间设置为不需要循环时，指令执行完后出栈，否则指令继续入栈，跳出循环外后由DDR缓冲空间中的后续指令补充入栈，判决、跳转、循环的设置点位于FIFO存储空间内，DDR缓冲空间中的指令不支持判决、跳转、循环的操作。
4.如权利要求3所述的量子比特控制信号参数化生成方法，其特征是：步骤S3中，载波发生器采用对DDS并行拼接的方法，将多路低频率的DDS拼接成符合DAC采样率的高频率DDS；多路DDS同时使能，并设置其频率控制字为所需控制信号的频率值，即参数化控制信号的载波频率信息，将第一路DDS的相位控制字配置为所需控制信号的相位初值，即参数化控制信号的载波初相，并将其余多路DDS的相位控制字按照一个2pi周期内的多等分配置到各路DDS的相位初值。
5.如权利要求4所述的量子比特控制信号参数化生成方法，其特征是：步骤S4中，包络发生器由CORDIC和多相低通滤波器构成，通过FPGA芯片的移位和加减运算实现正余弦计算，生成包络信号；采用单路时钟计算产生，并插值多倍形成多路并行的包络信号，再由多相低通滤波器滤波后产生与载波采样率相匹配的包络信号。
6.如权利要求5所述的量子比特控制信号参数化生成方法，其特征是：步骤S5和S6中，采用并行乘法的方式获得合成后的采样数据，多路复乘后的采样数据按照小端模式再经过跨时钟域及位宽转换，传输至DAC，DAC将并行的数据恢复成串流数据进行播放。
7.如权利要求6所述的量子比特控制信号参数化生成方法，其特征是：步骤S7中，读取判决反馈模块采用塔型累加结构，采用匹配滤波的算法，与匹配滤波因子进行复乘；多通道ADC的采集端并行多路进行运算，第一个时钟周期并行的多路数据与匹配滤波器的系数进行复乘，第二个时钟周期两两相加，将并行计算路数缩减为一半，接下来再经过多次两两相加得到最终的匹配滤波求和结果，作为判决的输入，判决数据还经过复乘旋转因子使信号的能力集中于信号的虚部轴并以虚部轴划定判决门限。
8.如权利要求7所述的量子比特控制信号参数化生成方法，其特征是：步骤S8中，先根据输入与门限的比较结果判断量子比特状态为基态或者激发态，再去修改指令序列器中的条件判决，改变下一个控制信号的波形参数信息。
9.如权利要求8所述的量子比特控制信号参数化生成方法，其特征是：RFSoC射频片上系统包括8通道ADC和8通道DAC；指令序列器其单条指令的长度为128bit，FPGA芯片的逻辑处理中也采用128bit直接读取；每通道的FIFO存储空间存储10K条指令，DDR缓冲空间存储1M条指令；FPGA芯片的运行时钟频率为312.5Msps，载波发生器采用32路DDS并行拼接，得到所需的10Gsps高频采样率；包络信号采用单路312.5Msps的时钟计算产生，插值32倍形成32路并行的包络信号，再由采用FPGA逻辑资源构造的多相低通滤波器滤波，产生与载波采样率10Gsps相匹配的包络信号；多通道ADC采集端并行16路进行运算，第一个时钟周期并行的16路数据与匹配滤波器的系数进行复乘，第二个时钟周期两两相加，将并行计算路数缩减为8路，接下来再经过3次两两相加得到最终的匹配滤波求和结果。
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