JP2022515060A

JP2022515060A - 信号リサンプリングのためのシステム及び方法

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Publication number: JP2022515060A
Application number: JP2021534394A
Authority: JP
Inventors: ハムリンシーン
Original assignee: Viavi Solutions Inc
Current assignee: Viavi Solutions Inc
Priority date: 2018-12-20
Filing date: 2019-12-19
Publication date: 2022-02-17
Also published as: US10972121B2; WO2020132239A1; US11329664B2; US20200204192A1; US20210218412A1; DE112019006377T5

Abstract

信号データを処理するように構成された機器が開示される。機器は、信号データのサンプリングレートを第１サンプルレートから第１サンプルレートとは異なる第２サンプルレートに制御及び／又は変えるように動作可能である。【選択図】図４

Description

関連出願の相互参照

本出願は、２０１８年１２月２０日に提出された米国仮出願第６２／７８２，４８１号の優先権を主張するものであり、その全体が参照によりここに組み込まれる。

本開示は、概して、信号処理の機器システム及び方法に関するものであり、より詳細には、信号データを、第１サンプルレートから第１サンプルレートとは異なる第２サンプルレートにリサンプリングする機器システム及び方法に関するものである。

信号処理及び解析は、特に無線周波数（ＲＦ：Radio Frequency）ベクトルの信号処理及び解析は、今日の高度な技術の世界において、不可欠な面である。多くの場合、信号は、１つのデバイスによって生成又は記録され、その後、別のテスト機器によって処理及び／又は解析される。テスト機器には信号処理及び解析を、異なる２つの方法：１）記録された信号データでオフラインと、２）信号データのソースへの適切な接続でリアルタイムとにおいて、できることが望まれる場合がある。

場合によっては、第１デバイスのサンプリング期間Ｔと第２デバイスのサンプリング期間Ｔ’とが、異なる場合がある。これらの例では、情報を失うことなくＴからＴ’へ変換するために、リサンプリングのアルゴリズムを実行することが望まれる。多くの場合、なぜなら、テスト機器には予め決められたサンプリングレート（例えば、２５０ＭＨｚ）があるが、波形のサンプリングレートがテスト機器のサンプリングレートの整数倍ではない場合があるため、波形のサンプルレートからテスト機器のサンプルレートへの変換は、容易に実行できない。テスト機器により実行されるリサンプリングの複雑さによって、処理が比較的遅くなったり、及び／又は、メモリ及び／又は処理リソースを使用し過ぎて完了できなくなったりする場合がある。これらの全ては、望ましくない。

従来の有理リサンプリングが、適切ではない場合がある。図１に示すように、有理サンプルレート変換を実行するための典型的な信号処理技術１０は、２つの処理ブロック１２，１６と、２つのブロック１２，１６の間に接続されたデジタルローパスフィルタ１４とを含む。有理サンプルレート変換は、信号データｘ［ｎ］をブロック１２において整数Ｌで補間し、さらにブロック１６においてそれを整数Ｍで間引くことによって実行され、出力ｙ［ｍ］を形成する。デジタルローパスフィルタ１４は、関数ｍａｘ［Ｌ，Ｍ］によって駆動される周波数カットオフを有する。

理論的には、有理サンプルレート変換を実行するための典型的な技術１０は、Ｌ／Ｍの任意の合理因子による変換を提供する。しかしながら、この技術１０には、いくつかの欠点がある。多相実装は計算量を低く抑えるように機能する場合があるが、Ｌ／Ｍ比が大きいと、係数の記憶及び処理要求が高まる可能性があり、これは、望ましくない。さらに、プログラマブルなＬ／Ｍ比は、技術１０のハードウェア実装を複雑にする可能性がある。加えて、サンプリングレートを時間とともにスムーズに変えることができず、実装は、特に、可変群遅延の管理に便利ではない場合がある。

したがって、係数の記憶及び処理要求の増加並びに複雑なハードウェア実装を要求せずに、サンプリングレートを時間とともに変えることを可能にしつつ、第１サンプルレートを第２サンプルレートに変換するために使用できる改善された信号リサンプリング技術が要求及び望まれている。

本開示の一態様によれば、デジタル信号処理のためのシステムが開示される。システムは、信号データのサンプリングレートを制御及び／又は変えることにより信号データを処理するように構成された機器を含んでよい。

１つ以上の実施形態では、第１信号データを処理するように構成された機器が提供されてよい。機器は、前記第１信号データを受信するように適合された入力であって、前記第１信号データは、第１サンプルレートを有する、入力と、前記入力に接続されたコントローラとを含む。１つ又は複数の実施形態では、前記コントローラは、前記入力からの前記第１信号データを受信し、シェーピング機能を用い、前記第１信号データを前記第１サンプルレートとは異なる第２サンプルレートを有する第２信号データに変換するように適合されたシェーピングフィルタと、デュアルモジュラスカウンタを用い、前記シェーピングフィルタのタイミングを制御するように適合されたタイミングコントローラとを含んでよい。

１つ又は複数の実施形態では、前記デュアルモジュラスカウンタは、マルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ：Multi-stAge noise Shaping Digital Delta-Sigma Modulator）を含んでよい。

詳細な説明は、特に、以下の図面を参照する。

図１は、典型的な信号処理のリサンプリング技術を示す。図２は、アナログ信号のリサンプリングの一例を示すブロック図であり、ここには、ウィッタカー－シャノン（Whittaker-Shannon）補間技術を理想的な意味で示す。図３は、本開示の原理に従って信号データを処理するための例示的な機器を示す簡略化されたブロック図である。図４は、本開示の原理に従って図３の機器によって利用され得るリサンプリング処理を実行するためのロジックの簡略化されたブロック図である。図５は、本開示の原理に従って図４のリサンプリング実装において使用され得る例示的なタイミングコントローラの簡略化されたブロック図である。図６は、本開示の原理に従って図４のリサンプリングのロジックにおいて使用され得るマルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ）の一例及びタイミングコントロールロジックの一例の簡略化されたブロック図である。図７は、本開示の原理に従って図６のＭＡＳＨＤＤＳＭにおいて使用され得る例示的なエラーフィードバック変調器（ＥＦＭ：Error Feedback Modulator）の概略図を示す。図８は、本開示の原理に従って図６のＭＡＳＨＤＤＳＭの解析において使用され得る例示的な線形化されたＥＦＭの概略図を示す。本開示の原理に従う図６のＭＡＳＨＤＤＳＭのＥＦＭのノイズパワースペクトル密度のグラフを示す。本開示の原理に従う図６のＭＡＳＨＤＤＳＭの一例の概略図を示す。

本開示の概念は、様々な修正及び代替的な形態の影響を受けやすいが、特定の例示的な実施形態が例示として図面に示され、本明細書において詳細に説明される。しかしながら、本開示の概念を特定の開示された形態へ限定する意図がないことを理解されたく、逆に、その意図は、添付の特許請求の範囲によって定義される発明の趣旨及び範囲内にある全ての修正、同等物及び代替物を含む。

連続時間における完全な補間、帯域制限された関数は、例えば、図２に示すようなウィッタカー－シャノン補間技術２０によって、アナログ領域で保障され得ることが理解される。技術２０は、理想的なＤＡＣ（Digital-to-Analog Converter）２２と、完全なローパスフィルタ２４と、理想的なＡＤＣ（Analog-to-Digital Converter）２６とを含み得る。入力信号ｘ［ｎＴ］は、ＤＡＣ２２への入力として使用され、ＤＡＣ２２の出力は、その出力がＡＤＣ２６による入力として使用されるローパスフィルタ２４の入力として使用される。ＡＤＣ２６の出力は、補間された出力ｙ［ｍＴ’］である。

ウィッタカー－シャノン補間アプローチ２０は、完全なローパスフィルタ２４を用いた理想的なＤＡＣ２２からの帯域制限された信号を再構築し、次に、理想的なＡＤＣ２６による新たなサンプリング期間Ｔ’で信号をリサンプリングするように描出され得る。理想的なローパスフィルタ２４は、サンプルシーケンス、ｘ［ｎＴ］を、領域｜ｆ｜＜１／（２Ｔ）へ完全に帯域制限し（すなわち、長方形フィルタ（rectangular filter））、関数のｓiｎ（ｔ）／ｔ（すなわち、ｓｉｎｃ（ｔ）関数）に対応するインパルス応答ｈ（ｔ）を有する。

ペイリー・ウィーナーの定理は、時間制限された任意の関数を同時に周波数制限することができないことを示す。完全に再構築するためには、フィルタカーネル（すなわち、公知のｓｉｎｃ関数）が無限にサポートされている必要があるが、問題を扱いやすくするためには、カーネルを有限のサポートを有するものに置き換える必要がある。これは、典型的には、適宜、ｓｉｎｃ関数で窓を掛ける（windowing）することにより、行われる（例えば、ランチョスアルゴリズム及びカイザー窓等）。例えば、ランチョス再構成カーネルh（t）は、以下のように再現される。

窓の長さは、典型的には、ｓｉｎｃ関数のｋ番目のゼロ交差と一致する（ｓｉｎｃ（０）＝１、他の全てのｎ整数の場合はｓｉｎｃ（ｎ）＝０）。

ここで、図３を参照すると、本開示の原理に従って信号データを処理するための機器１００の一例が示される。１つ以上の実施形態では、機器１００は、（例えば、なぜなら、信号が機器１００のサンプルレートとは異なる１つ以上のサンプルレートを有するデバイスによって生成又は補足される場合があるため）、機器１００のサンプルレートとは異なる第１サンプルレートを有する信号及び／又は波形を入力してよい。より詳細に以下に説明するように、機器１００は、入力信号をリサンプルし、機器１００のサンプルレートで信号を処理するように、構成されてよい。加えて、リサンプリングは、リアルタイム又はオフライン方式で行われてよいし、サンプリングレートは、本開示の原理に従って時間とともにスムーズに変えられてよい。

図示の例では、機器１００は、複数のＩ／Ｏポート１１２及びユーザインタフェース１２６に接続されたコントローラ１１０を含む。例示的な実施形態では、コントローラ１１０は、（より詳細に以下に説明する）プログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）１１６と、例えばメモリ１１８のような記憶装置とを含む。１つ以上の実施形態では、メモリ１１８は、ＦＰＧＡ１１６によってアクセス及び／又は出力され得る記録された信号データ及び他のデータを記憶するように、構成されてよい。他の実施形態では、コントローラ１１０は、例えば、マイクロプロセッサ、プロセッサ、特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuit）、ＡＤＣ及び／又はＤＡＣ等の他の回路素子を含み得ることを理解されたい。

図示の例では、Ｉ／Ｏポート１１２は、イーサネットポート１２０と、ユニバーサルシリアルバス（ＵＳＢ：Universal Serial Bus）ポート１２２と、アンテナ（図示せず）を受信するためのコネクタ１２４とを含む。Ｉ／Ｏポート１１２は、機器１００が信号及び他のデータを送受信することを可能にする。１つの実施形態では、Ｉ／Ｏポート１１２は、リアルタイム信号データを出力する別のデバイス又は機器１００がオフライン（すなわち、非リアルタイム）方式で使用される場合に記憶装置となり得る、信号データのソースに、接続されてよい。他の実施形態では、機器１００がデータを送受信可能な他のポートを含み得ることを理解されたい。

図３に示すように、機器１００は、機器１００の動作を制御するためにユーザによって操作され得るユーザインタフェース１２６をも含む。１つ以上の実施形態では、ユーザインタフェース１２６は、ディスプレイ及びキーボードを含んでよい。他の実施形態では、機器１００は、ユーザが機器１００の動作を制御できるように、ディスプレイモニタ、キーボード及びマウス等の周辺機器に接続されるように構成され得ることを理解されたい。

機器１００は、いくつかの異なる波形を含み得る信号データを処理するように構成されてよく、多くの場合、各波形は、機器１００とは異なるサンプルレートを有し得る。より詳細に以下に説明するように、機器１００は、機器の基本的なサンプルレートに波形のサンプルレートをリサンプルするように構成されてよい。そうするために、機器１００は、次の式に基づくｓｉｎｃ窓（windowed-sinc）フィルタを利用するロジックを有する。

時間指数ｍでの出力サンプル（ｙ）は、適切な時間指数に対応するカーネル値を有する２＊ｋの入力サンプルの畳み込みから構築される。ｓｉｎｃ窓関数によって、必要なフィルタ係数の数が補間比ｐによってスケーリングされ、機器１００は、カーネル値のルックアップテーブルからの時間指数に応じてフィルタカーネル値（すなわち、ｓｉｎｃ窓関数の値）を補間するように構成されてよい。１つ以上の実施形態では、機器１００によって使用される補間は、線形補間であってよい。ただし、他の補間方法（立方体、二次、フォロータイプ）が他の実施形態において使用され得ることを理解されたい。一般的に、高次の補間では、ルックアップテーブル内のカーネル値が小さくなり、計算量が増える。

ここで図４を参照すると、図４には、本開示の原理に従って実行されるリサンプリング処理を実装するために機器１００によって使用され得るロジック２００の一例が示される。１つ以上の実施形態では、リサンプリング処理したがって図４に示されるロジック２００は、より詳細に以下に説明するように、補間形式を利用して信号データを処理してよい。１つ以上の実施形態では、ロジック２００は、ＦＰＧＡ１１６に実装される。

図４に示されるように、ロジック２００は、ｓｉｎｃ窓フィルタ２１０として実装されるシェーピングフィルタと、ｓｉｎｃ窓フィルタ２１０を制御するためのタイミングコントローラ２８０とを含んでよい。図示の実施形態では、ｓｉｎｃ窓フィルタ２１０は、タイミングコントローラ２８０から出力される「有効」信号によって制御されるスイッチ２１２を含む。リサンプリングフィルタが新たな入力サンプルを要求する場合、有効信号は、スイッチ２１２を瞬間的に閉じる。

閉位置にあるとき、スイッチ２１２は、入力信号ｘ［ｎ］を、一連のレジスタ２１４，２１６，２１８から構成される遅延ライン構造と、さらに第１乗算器２２０とに接続する。各レジスタ２１４，２１６，２１８は、それが入力するデータに、１つのタイミングサンプル遅延を導入してよい。図面の長円で示されるように、フィルタの長さ（及び拡張による遅延ライン、乗算器、加算器等）を任意に大きくできることを理解されたい。レジスタ２１４の出力は、レジスタ２１６へ入力される。レジスタ２１６の出力は、レジスタ２１８へ入力される。加えて、各レジスタ２１４，２１６，２１８の出力は、それぞれ接続される乗算器２２２，２２４，２２６への入力として使用される。乗算器２２０，２２２，２２４，２２６は、それぞれ、係数ｃ_０［ｍ］，ｃ_１［ｍ］，Ｃ_２［ｍ］，Ｃ_２ｋ－ｉ［ｍ］として示される別の入力信号を受信する（以下でより詳細に説明される）。乗算器２２０，２２２，２２４，２２６の出力は、一連の加算器２２８，２３０，２３２を介して合計される。図示の実施形態では、加算器２３２の出力は、リサンプルされた波形出力信号ｙ［ｍ］である。

ｓｉｎｃ窓フィルタ２１０の他のロジックは、追加の乗算器２３４，２３８，２４２，２４６及び加算器２３６，２４０，２４４，２４８並びにメモリ２５０，２５２，２５４，２５６，２５８，２６０，２６２，２６４を含んでよい。１つ以上の実施形態では、乗算器２３４，２３８，２４２，２４６は、それらの入力の１つとして、タイミングコントローラ２８０から出力される時間残差（「時間＿残差」）信号を使用する。

１つ以上の実施形態では、メモリ２５０，２５２，２５４，２５６，２５８，２６０，２６２，２６４は、読み取り専用メモリ（ＲＯＭ：Read Only Memory）である。１つ以上の実施形態では、メモリ２５０，２５２，２５４，２５６，２５８，２６０，２６２，２６４は、カーネル値間の差値（ｋｅｒｎｅｌ＿ｄｉｆｆ［ａｄｄｒ］＝ｋｅｒｎｅｌ［ａｄｄｒ＋１］－ｋｅｒｎｅｌ［ａｄｄｒ］）とともに、各ゼロ交差において格納された事前計算されたフィルタカーネル値（ｋｅｒｎｅｌ［ａｄｄｒ］）を含んでよい。図示の実施形態では、メモリ２５０，２５４，２５８，２６２は、差値ｋｅｒｎｅｌ＿ｄｉｆｆ_０［ａｄｄｒ］，ｋｅｒｎｅｌ＿ｄｉｆｆ_１［ａｄｄｒ］，ｋｅｒｎｅｌ＿ｄｉｆｆ_２［ａｄｄｒ］，ｋｅｒｎｅｌ＿ｄｉｆｆ_２ｋ－１［ａｄｄｒ］を格納してよく、一方、メモリ２５２，２５６，２６０，２６４は、それぞれ、カーネル値ｋｅｒｎｅｌ_０［ａｄｄｒ］，ｋｅｒｎｅｌ_１［ａｄｄｒ］，ｋｅｒｎｅｌ_２［ａｄｄｒ］，ｋｅｒｎｅｌ_２ｋ－１［ａｄｄｒ］を格納してよい。

図示の実施形態では、メモリ２５０，２５２，２５４，２５６，２５８，２６０，２６２，２６４は、それぞれ、タイミングコントローラ２８０から出力される「アドレス」信号によって索引付けされる。１つ以上の実施形態では、メモリ２５０，２５４，２５８，２６２の出力（例えば、差値ｋｅｒｎｅｌ＿ｄｉｆｆ_０［ａｄｄｒ］，ｋｅｒｎｅｌ＿ｄｉｆｆ_１［ａｄｄｒ］，ｋｅｒｎｅｌ＿ｄｉｆｆ_２［ａｄｄｒ］，ｋｅｒｎｅｌ＿ｄｉｆｆ_２ｋ－１［ａｄｄｒ］）は、それぞれ、乗算器２３４，２３８，２４２，２４６によって入力として使用される。１つ以上の実施形態では、メモリ２５２，２５６，２６０，２６４（例えば、カーネル値ｋｅｒｎｅｌ_０［ａｄｄｒ］，ｋｅｒｎｅｌ_１［ａｄｄｒ］，ｋｅｒｎｅｌ_２［ａｄｄｒ］，ｋｅｒｎｅｌ_２ｋ－１［ａｄｄｒ］）の出力は、それぞれ、加算器２３６，２４０，２４４，２４８によって入力として使用される。

１つ以上の実施形態では、係数ｃ_０［ｍ］は、加算器２３６で乗算器２３４の出力（例えば、時間＿残差＊ｋｅｒｎｅｌ＿ｄｉｆｆ_０［ａｄｄｒ］）をメモリ２５２の出力（例えば、ｋｅｒｎｅｌ_０［ａｄｄｒ］）に加算することにより、生成されてよく、係数ｃ_１［ｍ］は、加算器２４０で乗算器２３８の出力（例えば、時間＿残差＊ｋｅｒｎｅｌ＿ｄｉｆｆ_１［ａｄｄｒ］）をメモリ２５６の出力（例えば、ｋｅｒｎｅｌ_１［ａｄｄｒ］）に加算することにより、生成されてよく、係数ｃ_２［ｍ］は、加算器２４４で乗算器２４２の出力（例えば、時間＿残差＊ｋｅｒｎｅｌ＿ｄｉｆｆ_２［ａｄｄｒ］）をメモリ２６０の出力（例えば、ｋｅｒｎｅｌ_２［ａｄｄｒ］）に加算することにより、生成されてよく、係数ｃ_２ｋ―１［ｍ］は、加算器２４８で乗算器２４６の出力（例えば、時間＿残差＊ｋｅｒｎｅｌ＿ｄｉｆｆ_２ｋ－１［ａｄｄｒ］）をメモリ２６４の出力（例えば、ｋｅｒｎｅｌ_２ｋ－１［ａｄｄｒ］）に加算することにより、生成されてよい。

１つ以上の実施形態では、ｓｉｎｃ窓フィルタ２１０は、現在のサンプル時間を示すカウンタからの（上述した）「有効」、「アドレス」及び「時間＿残差」信号を生成するタイミングコントローラ２８０によって制御されてよい。図５に示すように、タイミングコントローラ２８０の一例（ここでは、タイミング制御又はタイミングステートマシンとも称される）は、カウンタ２８２と、スプリッタ２８４と、レジスタ２８６とを含む。

１つ以上の実施形態では、カウンタ２８２は、整数Ｎを受信するための第１入力（ｘ）と、レジスタ２８６からのフィードバック信号を受信するための第２入力（ｙ）とを有するエラーフィードバック変調器（すなわち、モジュロ－２^Ｗ）として実装されてよい。１つの実施形態では、カウンタ２８２は、整数値Ｎの値によってインクリメントされてよく、これは、１つ以上の実施形態では、リサンプリング比ｐによって表される最も近い整数（すなわち、Ｎ＝ｐ＊２^Ｗ）に対応してよい。１つ以上の実施形態では、カウンタ２８２のキャリービット（ｃ）は、なぜならそれが時間値のロールオーバ及びｓｉｎｃ窓フィルタ２１０への新たなサンプルの受け入れを示すため、「有効」信号として使用されてよい。１つの実施形態では、２^Мの事前計算されたフィルタカーネル値は、以下に従うカーネル値間の差値とともに各ゼロ交差において、メモリ２５０，２５２，２５４，２５６，２５８，２６０，２６２，２６４（図４）に格納されてよい。
ｋｅｒｎｅｌ＿ｄｉｆｆ［ａｄｄｒ］＝ｋｅｒｎｅｌ［ａｄｄｒ＋１］－ｋｅｒｎｅｌ［ａｄｄｒ］、ここで、ａｄｄｒ＝［０：２^Ｍ－１］

１つ以上の実施形態では、スプリッタ２８４は、カウンタ２８２の出力（ｘ＋ｙ）を上述したような「アドレス」信号と「時間＿残差」信号とに分割するロジックを含む。例えば、１つの実施形態では、カウンタ２８２の出力（ｘ＋ｙ）からのＭ最上位ビットは、各ゼロ交差において、カーネルメモリ２５０，２５２，２５４，２５６，２５８，２６０，２６２、２６４（図４）への索引として使用される「アドレス」を形成する。１つの実施形態では、カウンタ２８２の出力（ｘ＋ｙ）からのＷ－Ｍ最下位ビットは、リサンプル比ｐの出力サンプルｍの時間＿残差がｍ＊ｐ－ｆｌｏｏｒ（ｍ＊ｐ）によって与えられるように、「時間＿残差」信号を形成し、理想的なカーネル時間値及び格納されたカーネル値からの残差を示す。上述したように、時間値の係数ｃ_ｇ［ｍ］は、線形補間を用いて形成される。
ｃ_ｇ［ｍ］＝時間＿残差＊ｋｅｒｎｅｌ＿ｄｉｆｆ_ｇ［ａｄｄｒ］＋ｋｅｒｎｅｌ_ｇ［ａｄｄｒ］、ここで、ｇ＝［０：２ｋ－１］

上述のロジック２００は、十分に大きい時間カウンタレジスタ幅Ｗで補間精度の任意の量を達成することができる。しかしながら、Ｎ／２^Ｗの比として正確に表すことができないレートにおいて、実際の補間レート誤差を同じくゼロにすることができない。多くのアプリケーションでは、サブヘルツの補間レート誤差が重要ではないほど波形の長さが十分に短くなり得るため、これが問題にならない場合がある。しかしながら、かなりの時間期間にわたって観測される信号においては、補間レート誤差が蓄積されることがあり、時間精度における誤差を増加させることがある。したがって、ロジック２００は、本開示の原理をさらに進めるために改良されてよい。

本発明者は、タイミング制御ロジックにおけるデュアルモジュラスカウンタの使用によって、さらなる精度が達成され得ることを測定した。例えば、デュアルモジュラスカウンタは、ｐ＝Ｔ’／Ｔ＝ｆ_ｉｎ／ｆ_оｕｔとなるように実装されてよく、そのため、タイミングコントローラへの入力Ｎ，Ａ及びＢは、次の式を用いて計算されてよい。

ここで、
ｆ_ｉｎは、ターゲット波形のベースバンドサンプルレートであり、
ｆ_ｏｕｔは、機器１００のサンプルレート（例えば、２５０МＨｚ）であり、
Ｗは、定数（例えば、３２）である。

効果的に、時間カウンタは、Ｂ－ＡサイクルにおいてＮでインクリメントし、次にＡサイクルにおいてＮ＋１でカウントし、これにより、Ｎ＋Ａ／Ｂの平均インクリメント値が生成され得る。このアプローチの１つの潜在的な欠点は、エイリアスされた周波数成分が出力周波数からＡ／Ｂの倍数で現れ得ることである。よって、１つ以上の実施形態では、時間カウンタのデュアルモジュラス動作は、「ディザード」され、スプリアス成分を分割して周波数全体にそれを分散させてよい。

よって、１つ以上の実施形態では、ＦＰＧＡ１１６のロジックは、図６に示されるような、マルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ：Multi-stAge noise Shaping Digital Delta-Sigma Modulator）３１０を利用し、本開示の原理に従ってスプリアス成分を分割して周波数全体にそれを分散させてよい。ＭＡＳＨＤＤＳＭ３１０は、ｓｉｎｃ窓フィルタ２１０（図４）を制御するために使用され得る「有効」、「アドレス」及び「時間＿残差」信号を出力する新規なタイミングステートマシン又はタイミング制御ロジック３００に含められる。

図示の実施形態では、ＭＡＳＨＤＤＳＭ３１０は、ノイズシェーピングネットワーク３５０に接続された複数の誤差フィードバック変調器（ＥＦＭ:error feedback modulator）３２０，３３０，３４０を含む。図示の実施形態では、第１ＥＦＭ３２０は、モジュロＢ累算器３２２と、レジスタ３２４とを有する。モジュロＢ累算器３２２は、Ａ信号を受信するように接続された入力（ｘ）と、レジスタ３２４からのフィードバック信号ｗ_１［ｎ］を受信するように接続された第２入力（ｙ）とを有する。レジスタ３２４は、モジュロＢ累算器３２２の出力（ｘ＋ｙ）からのｅ_１［ｎ］を入力し、フィードバック信号ｗ_１［ｎ］を形成する１つのサンプル遅延を導入する。

図示の実施形態では、第２ＥＦＭ３３０は、モジュロＢ累算器３３２と、レジスタ３３４とを有する。モジュロＢ累算器３３２は、モジュロＢ累算器３２２の出力（ｘ＋ｙ）からのｅ_１［ｎ］を受信するように接続された入力（ｘ）と、レジスタ３３４からのフィードバック信号ｗ_２［ｎ］を受信するように接続された第２入力（ｙ）とを有する。レジスタ３３４は、モジュロＢ累算器３２２の出力（ｘ＋ｙ）からのｅ_２［ｎ］を入力し、フィードバック信号ｗ_２［ｎ］を形成する１つのサンプル遅延を導入する。

図示の実施形態では、第３ＥＦＭ３４０は、モジュロＢ累算器３４２と、レジスタ３４４とを有する。モジュロＢ累算器３４２は、モジュロＢ累算器３３２の出力（ｘ＋ｙ）からのｅ_２［ｎ］を受信するように接続された入力（ｘ）と、レジスタ３４４からのフィードバック信号ｗ_３［ｎ］を受信するように接続された第２入力（ｙ）とを有する。レジスタ３４４は、モジュロＢ累算器３４２の出力（ｘ＋ｙ）からのｅ_３［ｎ］を入力し、フィードバック信号ｗ_３［ｎ］を形成する１つのサンプル遅延を導入する。

ＥＦＭ３２０，３３０，３４０のキャリービット（ｃ）部分から出力されたキャリービットｙ_１［ｎ］，ｙ_２［ｎ］，ｙ_３［ｎ］は、ノイズシェーピングネットワーク３５０に出力される。図示の実施形態では、ノイズシェーピングネットワーク３５０は、２つの加算器３５２，３５６と、２つのレジスタ３５４，３５８とを備える。第１加算器３５２は、第１ＥＦＭ３２０からのキャリービットｙ_１［ｎ］を入力してよく、第２加算器３５６は、第２ＥＦＭ３３０からのキャリービットｙ_２［ｎ］を入力してよく、第２レジスタ３５８は、第３ＥＦＭ３４０からのキャリービットｙ_３［ｎ］を入力してよい。

第２レジスタ３５８の出力は、遅延されたキャリービットｙ_３［ｎ］であり、加算器３５６で、第２ＥＦＭ３３０からのキャリービットｙ_２［ｎ］及び第３ＥＦＭ３３０からのキャリービットｙ_３［ｎ］に加算される。加算器３５６の出力は、レジスタ３５４で入力される。レジスタ３５４の出力は、加算器３５６からの遅延された合計であり、加算器３５２で、第１ＥＦＭ３２０からのキャリービットｙ_１［ｎ］及び加算器３５６からの合計に加算される。加算器３５２の出力は、Ａ／Ｂ信号であり、ＭＡＳＨＤＤＳＭの次数に応じて変化する瞬間値を有するが、時間経過にわたるその平均値は、Ａ／Ｂ比に対応し、加算器３０２で入力として使用される。加算器３０２の出力は、Ｎ＋Ａ／Ｂとなり得、タイミングコントローラ２８０の累算器２８２の入力（ｘ）として使用される。

一般的に、各誤差フィードバック変調器３２０，３３０，３４０は、デルタシグマ変調器であり、その入力信号とディスクリート積分器／累算器（シグマ）が続く前の量子化出力（デルタ）との間の差分を計算するフィードバックループを使用する。１次のＥＦＭの実装は、モジュロＢ累算器であり、ここでは、誤差フィードバックは、任意のオーバーフローから生じるモジュラスである。ＥＦＭ３２０，３３０，３４０の動作の理論は、それぞれ、図７及び図８に示すような例示的な概略図４２０，５２０から理解され得る。

例えば、図７は、２つの加算器４２２，４２６と、フィードバック／遅延レジスタ４２４と、処理ブロック４２８，４３０とを備える１次ＥＦＭモデル４２０を示す。入力ｘ［ｎ］は、加算器４２２で、フィードバック信号ｗ［ｎ］に加算される。加算器４２２の出力ｖ［ｎ］は、その出力ｙ［ｎ］がＥＦＭ４２０の出力となるブロック４２８で入力される。出力ｙ［ｎ］は、その出力が加算器４２６の負端子で入力されるブロック４３０へ供給される。また、加算器４２６は、加算器４２２からの出力ｖ［ｎ］を入力し、加算器４２２にフィードバック信号ｗ［ｎ］を出力するレジスタ４２４に供給される出力ｅ［ｎ］を生成する。以下の変数は、処理中に計算されてよい。

図８は、３つの加算器５２２，５２６，５３２と、フィードバック／遅延レジスタ５２４と、処理ブロック５２８，５３０とを備える線形化された１次ＥＦＭモデル５２０を示す。入力ｘ［ｎ］は、加算器５２２で、フィードバック信号ｗ［ｎ］に加算される。加算器５２２の出力ｖ［ｎ］は、その出力が加算器５３２に供給されるブロック５２８で入力される。加算器５３２の他の入力は、量子化ノイズｅ_ｃ［ｎ］を受信する。加算器５３２の出力は、ＥＦＭ５２０の出力ｙ［ｎ］である。出力ｙ［ｎ］は、その出力が加算器５２６の負端子によって入力されるブロック５３０へ供給される。また、加算器５２６は、加算器５２２からの出力ｖ［ｎ］を入力し、加算器５２２にフィードバック信号ｗ［ｎ］を出力するレジスタ５２４に供給される出力ｅ［ｎ］を生成する。線形化されたモデルでは、ＥＦＭ５２０の、非線形モジュラス演算子、Ｑ（・）は、量子化ノイズ、ｅ_ｑ［ｎ］として吸収される。キャリー信号の平均出力、ｙ［ｎ］は、値ｘ［ｎ］／Ｂである。以下の変数は、処理中に計算されてよい。

再び図６を参照すると、МＡＳＨＤＤＳＭ３１０の誤差フィードバック変調器３２０，３３０，３４０は、カスケードされ、ノイズシェーピングネットワーク３５０へ供給される出力を有する。ノイズシェーピングネットワーク３５０は、ハイパス応答を伴う伝達関数を有するカスケードされた微分器からなる。微分器は、前のＥＦＭの量子化ノイズを完全にキャンセルする。ノイズは、微分器ネットワークのハイパス応答によってシェープされ、その結果、ノイズスペクトル密度が０Ｈｚで最小化され、ナイキスト周波数に向けて増加する。この結果は、図９に示すグラフによって表示される。

ＭＡＳＨＤＤＳＭの動作の理論は、図７に示すような、１次誤差フィードバック変調器（ＥＦＭ）４２０の動作をまず解析することにより、説明され得る。１次ＥＦＭは、モジュラスＢ、入力ｘ［ｎ］、登録状態ｗ［ｎ］及び出力ｙ［ｎ］（累算器のキャリーアウトビット）を有するデジタル累算器で構成される。図７によれば、ＥＦＭ４２０の状態は、以下によって与えられる。

ＥＦＭ４２０の出力は、

によって与えられる。
モジュラＢ累算器の非線形モジュラ演算子Ｑ（・）４２８は、近似によって線形化され得る。

ここで、ｅ_ｑ［ｎ］は、均一なスペクトル密度の量子化である。線形化された１次ＥＦＭモデル５２０の概略図は、図８に与えられる。誤差信号ｅ［ｎ］は、次によって与えられる。

続いて、ＥＦＭ５２０の出力ｙ［ｎ］は、以下に示される。

これは、次の同等のｚ変換を有する。

ＭＡＳＨＤＤＳＭ３１０のネットワークは、いくつかのカスケードされたＥＦＭ４２０からなる。各ＥＦＭの、累算器の出力信号、ｅ［ｎ］は、後続のＥＦＭに供給される。各ＥＦＭの、キャリー出力信号、ｙ［ｎ］は、ノイズシェーピングネットワークに供給される。ノイズシェーピングネットワーク（ＭＡＳＨ１－１－１ＤＤＳＭ３１０）を有する３つの１次ＥＦＭのカスケードは、図１０に示される。ノイズシェーピングネットワークは、デジタル微分器のカスケードで構成される。図１０の微分器は、中間ＥＦＭエラー信号、ｅ_１［ｎ］のノイズをキャンセルし、ハイパス応答に従って最後のＥＦＭの量子化ノイズをシェープする。

１－１－１ＭＡＳＨＤＤＳＭ３１０の動作の理論は、図１０の概略図によって説明され得る。例えば、ＭＡＳＨＤＤＳＭ３１０は、１－１－１ＭＡＳＨであってよく、それぞれの出力ｙ_１［ｎ］，ｙ_２［ｎ］，ｙ_３［ｎ］がノイズシェーピングネットワーク３５０に供給される３つの１次ＥＦＭ３２０，３３０，３４０を含んでよい。モジュロＢ累算器の、非線形モジュラス演算子、Ｑ（）は、均一なスペクトル密度を有する量子化ノイズであると仮定することができる。第１ＥＦＭ３２０からの量子化ノイズｅ_１［ｎ］は、その量子化ノイズｅ_２［ｎ］が第３ＥＦＭ３４０へ入力される第２ＥＦＭ３３０へ、入力される。レジスタ３５８は、出力ｙ_３［ｎ］を入力し、それを加算器３５６に出力する前に、それを１つの時間サンプル遅延させる。また、加算器３５６は、元の出力ｙ_３［ｎ］を入力する。加算器３５６の出力（ｙ_２［ｎ］＋ｙ_３［ｎ］＋遅延されたｙ_３［ｎ］）は、レジスタ３５４で入力され、レジスタ３５４は、それを１つの時間サンプル遅延させ、遅延結果を加算器３５２に出力する。加算器３５２は、ＥＦＭ３２０からの出力ｙ_１［ｎ］と、加算器３５６からの元の出力と、（レジスタ３５４を介した）加算器３５６からの遅延された出力とを加算することにより、出力ｙ［ｎ］を形成する。

１つ以上の実施形態では、時間カウンタの整数コンポーネントへのＭＡＳＨＤＤＳＭ３１０の包含は、カウンタモジュラスの比として表現可能なそれらのレートにおける完全なレート補間の任意の制限を克服する。任意の潜在的なＭＡＳＨＤＤＳＭノイズは、ナイキスト周波数に押し出され、フィルタのローパス応答によって自然に減衰する。加えて、ＭＡＳＨＤＤＳＭは、係数量子化の結果として、フィルタ応答のスプリアス発生を改善するシェープされたディザノイズを提供する。本開示の原理に従うＭＡＳＨＤＤＳＭのモジュラス（Ｂ）は、最大のＭＡＳＨの累積器のカウンタ幅まで任意の値にプログラム可能であり、達成可能な補間レートをさらに拡大する。

ＭＡＳＨＤＤＳＭの実装は、時変フィルタリングの目的においてシェープされたノイズを追加するための唯一のアプローチであることを理解されたい。シェープされたノイズは、通常、デルタシグマ変調を介して実現され、このＭＡＳＨＤＤＳＭの実装は、シーケンスを生成するための１つの手段であるが、排他的ではない。他の実施形態では、信号データのリサンプリング及び処理を改善するために、低レベルであって、フィルタリング動作自体によって拒絶されるようにシェープされた、ノイズを、フィルタ実装に意図的に追加する他の方法が使用されてよい。

上述したアプローチのアプリケーションは、幅広く、上述した機器を超えて、デジタルオーディオ、画像又はビデオのリサンプリング及び他のデジタル信号アプリケーションを含むことを理解されたい。

本開示は、図面及び上述の説明において詳細に例示及び説明されているが、そのような例示及び説明は、例示的であり、特徴を限定するものではないと見なされるべきであり、例示的な実施形態のみが示されて説明され、開示の趣旨の範囲に入る全ての変更及び修正が保護されることが望ましいことが理解される。

本明細書に記載の方法、装置及びシステムの様々な特徴から生じる本開示の複数の利点がある。本開示の方法、装置及びシステムの代替の実施形態は、記載された特徴の全てを含むとは限らないが、そのような特徴の少なくともいくつかの利点から依然として利益を得ることに留意されたい。当業者は、本発明の特徴の１つ又は複数を組み込み、添付の特許請求の範囲によって定義される本開示の趣旨及び範囲内に入る方法、装置及びシステムの独自の実装を容易に考案することができる。

Claims

第１信号データを処理するように構成された機器であって、
前記機器は、
前記第１信号データを受信するように適合された入力であって、前記第１信号データは、第１サンプルレートを有する、入力と、
前記入力に接続されたコントローラと、を含み、
前記コントローラは、
前記入力からの前記第１信号データを受信し、シェーピング機能を用い、前記第１信号データを前記第１サンプルレートとは異なる第２サンプルレートを有する第２信号データに変換するように適合されたシェーピングフィルタと、
デュアルモジュラスカウンタを用い、前記シェーピングフィルタのタイミングを制御するように適合されたタイミングコントローラと、を含む、機器。
前記デュアルモジュラスカウンタは、マルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ）を含む、請求項１に記載の機器。
前記タイミングコントローラは、ステートマシンをさらに含み、前記デュアルモジュラスカウンタは、前記ステートマシンに接続されたマルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ）を含み、
前記ＭＡＳＨＤＤＳＭは、
カスケードされた複数の誤差フィードバック変調器（ＥＦＭ）であって、各誤差フィードバック変調器（ＥＦＭ）は、ノイズシェーピングネットワークに供給する、複数の誤差フィードバック変調器（ＥＦＭ）と、
ステートマシンへの制御信号を導出するために用いられる前記所望のリサンプリングレートの前記整数及び少数成分を累積するタイミング累積器と、を含み、
前記ノイズシェーピングネットワークは、ハイパスフィルタ応答に従って最後の前記ＥＦＭの前記量子化誤差をシェーピングしつつ、先行する前記ＥＦＭの前記量子化誤差をキャンセルするように適合され、その出力は、前記リサンプリングレートの前記少数成分を示す、請求項１に記載の機器。
各ＥＦＭは、キャリーアウトビットを有するモジュロＢ累積器を含み、Ｂは、プログラム可能な整数値である、請求項３に記載の機器。
前記ノイズシェーピングネットワークは、複数の前記ＥＦＭからの量子化ノイズをキャンセルするように適合されたカスケードされた微分器を含む、請求項３に記載の機器。
前記タイミングコントローラは、有効、アドレス及び時間残差信号を前記シェーピングフィルタに出力して前記フィルタの出力のタイミング及びカーネル補間を制御するように適合される、請求項１に記載の機器。
前記フィルタのインパルス応答は、ｓｉｎｃ窓関数を含む、請求項６に記載の機器。
前記フィルタは、
それぞれが前記フィルタの各ゼロ交差又はタップされた遅延出力のために記憶されたフィルタカーネル値を含む複数の第１メモリと、
それぞれが前記フィルタカーネルの前記補間に用いられる値を含む複数の第２メモリであって、前記第１及び第２メモリは、前記タイミングコントローラからの前記アドレス信号を用いてアクセスされる、複数の第２メモリと、
前記タイミングコントローラからの前記時間残差信号を入力し、前記第１メモリからのフィルタカーネル値及び前記第２メモリからの値を用い、前記入力された第１信号データに適用されるフィルタ係数を補間し、前記タイミングコントローラステートマシンからの制御信号のアサートに応じた前記第２サンプルレートを有する前記第２信号データを形成する組み合わせロジックと、を含む、請求項６に記載の機器。
第１信号データを処理するように構成された機器であって、
前記機器は、
前記第１信号データを受信するように適合された入力ポートであって、前記第１信号データは、第１サンプルレートを有する、入力ポートと、
前記入力ポートに電気的に接続されたコントローラロジックと、含み、
前記コントローラロジックは、
前記入力ポートからの前記第１信号データを受信し、フィルタ機能を用い、前記第１信号データを前記第１サンプルレートとは異なる第２サンプルレートを有する第２信号データに変換するフィルタと、
マルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ）を用い、前記フィルタのタイミング及び補間を制御するように適合されたタイミングコントローラと、を含む、機器。
前記タイミングコントローラは、ステートマシンをさらに含み、前記ＭＡＳＨＤＤＳＭは、前記ステートマシンに接続され、
前記ＭＡＳＨＤＤＳＭは、
カスケードされた複数の誤差フィードバック変調器（ＥＦＭ）であって、各誤差フィードバック変調器（ＥＦＭ）は、タイミング制御信号の一部を出力する、複数の誤差フィードバック変調器（ＥＦＭ）と、
複数の前記ＥＦＭからの前記タイミング制御信号の前記一部を受信し、組み合わされた制御信号を前記ステートマシンに出力するように適合されたノイズシェーピングネットワークと、を含む、請求項９に記載の機器。
各ＥＦＭは、モジュロＢ累算器を含み、入力信号と、ディスクリート積分器又は累算器が続く前の量子化された出力信号との間の差分を計算するように適合されたフィードバックループを含み、Ｂは、整数である、請求項１０に記載の機器。
前記ノイズシェーピングネットワークは、複数の前記ＥＦＭからの量子化ノイズをキャンセルするように適合されたカスケードされた微分器を含む、請求項１０に記載の機器。
前記シェーピングフィルタの前記シェーピング機能は、ｓｉｎｃ窓関数を含む、請求項１０に記載の機器。
前記シェーピングフィルタは、
それぞれが各ゼロ交差において記憶されたフィルタカーネル値を含む複数の第１メモリと、
それぞれが差値を含む複数の第２メモリであって、前記第１及び第２メモリは、前記タイミングコントローラからの前記アドレス信号を用いてアクセスされる、複数の第２メモリと、
前記タイミングコントローラからの前記有効信号が前記入力された第１信号データをリサンプルする時間を示す場合、前記タイミングコントローラから前記時間＿残差信号を入力し、前記第１メモリからのフィルタカーネル値及び前記第２メモリからの差値を用い、前記入力された第１信号データに適用されるフィルタ係数を生成し、前記第２サンプルレートを有する前記第２信号データを形成する、組み合わせロジックと、を含む、請求項１０に記載の機器。
第１信号データを処理する方法であって、前記第１信号データは、第１サンプルレートを有し、前記方法は、
入力デバイスのポートで、前記第１信号データを入力することと、
シェーピング機能を用い、前記第１信号データを前記第１サンプルレートとは異なる第２サンプルレートを有する第２信号データに変換するように適合されたシェーピングフィルタに前記第１信号データを適用することと、
デュアルモジュラスカウンタを用い、前記シェーピングフィルタのタイミングを制御することと、を含む、方法。
前記デュアルモジュラスカウンタは、マルチステージノイズシェーピングデジタルデルタシグマ変調器（ＭＡＳＨＤＤＳＭ）を含む、請求項１５に記載の方法。
前記第１信号データは、前記第１信号データを有する波形を生成するソースからリアルタイムで入力される、請求項１５に記載の方法。
前記シェーピングフィルタの前記シェーピング機能は、ｓｉｎｃ窓関数を含む、請求項１５に記載の方法。