JPS6055457A - チヤネルアダプタ診断方式 - Google Patents
チヤネルアダプタ診断方式Info
- Publication number
- JPS6055457A JPS6055457A JP58163485A JP16348583A JPS6055457A JP S6055457 A JPS6055457 A JP S6055457A JP 58163485 A JP58163485 A JP 58163485A JP 16348583 A JP16348583 A JP 16348583A JP S6055457 A JPS6055457 A JP S6055457A
- Authority
- JP
- Japan
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- channel
- channel adapter
- test
- adapters
- adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（υ 発明の技術分野
本発明はマルチプレクス構成またはデユープレックス構
成のシステム等においてのルートの異なる上位装置から
のアクセスを可能とするため、マイクロプログラム制御
方式の複数のチャネルアダプタを搭載した入出力制御装
置におけるチャネルアダプタの診断方式に関する。
成のシステム等においてのルートの異なる上位装置から
のアクセスを可能とするため、マイクロプログラム制御
方式の複数のチャネルアダプタを搭載した入出力制御装
置におけるチャネルアダプタの診断方式に関する。
（２） 従来技術と問題点
従来、入出力制御装置における、チャネルアダプタの診
断方式としては内部機能試験方式と嬰チャネル接続試験
方式とがあった。
断方式としては内部機能試験方式と嬰チャネル接続試験
方式とがあった。
第１図は従来の診断方式を説明するための図で、通信制
御処理装置の場合を示しており、（１１）は内部機能試
験方式を、（ｂ）は実チヤネル接続試験方式を表わして
いる。
御処理装置の場合を示しており、（１１）は内部機能試
験方式を、（ｂ）は実チヤネル接続試験方式を表わして
いる。
第１図において、１は通信制御処理装置、２は中央演算
制御部、３は主記憶部、４１〜４ｎはチャネルアダプタ
、５１〜５ｎは回線走査機構、６はバス、７は試験ルー
ト、８はホスト側のプロセッサ、９はチャネルを示して
いる。
制御部、３は主記憶部、４１〜４ｎはチャネルアダプタ
、５１〜５ｎは回線走査機構、６はバス、７は試験ルー
ト、８はホスト側のプロセッサ、９はチャネルを示して
いる。
内部機能試験方式の場合は、主記憶部３にロードした試
験プログラムを中央演算制御部２が実行することにより
、例えばチャネルアダプタ４１なら第１図（ａ）の点線
で示す７の試験ルートで診断するものである。この場合
は診断の範囲がチャネルアダプタの基本機能に係る部分
に留昔シ、実際のチャネルとの結合制御に係る部分の診
断が出来ないと言う欠点があった。
験プログラムを中央演算制御部２が実行することにより
、例えばチャネルアダプタ４１なら第１図（ａ）の点線
で示す７の試験ルートで診断するものである。この場合
は診断の範囲がチャネルアダプタの基本機能に係る部分
に留昔シ、実際のチャネルとの結合制御に係る部分の診
断が出来ないと言う欠点があった。
実チヤネル接続試験方式の場合は、第１図（ｂｌに示す
ように、チャネルアダプタとホスト側のプロセッサ８お
よびチャネル９を実際に接続Ｉ７て診断するものであり
、この方式によれば、チャネルアダプタとチャネルの結
合制御に係る複雑なタイミング・シーケンスについても
試験をすることが可能であるが、診断のためにホスト側
のプロセッサを稼動するので、通信制御処理装置単独で
のローカルな試験が出来ないから、システム運用中には
試験が行なえないなど保守上の問題点があった。
ように、チャネルアダプタとホスト側のプロセッサ８お
よびチャネル９を実際に接続Ｉ７て診断するものであり
、この方式によれば、チャネルアダプタとチャネルの結
合制御に係る複雑なタイミング・シーケンスについても
試験をすることが可能であるが、診断のためにホスト側
のプロセッサを稼動するので、通信制御処理装置単独で
のローカルな試験が出来ないから、システム運用中には
試験が行なえないなど保守上の問題点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、特に試験のためのプロ
セッサやチャネルを必要とせずに入出力制御装置単体で
の実行が可能であり１かつチャネルアダプタとチャネル
間の結合制御に係る部分の試験もｎ］能である診断方式
を提供することを目的としている。
セッサやチャネルを必要とせずに入出力制御装置単体で
の実行が可能であり１かつチャネルアダプタとチャネル
間の結合制御に係る部分の試験もｎ］能である診断方式
を提供することを目的としている。
（４）発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおり、自蔵するメモリにロードしたマイクロプログ
ラムにより動作する複数のチャネルアダプタを擁する入
出力制御装置において、任意の２個のチャネルアダプタ
間で両チャネルアダプタが対向する如く接続し得る手段
を設け、該両チャネルアダプタの内の一方のチャネルア
ダプタのメモリに、通常チャネルアダプタと対向してい
るチャネルによると等価な擬似的動作を行なわしめるこ
との可能な制御プログラムをロードして、対向せしめた
チャネルアダプタ間での信号の送受に工つ１チヤネルア
ダプタの試験を行なうことを特徴とするチャネルアダプ
タ診断方式により達成される。
のとおり、自蔵するメモリにロードしたマイクロプログ
ラムにより動作する複数のチャネルアダプタを擁する入
出力制御装置において、任意の２個のチャネルアダプタ
間で両チャネルアダプタが対向する如く接続し得る手段
を設け、該両チャネルアダプタの内の一方のチャネルア
ダプタのメモリに、通常チャネルアダプタと対向してい
るチャネルによると等価な擬似的動作を行なわしめるこ
との可能な制御プログラムをロードして、対向せしめた
チャネルアダプタ間での信号の送受に工つ１チヤネルア
ダプタの試験を行なうことを特徴とするチャネルアダプ
タ診断方式により達成される。
（５） 発明の実施例
第２図は本発明の１実施例の通信制御処理装置を示すブ
ロック図で１′〜３′、４′１〜４′ｎ１５′１〜５′
ｎ１６′は第１図の１−３．４１〜４ｎ。
ロック図で１′〜３′、４′１〜４′ｎ１５′１〜５′
ｎ１６′は第１図の１−３．４１〜４ｎ。
５１〜５ｎ１６と同様であり、１０はサービスプロセツ
ザ部（ＳＶＰ）、１１はチャネルアダプタ間の対向接続
ラインを表わしている。
ザ部（ＳＶＰ）、１１はチャネルアダプタ間の対向接続
ラインを表わしている。
第３図は本発明の１実施例の通信制御処理装置のチャネ
ルアダプタのブロック図であって、１２はチャネルアダ
プタ（ＣＡ）、１３はコモンバス制御部、１４はマイク
ロプロセッサ、１５はコントロールメモリ、１６１〜１
６ｎは外部レジスタ、１７はタグアウト・レジスタ、１
８はタダインレジスタ、１９はバスアウト・レジスタ、
２０はバスイン−レジスタ、２１はゲート回路、２２は
信号レシーバ、２ ａ Ｉｒ、１ｌＦｉ号トライバ、２
４はコモンバスとの接続部、２５は他のチャネルアダプ
タとの接続部、２６はチャネルとの接続部を表わしてい
る。
ルアダプタのブロック図であって、１２はチャネルアダ
プタ（ＣＡ）、１３はコモンバス制御部、１４はマイク
ロプロセッサ、１５はコントロールメモリ、１６１〜１
６ｎは外部レジスタ、１７はタグアウト・レジスタ、１
８はタダインレジスタ、１９はバスアウト・レジスタ、
２０はバスイン−レジスタ、２１はゲート回路、２２は
信号レシーバ、２ ａ Ｉｒ、１ｌＦｉ号トライバ、２
４はコモンバスとの接続部、２５は他のチャネルアダプ
タとの接続部、２６はチャネルとの接続部を表わしてい
る。
第４図はレジスタを説明する図で２７はＣＣ−ルジスタ
、２７１はテストプログラムロードスタート指示ビット
、２７２はテストプログラムエンド指示ビット、２７３
はテストスタート指示ビット、２８はＣＣ−２レジスタ
でテストプログラムロードアドレスを格納し、２９はＣ
Ｃ−３レジスタでテストプログラムデータを格納する。
、２７１はテストプログラムロードスタート指示ビット
、２７２はテストプログラムエンド指示ビット、２７３
はテストスタート指示ビット、２８はＣＣ−２レジスタ
でテストプログラムロードアドレスを格納し、２９はＣ
Ｃ−３レジスタでテストプログラムデータを格納する。
３０はＣＡ−ルジスタで、３０１はマイクロプログラム
ロード開始指示ビット、３０２はマイクロプログラムロ
ード終了指示ビット、３０３はＣＡスタート指示ビット
、３０４はＣＡストップ指示ビット、３０５はテストモ
ード選択有効ビット、３０６はチャネルアダプタ対向試
験モード指示ビット、３１はＣＡ−２レジスタでマイク
ロプログラムロードアドレスを格納し、３２はＣＡ−３
レジスタでマイクロプログラムロードデータを格納する
。
ロード開始指示ビット、３０２はマイクロプログラムロ
ード終了指示ビット、３０３はＣＡスタート指示ビット
、３０４はＣＡストップ指示ビット、３０５はテストモ
ード選択有効ビット、３０６はチャネルアダプタ対向試
験モード指示ビット、３１はＣＡ−２レジスタでマイク
ロプログラムロードアドレスを格納し、３２はＣＡ−３
レジスタでマイクロプログラムロードデータを格納する
。
第５図はチャネルアダプタ間の接続を説明する図で、１
７〜２０．２２．２３．２Ｑ、は第３図と同様であ、ｊ
ｌ）、１２．１２’はチャネルアダプタ、３３はインバ
ータ、３４はアンド回路、３５はチャネルアダプタ対向
試験モード設定信号端子を表わしている。
７〜２０．２２．２３．２Ｑ、は第３図と同様であ、ｊ
ｌ）、１２．１２’はチャネルアダプタ、３３はインバ
ータ、３４はアンド回路、３５はチャネルアダプタ対向
試験モード設定信号端子を表わしている。
チャネルアダプタ間で対向試験を行なうとき、オペレー
タは５ＶＰ１ｏのキーボード／ディスプレイに、ｌ：！
ｌ、チャネルアダブク対向試験モードを選択し、続いて
試験対象とする２台のチャネルアダプタを選択して、そ
の一方をチャネルアダプタモード、他方をチャネルモー
ドとして設定する。５ＶＰＩＯは主記憶部３′にチャネ
ルアダプタの試験プログラムをローティングするために
中央演算制御部２′に対しｃｃ−ｉレジスタのテストプ
ログラムロードスタート指示ビット２７１をオンとする
制御データをコモンバス６′を経由して送出する。また
、チャネルアダプタのテストプログラムを５ＶＰＩＯの
フロッピーディスクがら読み出しながら中央演算制御部
２′へテストプログラムロードアドレスとテストプログ
ラムデータを転送する。中央演算制御部２′はこれらの
情報をそれぞれＣＣ−２レジスタトＣＣ−３レジスタに
受けとＶ主記憶部３′に誉き込む。（通常０有地から１
＠込む）この動作をテストプログラムの最終アドレスま
で繰９返し行ない、それが終了したとき、Ｓ ＶＰ １
０はＣＣ−ルンスタのテストプログラムロードエンド指
示ピッｌ−をオンにしてロードが終了したことを中央演
算制御部２′へ知らせる。
タは５ＶＰ１ｏのキーボード／ディスプレイに、ｌ：！
ｌ、チャネルアダブク対向試験モードを選択し、続いて
試験対象とする２台のチャネルアダプタを選択して、そ
の一方をチャネルアダプタモード、他方をチャネルモー
ドとして設定する。５ＶＰＩＯは主記憶部３′にチャネ
ルアダプタの試験プログラムをローティングするために
中央演算制御部２′に対しｃｃ−ｉレジスタのテストプ
ログラムロードスタート指示ビット２７１をオンとする
制御データをコモンバス６′を経由して送出する。また
、チャネルアダプタのテストプログラムを５ＶＰＩＯの
フロッピーディスクがら読み出しながら中央演算制御部
２′へテストプログラムロードアドレスとテストプログ
ラムデータを転送する。中央演算制御部２′はこれらの
情報をそれぞれＣＣ−２レジスタトＣＣ−３レジスタに
受けとＶ主記憶部３′に誉き込む。（通常０有地から１
＠込む）この動作をテストプログラムの最終アドレスま
で繰９返し行ない、それが終了したとき、Ｓ ＶＰ １
０はＣＣ−ルンスタのテストプログラムロードエンド指
示ピッｌ−をオンにしてロードが終了したことを中央演
算制御部２′へ知らせる。
次に’５ＶＰＩＯは選択ζノ）、た２台のチャネルアダ
プタに対して、１台ごとに第４図に示−ｊ’ｃＡ−ルジ
スタ３０のＣＡストップ指示ビット３０４、テストモー
ド選択有効指示ビット３ ｏｓおよびチャネルアダプタ
対向テストモード表示ビット３０６をオンとする制御デ
ータを転送する。チャネルアダプタはこの制御データを
ＣＡ−ルジスタ３０にセットし停止状態になる。（マイ
クロプロセッサが停止する。）このとき第５図のチャネ
ルアダプタ対向試験モード設定信号端子３５に信号気ｌ
〃が印加さｆしてチャネルアダプタ対向接続ルートが確
立される。
プタに対して、１台ごとに第４図に示−ｊ’ｃＡ−ルジ
スタ３０のＣＡストップ指示ビット３０４、テストモー
ド選択有効指示ビット３ ｏｓおよびチャネルアダプタ
対向テストモード表示ビット３０６をオンとする制御デ
ータを転送する。チャネルアダプタはこの制御データを
ＣＡ−ルジスタ３０にセットし停止状態になる。（マイ
クロプロセッサが停止する。）このとき第５図のチャネ
ルアダプタ対向試験モード設定信号端子３５に信号気ｌ
〃が印加さｆしてチャネルアダプタ対向接続ルートが確
立される。
そして、５ｖｐｉｏはチャネルモードに指足さｉｌ、た
チャネルアダプタに対して、ＣＡ−ルジスタ３００マイ
クロプログラムロード開始指示ピッ） ３０１をオンに
するデータと、チャネル擬似用マイクロプログラムと、
（フロッピーディスクから読み出し乍ら送る〕マイクロ
プログラムロードアドレスとマイクロプログラムロード
データをコモンバスを経由して転送する。これらはＣＡ
−２レジスタ３１およびＣＡ−３レジスタ３２にセット
される。
チャネルアダプタに対して、ＣＡ−ルジスタ３００マイ
クロプログラムロード開始指示ピッ） ３０１をオンに
するデータと、チャネル擬似用マイクロプログラムと、
（フロッピーディスクから読み出し乍ら送る〕マイクロ
プログラムロードアドレスとマイクロプログラムロード
データをコモンバスを経由して転送する。これらはＣＡ
−２レジスタ３１およびＣＡ−３レジスタ３２にセット
される。
チャネルアダプタはこれらの情報を基にチャ、ｔ、ル擬
似用マイクロプログラムをコントロールメモリ１５へ１
き込む。（通常コントロールメモリの０査地からロード
する）この様な制御をマイクロプログラムの最終アドレ
スまで繰り返し、ロードが終了したとき５ｖＰ１０がＣ
Ａ−ルジスタ３０のマイクロプログラムロード終了指示
ビ＞ ト３０２をオンにしてチャネルアダプタに知らせ
る。
似用マイクロプログラムをコントロールメモリ１５へ１
き込む。（通常コントロールメモリの０査地からロード
する）この様な制御をマイクロプログラムの最終アドレ
スまで繰り返し、ロードが終了したとき５ｖＰ１０がＣ
Ａ−ルジスタ３０のマイクロプログラムロード終了指示
ビ＞ ト３０２をオンにしてチャネルアダプタに知らせ
る。
先に選択された他の一力のチャネルアダプタには、同様
の方法で通常運用時のマイクロプログラムがロードさｉ
する。
の方法で通常運用時のマイクロプログラムがロードさｉ
する。
以上の、試験のために対向させた２台のチャネルアダプ
タのタグアウトレジスタ１７お工びタグインレジスタ１
８には、七ノア、それ表１および表２に示す内容の該当
する信＠が足服される。
タのタグアウトレジスタ１７お工びタグインレジスタ１
８には、七ノア、それ表１および表２に示す内容の該当
する信＠が足服される。
準
以上の装備が完了すると５ｖｐｔｏは中央前η４制御部
２′お工び２台のチャネルアダプタに対しそれぞれｃｃ
−ｉレジスタ２７のテストスタート指示ビット２７３お
よびＣＡ−ルジスタのＣＡスタート指示ピット３０３を
オンにして知らせる。
２′お工び２台のチャネルアダプタに対しそれぞれｃｃ
−ｉレジスタ２７のテストスタート指示ビット２７３お
よびＣＡ−ルジスタのＣＡスタート指示ピット３０３を
オンにして知らせる。
これにニジ中央演算制御部２′は主記憶部３′の０香地
からテストプログラムを読み出して実行し、チャネルア
ダプタはコントロールメモリの０香地からマイクロプロ
グラムを読み出して実行してチャネルアダプタの対向試
験が行な才つれる。
からテストプログラムを読み出して実行し、チャネルア
ダプタはコントロールメモリの０香地からマイクロプロ
グラムを読み出して実行してチャネルアダプタの対向試
験が行な才つれる。
（６）発明の効果
本発明の方式によれば、試験のための処理装置やチャネ
ルを必要とすることなく、通信制御処理装置単体でチャ
ネルアダプタとチャネルの対向試験と等価な試験が行な
えるから、通信制御処理装置の保守性が向上するので効
果は大である。
ルを必要とすることなく、通信制御処理装置単体でチャ
ネルアダプタとチャネルの対向試験と等価な試験が行な
えるから、通信制御処理装置の保守性が向上するので効
果は大である。
第１図は従来の診断方式を説明するための図、第２図は
本発明の１実施例の通信制御処理装置を示すブロック図
、第３図は本発明の１実施例の通信制御処理装置のチャ
ネルアダプタのブロック図、第４図はレジスタを説明す
る図、第５図はチャネルアダプタ間の接続を説明する図
である。 １．１′・・・通信制御処理装置、２．２′・・・中央
演算制御部、３、ａ／・、・主記憶部、４１〜４ｎ１４
′１〜４’ｎ、１２．１２′・・・チャネルアダプタ、
５１〜５ｎ・・・回線走査機構、６．６′・・・バス、
７・・・試験ルート、８・・・ホスト側のプロセッサ、
９・・・チャネル、１０・・・ザービスプロセッサ部（
ＳＶＰ）、１１・・・チャネルアダプタ間の対向接続ラ
イン、１３・・・コモンハス制御部、１４・・・マイク
ロプロセッサ、１５・・・コントロールメモリ、１６１
〜１６ｎ・°゛外部レジスタ、１７・・・タグアウトレ
ジスタ、１Ｂ・・・タグインレジスタ、１９・・・バス
アウトンジスタ、２０・・・パスインレジスタ、２１・
・・ケート回路、２２・・・（８号レシーバ、２３・・
・信号ドライバ、２４・・・コモンバスとの接続部、２
５・・・他のチャネルアダプタとの接続部、２６・・・
チャネルとの接続部、２７・・・ＣＣ−ルジスタ、２８
・・・ＣＣ−２レジスタ、２９・・・ＣＣ−３レジスタ
、３０・・・ＣＡ−ルジスタ、３１°°ＣＡ−２レジス
タ、３２・・・ＣＡ−３レジスタ、３３・・・インバー
タ、３４・・・アンド回路、３５・・・チャネルアダプ
タ対向試験モード設足イａ号端子 （１−１−・、） 第１図 ノ′
本発明の１実施例の通信制御処理装置を示すブロック図
、第３図は本発明の１実施例の通信制御処理装置のチャ
ネルアダプタのブロック図、第４図はレジスタを説明す
る図、第５図はチャネルアダプタ間の接続を説明する図
である。 １．１′・・・通信制御処理装置、２．２′・・・中央
演算制御部、３、ａ／・、・主記憶部、４１〜４ｎ１４
′１〜４’ｎ、１２．１２′・・・チャネルアダプタ、
５１〜５ｎ・・・回線走査機構、６．６′・・・バス、
７・・・試験ルート、８・・・ホスト側のプロセッサ、
９・・・チャネル、１０・・・ザービスプロセッサ部（
ＳＶＰ）、１１・・・チャネルアダプタ間の対向接続ラ
イン、１３・・・コモンハス制御部、１４・・・マイク
ロプロセッサ、１５・・・コントロールメモリ、１６１
〜１６ｎ・°゛外部レジスタ、１７・・・タグアウトレ
ジスタ、１Ｂ・・・タグインレジスタ、１９・・・バス
アウトンジスタ、２０・・・パスインレジスタ、２１・
・・ケート回路、２２・・・（８号レシーバ、２３・・
・信号ドライバ、２４・・・コモンバスとの接続部、２
５・・・他のチャネルアダプタとの接続部、２６・・・
チャネルとの接続部、２７・・・ＣＣ−ルジスタ、２８
・・・ＣＣ−２レジスタ、２９・・・ＣＣ−３レジスタ
、３０・・・ＣＡ−ルジスタ、３１°°ＣＡ−２レジス
タ、３２・・・ＣＡ−３レジスタ、３３・・・インバー
タ、３４・・・アンド回路、３５・・・チャネルアダプ
タ対向試験モード設足イａ号端子 （１−１−・、） 第１図 ノ′
Claims (1)
- 自蔵するメモリにロードしたマイクロプログラムにより
動作する複数のチャネルアダプタを擁する入出力制御装
置において、任意の２個のチャネルアダプタ間で両チャ
ネルアダプタが対向する如く接続し得る手段を設け、該
両チャネルアダプタの内の一方のチャネルアダプタのメ
モリに、通常チャネルアダプタと対向しているチャネル
によると等価な擬似的動作を行なわしめることの可能な
制御プログラムをロードして、対向せしめたチャネルア
ダプタ間での信号の送受によって、チャネルアダプタの
試験を行なうことを特徴とするチャネルアダプタ診断方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163485A JPS6055457A (ja) | 1983-09-06 | 1983-09-06 | チヤネルアダプタ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163485A JPS6055457A (ja) | 1983-09-06 | 1983-09-06 | チヤネルアダプタ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055457A true JPS6055457A (ja) | 1985-03-30 |
Family
ID=15774762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163485A Pending JPS6055457A (ja) | 1983-09-06 | 1983-09-06 | チヤネルアダプタ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150956A (ja) * | 1987-12-08 | 1989-06-13 | Hitachi Ltd | チヤネル装置試験方法及びそのためのチヤネル装置 |
| US4964036A (en) * | 1988-12-21 | 1990-10-16 | International Business Machines Corporation | Channel hardware diagnostic apparatus and method |
| JP2006235665A (ja) * | 2005-02-22 | 2006-09-07 | Fujitsu Ltd | コマンドテスタ |
-
1983
- 1983-09-06 JP JP58163485A patent/JPS6055457A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150956A (ja) * | 1987-12-08 | 1989-06-13 | Hitachi Ltd | チヤネル装置試験方法及びそのためのチヤネル装置 |
| US4964036A (en) * | 1988-12-21 | 1990-10-16 | International Business Machines Corporation | Channel hardware diagnostic apparatus and method |
| JP2006235665A (ja) * | 2005-02-22 | 2006-09-07 | Fujitsu Ltd | コマンドテスタ |
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