DE4032571A1 - Einrichtung zur behandlung von paritaetsfehlern in speichergruppen von personal computern - Google Patents

Description

Die Erfindung betrifft das Gebiet der Datenverarbeitung, insbesondere Verbesserungen von Einrichtungen zur Anzeige von Paritätsfehlern, die dazu dienen, in einem Personal- Computer mit einem gruppenweise aufgeteilten Speicher diejenige Gruppe anzuzeigen, in der ein Paritätsfehler aufgetreten ist.

Die Paritätsprüfung ist ein allgemein bekanntes Verfahren, um Fehler bei Datenübertragungen festzustellen. Bei der­ artigen Verfahren wird ein Paritätsbit einem Paket binärer Ziffern, z. B. einem Byte, entweder hinzugefügt oder nicht hinzugefügt, um damit für die gesamte Anzahl der Bits, einschließlich dem Paritätsbit, eine ungerade oder eine gerade Summe zu erhalten. Wenn das Paket übertragen wor­ den ist, wird die gesamte Anzahl der Bits gezählt, und wenn die Summe nicht ungerade oder gerade ist, wie sie es sein sollte, dann ist ein Paritätsfehler aufgetreten. Gängige Hochleistungs-Personal-Computer haben 32 Bit brei­ te Speicher-Datenpfade, in denen die Daten in vier je­ weils acht Bit aufweisenden Bytes angeordnet sind, wobei jedem Byte ein Paritätsbit zugeordnet ist. Eine Paritäts- Prüfschaltung ist mit dem Datenpfad verbunden, und wenn ein Paritätsfehler festgestellt wird, sendet diese Schal­ tung ein Signal, das ein Flipflop einschaltet, welches ein Paritäts-Fehlersignal erzeugt. Das Paritäts-Fehler­ signal wiederum bewirkt eine Hardware-seitige Unterbre­ chung, die an einen Prozessor übermittelt wird, worauf ein Software-seitiges Unterbrechungs-Bearbeitungsprogramm den Fehler untersucht, eine Fehlercodierung auf einem Bild­ schirm anzeigt und den Betrieb des Computers anhält.

Zur Erhöhung der Systemleistung kann der Speicher in der Form von 64 Bit breiten Speichergruppen angeordnet sein, wobei die Daten in dem Speicher in ungeraden/geraden Dop­ pelwörtern von jeweils 32 Bits gespeichert sind. Bei jedem Speicherzugriff wird die Parität für 64 Bits gleichzeitig gelesen und geprüft, so daß ein Fehler nicht einer be­ stimmten Speichergruppe, einem Speichermodul oder einem austauschbaren Speicherfeld isoliert zugeordnet werden kann. Es ist wünschenswert, daß man in der Lage ist, einen Fehler isoliert derjenigen Gruppe zuzuordnen, wo der Fehler aufgetreten ist.

Der Stand der Technik, der uns bekannt ist, erkennt das Problem, stellt aber nur Lösungen zur Verfügung, die komplizierter und teurer sind als die in unserer Erfin­ dung angegebene Lösung. Beim Stand der Technik ist jeder Speicherbank eine Paritäts-Prüfschaltung zugeordnet, zu­ sammen mit zusätzlicher Hardware, die ebenfalls jeder Gruppe zugeordnet ist. Beispiele von derartigem Stand der Technik sind nachfolgend angegeben:

Das IBM Technical Disclosure Bulletin, Vol. 20, Nr. 11B, Aprilil 1978, Seiten 4838 und 4834 offenbart ein "Micro­ code Integrity Checking" bei dem eine Mehrzahl von Modulen jeweils Paritäts-Prüfschaltungen und Zähler beaufschlagen. Zusätzlich zu den Daten und den Paritätsbits speichern die Module Zählfelder. Einfache Bit-Fehler werden durch die Paritätsprüfung festgestellt und doppelte Bit-Fehler werden durch die Zähler festgestellt. Der Bericht erläu­ tert dann, daß es "einfach ist festzustellen, welcher Modul ausgefallen ist", aber er unterläßt es, genau zu be­ schreiben, wie dies erreicht werden kann.

JP 56-19 593 beschreibt kurz ein "Parity Check Processing System for Memory", in dem zwei Paritäts-Prüfschaltungen von zwei Speichergruppen ein Status-Anzeigeregister be­ aufschlagen. Das Ergebnis der Prüfschaltungen wird "je­ weils einzeln auf dem Status-Anzeigeregister mitgeteilt", und ein Prozessor kann dann gewisse Aktionen auf der Grundlage des Inhalts des Registers vornehmen. Details der einzelnen Mitteilungen sind jedoch nicht offenbart.

US 48 09 276, R. A. Lemay u. a. offenbart einen "Memory Failure Detection Apparatus", der Speichergruppen aufweist sowie Fehler-Erkennungs- und Korrekturschaltungen, die jeder Gruppe zugeordnet sind. Ein Zähler ist ebenfalls jeder Gruppe zugeordnet, der die Anzahl der aufgetrete­ nen Korrekturen auflistet. Ein Prozessor fragt die Zäh­ ler in periodischen Abständen ab und gibt dann Mittei­ lungen aus für den Austausch von Speicherkarten.

Eines der Ziele der Erfindung ist es, eine einfache, kostengünstige Paritätsprüfung für ein gruppenweise an­ geordnetes Speichersystem anzugeben, bei der die Gruppe, in der ein Fehler auftritt, sofort identifiziert werden kann.

Ein weiteres Ziel ist es, eine einfache, kostengünstige Paritätsprüfung für ein aus zwei Gruppen bestehendes Speichersystem anzugeben, die die Notwendigkeit von dop­ pelter Hardware beseitigt, die bisher jeder Gruppe zuge­ ordnet war, um dadurch eine Anzeige zu ermöglichen, welche Gruppe den Paritätsfehler erzeugt hat.

In wenigen Worten; ein Speicher gemäß der Erfindung besitzt zwei Gruppen, die mit zwei Paritäts-Prüfschaltungen ver­ bunden sind, die eine Unterbrechung auslösen, wenn ein Paritätsfehler auftritt. Eine Schaltung ist darüber hin­ aus ausschlaggebend dafür, daß ein Prüf-Bit in einem Re­ gister gesetzt wird. Wenn eine Unterbrechung auftritt, stellt ein Unterbrechungs-Bearbeitungsprogramm den Zu­ stand des Prüf-Bits fest und gibt eine Mitteilung aus, die anzeigt, welche Gruppe den Fehler hervorgerufen hat.

Andere Ziele und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung ersichtlich werden, die in Verbindung mit den zugehörigen Zeichnungen vorgenommen wird.

Fig. 1 ist ein Blockdiagranm eines Personal-Computers, der die Erfindung verkörpert; und

Fig. 2 ist ein Flußdiagramm von Funktionsschritten, die von dem in Fig. 1 gezeigten Computer ausgeführt werden.

Unter Bezugnahme auf Fig. 1 enthält ein Personal-Computer einen Mikroprozessor 10, der mit einem aus zwei Speicher­ gruppen 12 und 14 bestehenden Hauptspeicher über zwei Paritäts-Prüfeinheiten 16 und 18 verbunden ist. Eine Speichersteuerung 20 ist mit dem Mikroprozessor und den Speichergruppen verbunden, um den Betrieb des Hauptspei­ chers zu steuern. Die Paritäts-Prüfeinheiten arbeiten in einer üblichen Weise und sind derart wirksam, daß sie Paritäts-Fehlersignale erzeugen, wenn sie Paritätsfehler feststellen.

Zwei Zwischenspeicher oder Flipflops 22 und 24 weisen Aus­ gangsleitungen 28 und 30 auf, die an die Eingänge einer mit zwei Eingängen versehenen ODER-Schaltung oder logi­ schen Einheit 26 angeschlossen sind. Die Ausgangsleitun­ gen sind auch jeweils zu den Löscheingängen der Zwischen­ speicher rückgekoppelt, um die Ausgangssignale zwischen­ zuspeichern, sobald sie auftreten. Die Zwischenspeicher 22 und 24 weisen des weiteren Eingangsleitungen 25 und 27 auf, die jeweils an die Ausgänge der Paritäts-Prüfein­ heiten 16 und 18 angeschlossen sind. Des weiteren sind die Zwischenspeicher mit Eingangsleitungen 29 und 31 ver­ sehen, die an die Speichersteuerung 20 angeschlossen sind, um von dort ein Taktsignal von der Adress-Impuls­ leitung zu erhalten. Wenn eine der Paritäts-Prüfeinheiten einen Paritätsfehler feststellt, wird ein Paritäts-Fehler­ signal über die jeweilige Ausgangsleitung 25 oder 27 zu dem entsprechenden Zwischenspeicher 22 oder 24 gesandt, wobei dieser Zwischenspeicher dann durch den Erhalt des nächsten Taktsignals gesetzt wird und dadurch ein aktives Ausgangssignal erzeugt. Der aktive Ausgang des gesetzten Zwischenspeichers schaltet dann die ODER-Schaltung 26 um, so daß ein Paritäts-Fehlersignal zu einer Unterbrechungs- Steuerung 34 übermittelt wird. Diese Steuerung ist durch eine Leitung 36 mit einem Unterbrechungs-Eingang des Mikroprozessors 10 verbunden, um eine Unterbrechung her­ vorzurufen als Antwort auf den Erhalt eines Paritäts- Fehlersignals von der Einheit 26.

Der Ausgang 30 des Zwischenspeichers 22 ist des weiteren mit einem Eingang für eine einzige Bit-Position 41 eines einem adressierbaren Eingangs-/Ausgangs-Anschluß 38 zu­ gehörigen Registers 40 verbunden. Ein aktives Signal von dem Zwischenspeicher 22 setzt somit die Bit-Position 41 (auf die hier auch als Prüf-Bit Bezug genommen wird) als Antwort auf ein Paritäts-Fehlersignal, das von der Spei­ chergruppe 12 ausgeht.

Der Personal-Computer enthält des weiteren eine übliche Unterbrechungs-Bearbeitung, die in einer naheliegenden Weise modifiziert ist, um die in Fig. 2 gezeigten Funk­ tionen zur Verfügung zu stellen. Wenn der Mikroprozes­ sor eine Unterbrechung einleitet, stellt das Unterbre­ chungs-Bearbeitungsprogramm zuerst fest, daß die Unter­ brechung durch einen Paritätsfehler ausgelöst worden ist, und geht dadurch zu einer Paritäts-Unterbrechungs­ bearbeitung 42 über. Dies bewirkt zuerst im Schritt oder in der Funktion 44, daß der Inhalt des Registers 40 des Eingabe-/Ausgabe-Anschlusses 38 in den Mikroprozessor ein­ gelesen wird. Im Schritt 46 wird dann festgestellt, ob das Prüf-Bit des Registers 40 gesetzt worden ist oder nicht. Wenn es gesetzt worden ist, dann wird im Schritt 48 eine Mitteilung erzeugt, die anzeigt, daß ein Paritätsfehler in der Speichergruppe 12 aufgetreten ist. Andernfalls wird im Schritt 50 eine Mitteilung erzeugt, die anzeigt, daß ein Fehler in der Speichergruppe 14 aufgetreten ist. Die Fehlermeldungen können dann dazu verwendet werden, um die fehlerhafte Speichergruppe zu warten oder zu er­ setzen. Es sollte auch noch festgehalten werden, daß in dem unwahrscheinlichen Fall von in beiden Gruppen auf­ tretenden Paritätsfehlern die daraus resultierende Mit­ teilung nur auf einen Fehler der Gruppe 12 hinweisen würde. Nachdem diese Gruppe wieder in Ordnung gebracht worden ist, würde die andere Gruppe jedoch bei weiteren Tests des Computersystems den Fehler wiederholen und sie könnte ersetzt werden, nachdem die Fehler-Mitteilung aus­ gegeben worden ist.

Der grundsätzliche Vorteil der Erfindung ist die Einfach­ heit der Lösung des Problems, wie eine Speichergruppe identifiziert werden kann, in der ein Paritätsfehler auf­ getreten ist. Es ist für Fachleute offensichtlich, daß Detailänderungen gemacht werden können, ohne daß dadurch der Umfang der Erfindung verlassen werden würde, wie er in den nachfolgenden Ansprüchen festgelegt ist.

Claims (5)

1. System zum Prüfen von Paritäten in einem Personal- Computer, der einen in zwei Speicherbänke unterteil­ ten Hauptspeicher aufweist, mit den folgenden Merk­ malen:
erste und zweite Paritäts-Prüfeinheiten, die jeweils mit verschiedenen Speichergruppen verbunden sind, wobei jede Einheit dazu vorgesehen ist, ein Paritäts- Fehlersignal zu erzeugen, wenn sie einen Paritätsfeh­ ler feststellt bei Datenzugriffen auf diejenige Speichergruppe, mit der sie verbunden ist;
erste und zweite Zwischenspeicher, die mit der ersten bzw. der zweiten Paritäts-Prüfeinheit verbunden sind, um von dort das Paritäts-Fehlersignal zu empfangen, wobei jeder Zwischenspeicher eine Ausgangsleitung aufweist, auf der ein aktives Signal ausgegeben wird, wenn ein Paritäts-Fehlersignal von derjenigen Paritäts- Prüfeinheit empfangen wird, mit der der Zwischenspei­ cher verbunden ist;
eine logische Schaltung, die mit den Ausgängen der Zwischenspeicher verbunden ist, und die dazu vorge­ sehen ist, ein Paritäts-Unterbrechungssignal zu erzeugen, wenn sie ein aktives Signal auf einer der Ausgangsleitungen der Zwischenspeicher empfängt;
sowie Mittel, die eine Signalleitung enthalten, die mit der Ausgangsleitung des ersten Zwischenspeichers verbunden ist, die in Verbindung mit einem Paritäts- Unterbrechungssignal eine Anzeige zur Verfügung stellen, in welcher Speichergruppe der Paritätsfehler aufgetreten ist.

2. System nach Anspruch 1 mit einem Register, das mit der Signalleitung verbunden ist, wobei das Register durch den Empfang eines aktiven Signals auf der Ausgangsleitung des ersten Zwischenspeichers gesetzt werden kann.

3. System nach Anspruch 2, mit einem adressierbaren Eingangs-/Ausgangsanschluß, wobei das Register ein Teil dieses Anschlusses ist, und mit einem Mikro­ prozessor, der mit dem Anschluß verbunden ist, um auf das Register zuzugreifen.

4. System nach Anspruch 3, mit einer Unterbrechungs- Steuerung, die derart mit der logischen Schaltung verbunden ist, daß sie das Paritäts-Unterbrechungs­ signal empfängt, wobei die Steuerung des weiteren mit dem Mikroprozessor verbunden ist, um eine Unter­ brechung einzuleiten, wenn sie das Paritäts-Unter­ brechungssignal empfangen hat.

5. System nach Anspruch 4, mit Mitteln zur Unterbre­ chungs-Bearbeitung, die mit dem Mikroprozessor ver­ bunden sind, und die in Abhängigkeit von dem Mikro­ prozessor tätig werden und eine Unterbrechung ein­ leiten, um auf das Register zuzugreifen, dessen Inhalt zu untersuchen und eine Mitteilung auszugeben, mit der angezeigt wird, in welcher Speichergruppe der Pari­ tätsfehler aufgetreten ist.