JPH0496844A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、キャッシュメモリ制御回路に関する。

［従来の技術］ 従来、キャッシュメモリ制御回路においては、キャッシ
ュメモリへのライト時にはキャッシュメモリに正しくデ
ータが書き込まれたかどうかのチエツクは行なってなく
、キャッシュメモリからのリード時に読み出したデータ
に対してパリティチエツクを行なっていた。このような
従来のキャッシュメモリ制御回路では、読み出したデー
タにパリティエラーがあっても、ライト動作に問題があ
ったのか、リード動作に問題があったのかどうかが分か
らすエラーの原因調査が複雑になっていた。

［発明が解決しようとする課題］ 上述した従来のキャッシュメモリ制御回路では、キャッ
シュメモリへのライト時にエラーチエツクを行なってい
ないために、ライトデータがまちがいなくキャッシュメ
モリに書き込まれたかどうかの確証が得られない。した
がってキャッシュメモリリード時、リードデータにおい
てパリティエラーを検出してもエラー解析が困難となり
、また、キャッシュメモリライト時に正しくデータが書
き込まれなかったことによるパリティエラーだった場合
はプログラムをどこまで戻せばよいか判断できず、リト
ライが不可能となる。

［課題を解決するための手段］ 本発明のキャッシュメモリ制御回路は、キャッシュメモ
リへの書き込み時そのライトデータとキャッシュメモリ
に書き込まれたライトデータを読み出しそれらの一致を
みる比較回路と、前記比較回路で一致か得られなかった
場合エラーを検出する回路とを具備することを特徴とす
る。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

この実施例は、データバス１と、キャッシュメモリライ
トデータを格納するライトデータレジスタ３と、キャッ
シュメモリアドレスを格納するアドレスレジスタ４と、
キャッシュメモリリードデータ１０のパリティチエツク
を行なうパリティチエツク回路１２と、キャッシュメモ
リライトデータ８とキャッシュメモリリードデータ１０
とをキャッシュメモリライトマスク信号５が示すバイト
において１バイト単位で一致チェックを行なう比較回路
１３と、パリティチエツク回路１２でパリティエラーを
検出した場合や比較回路１３で一致が得られなかった場
合にそれぞれの回路の出力信号が有効か無効かを判断し
てハードエラーを検出するエラー検出回路１１とを具備
する。

次に第１図の実施例の動作について詳細に説明する。

主記憶からプログラムやオペランドを読み出したい場合
、キャッシュメモリアドレスを格納しているアドレスレ
ジスタ４の出力信号４０１によりキャッシュメモリ６を
アクセスし、データとパリティビットをキャッシュメモ
リリードデータ１０として読み出し、パリティチエツク
回路１２でパリティチエツクを行なう。エラー検出回路
１１ではパリティチエツク回路１２の出力信号１２１と
リードリクエスト時にキャッシュメモリ６にヒツトした
ことを示すキャッシュリードヒツト信号１７との論理積
をとりパリティチエツク回路１２の出力信号１２１が有
効かどうかを判断してエラー検出回路１１の出力信号１
８を生成する。つまりパリティチエツク回路１２でパリ
ティエラーを検出してもキャッシュメモリ６にリードヒ
ツトしなければそのパリティエラーは無視される。

また、読み出したいデータがキャッシュメモリ６に存在
しなかった場合、中央処理装置は主記憶さらその読み出
したいデータを含む１ブロツクを読み出し、データバス
１を介して主記憶リードデータ２としてその１ブロツク
のデータを受けとる。

そしてキャッシュメモリのアドレスを格納しているアド
レスレジスタ４の出力信号４０１が示すキャッシュメモ
リ６のアドレスにキャッシュメモリライトデータセレク
タ１４で選ばれた主記憶り−ドデータ２がキャッシュメ
モリライトデータ８として書き込まれる。このとき、比
較回路１３はキャッシュメモリライトデータ８とキャッ
シュメモリリードデータ１０とをキャッシュメモリライ
トマスク信号５に応じて全バイト一致チエツクを行なう
。一致した場合は比較回路１３の出力信号１３１は“Ｏ
”になり、不一致の場合は°゛１１パる。エラー検出回
路１１では比較回路１３の出力信号１３１と、キャッシ
ュメモリ６にデータを書き込むタイミングであることを
示しているキャッシュメモリライトタイミング信号１６
との論理積をとり、比較回路１３の出力信号１３１が有
効かどうかを判断してエラー検出回路１１の出力信号１
８を生成する。つまり、比較回路１３てキャッシュメモ
リライトマスク信号５が示すキャッシュメモリライトデ
ータ８とキャッシュメモリリードデータ１０のバイト位
置のデータを比較して不一致であっても、キャッシュメ
モリにデータを書き込むタイミングでなければ比較回路
１３の出力信号１３１は無視されてエラー検出回路１１
でエラーを検出することはない。

主記憶に対して書き込みを行なう場合は、キャッシュメ
モリ６にも対応するデータが存在すればキャッシュメモ
リライトデータを格納しているライトデータレジスタ３
の出力信号３０１がキャッシュメモリライトデータセレ
クタ１４で選ばれ、キャッシュメモリライトデータ８に
なる。そしてキャッシュメモリアドレスを格納している
アドレスレジスタ４の出力信号４０１が指しているキャ
ッシュメモリ６の内容をキャッシュメモリライトデータ
８によりキャッシュメモリライトマスク信号５に応じて
更新する。このときも比較回路１３ではキャッシュメモ
リに書き込まれたキャッシュメモリライトデータ８と、
キャッシュメモリリードデータ１０をキャッシュメモリ
ライトマスク信号５に応じて一致チェックを行なう。エ
ラー検出回路１１では比較回路１３の出力信号１３１と
、キャッシュメモリライトタイミング信号１６との論理
積をとり、比較回路１３の出力信号１３１が有効かどう
かを判断してエラー検出回路１１の出力信号１８を生成
する。

このようにキャッシュメモリ６ヘデータを書き込んだ際
、キャッシュメモリライトデータ８とキャッシュメモリ
６に書き込まれたデータをキャッシュメモリリードデー
タ１０として読み出して、キャッシュメモリライトマス
ク信号５に応じて一致チェックを行なうことによりキャ
ッシュメモリ６へのライト動作が正しく行なわれたかど
うかの確認がとれる。これによりキャッシュメモリ６に
リードヒツトして読み出したキャッシュメモリリードデ
ータ１０にパリティエラーがあった場合にライト動作に
問題はなくリード動作に問題があると限定でき、エラー
の原因調査がしやすくなる。

［発明の効果］ 以上説明したように本発明は、キャッシュメモリにデー
タを書き込む際に、書き込んだデータをキャッシュメモ
リから読み出して、キャッシュメモリへ書き込む前のラ
イトデータと一致チェックを行なうことにより、直ちに
ライト動作が正しく行なわれたかどうか確証が得られる
。これによりキャッシュメモリリード時にリードデータ
にパリティエラーを検出した際、ライト動作に問題がな
いのでリード動作だけに限定することができ、パリティ
エラーの調査がしやすくなるという効果がある。また、
リトライが可能となる効果かある。

図　　面　　の　　簡　　単　　な　　説　　間第１図
は本発明の一実施例の構成を示すブロック図である。

１・・・データバス、３・・・ライトデータレジスタ、
４・・・アドレスレジスタ、５・・・キャッシュメモリ
ライトマスク信号、６・・・キャッシュメモリ１１・・
・エラー検出回路、１２・・・パリティチエツク回路、
１３・・・比較回路。

Claims (1)

【特許請求の範囲】
1. キャッシュメモリへの書き込み時そのライトデータとキ
   ャッシュメモリに書き込まれたライトデータを読み出し
   それらの一致をみる比較回路と、前記比較回路で一致か
   得られなかった場合エラーを検出する回路とを具備する
   ことを特徴とするキャッシュメモリ制御回路。