JPS63115258A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理システムにおいてシステムバスに接続
された制御部に関し、特にチャネル番号’に！するすべ
ての制御部に対するチャネル番号の設定確認方式に関す
る。

（従来の技術） 従来、システムバスに接続されるすべての制御部におい
ては、チャネル番号によって上記各制御部が識別されて
いる。チャネル番号の設定はハードウェアにより固定、
あるいはスイッチ等により変更することが可能であり、
各制御部単位で設定が行われていた。

（発明が解決しようとする問題点） 上述した従来のチャネル番号設定方式では、多数の制御
部がシステムバスに接続された場合の設定、および制御
部の不良による交換における再設定時の誤設定によりチ
ャネル番号が重複して設定され、異常動作が発生しても
、いずれの制御部で重複して設定されたかを確認できな
いという欠点があった。

本発明の目的は、システムバスに接続されチャネル番号
の与えられたすべての制御部をデイジーチェーンによっ
て接続し、その接続状態を示す状態レジスタを各制御部
に設け、最上位に存在する制御部より出力される制御信
号により順に最下位の制御部まで上記状態レジスタに情
報を設定し、システムバスを介して各チャネル番号にア
クセスして状態レジスタの同各を読取ることにより上記
欠点を除去し、チャネル番号の誤設定により重複して設
定された制御部を検出できるように構成したことを特徴
とする情報処理装置を提供することにある。

（問題点を解決するための手段） 本発明による情報処理装置は電源確定信号検出回路と、
制御信号検出回路と、カウンタと、カウンタ制御回路と
、セレクタと、状態設定制御回路と、状態レジスタと、
制御信号発生回路とを具備して各制御部を構成し、各制
御部はそれぞれ個有のチャネル番号を有するとともに、
システムバスを介して相互に接続したものである。

電源確定信号検出回路は、電源投入時の状態を表わすシ
ステムバス上の電源確定信号の変化を検出するためのも
のである。

制御信号検出回路は、上位に制御部が存在するか否かを
調べ、存在する場合には上位の制御部からの制御信号を
検出するためのものである。

カウンタは、制御信号検出回路によって検出された信号
パルスを検出信号としてカウントするためのものである
。

カウンタ制御回路は、電源確定信号検出回路から出力さ
れた検出信号によりカウンタを初期化するためのもので
ある。

セレクタは、カウンタからのカウント値を入力して、カ
ウント値に対応した状態信号を発生させるためのもので
ある。

状態設定制御回路は、セレクタからの状態信号、制御信
号検出回路からの検出信号、および電源確定信号検出回
路からの検出信号により状態の設定にかかわる処理を制
御するためのものである。

状態レジスタは、状態設定制御回路からの状態信号にか
かわるデータを格納するためのものである。

制御信号発生回路は、状態設定制御回路からの制御出力
によジデイジーチェインによって接続された下位の制御
部に対する制御信号を発生するためのものである。

（！ｉ！　流側） 次に１本発明について図面を参照して詳細に説明する。

第１図は、本発明による情報処理装置の一実施例の一部
分を示すブロック図であり、そのデイジーチェーンによ
る接続状態を示すブロック　　・図である。

第１図において、１は情報処理システム内においてアド
レス、データおよびコントロール信号を伝搬させる几め
のシステムバス、２〜６はそれぞれ個別、あるいは同一
の機能を有する第１〜第５の制御部、７１〜７４は第１
〜第５の制御部２〜６を相互にデイジーチェーンによっ
て接続するための制御信号線である。

第２図は、本発明による情報処理装置の他の一部分を示
すブロック図である。第２図に示すブロック構成図は、
チャネル番号の設定確認に係わる状態レジスタへのデー
タの設定に関するブロック図である。

第２図において、５１はシステムバス、５２は電源投入
時の状態を表わすシステムバス５１上の電源確定信号の
変化を検出するための電源確定信号検出回路、５３は上
位に制御部が存在するか否かを調べ、存在する場合には
上位の制御部からの制御信号を検出するための制御信号
検出回路、５４は制御信号検出回路５３によって検出さ
れた信号パルスをカウントするためのカウンタ、５５は
電源確定信号検出回路５２からの出力によりカウンタ５
４を初期化するためのカウンタ制御回路、５６はカウン
タ５４からのカウント値を入力し、カウンタ値に対応し
た状態信号を発生させるためのセレクタ、５７はセレク
タ５６からの状態信号、制御信号検出回路５３からの検
出信号、および電源確定信号検出回路５２からの検出信
号により状態設定に係わる処理を制御するための状態設
定制御回路、５８は状態設定制御回路５７からの状態信
号に係わるデータを格納するための状態レジスタ、５９
は状態設定制御回路５７からの制御出力によりデイジー
チェーンによって接続された下位の制御部に対する制御
信号を発生するための制御信号発生回路、６０は上位に
制御部が存在する場合には上位側から出力される第１の
制御信号を乗せるための信号線、６１は下位に接続され
た制御部に対して状態を設定するための第２の制御信号
を乗せるための信号線である。

第３図は、第２図に示す第１および第２の制御信号の状
態を示すタイミングチャートである。

第４図は、第１図および第２図における制御信号の状態
を表わす情報を示す説明図である。第１図に示したよう
に、システムバス１に接続すれた第１〜第５の制御部２
〜６において、デイジーチェーンによって接続された最
上位に位置する第１の制御部２では、第３図（ａ）に示
す第１の制御信号の状態を制御信号検出回路５３によっ
て検出し、本制御部より上位に他御部が存在しないこと
を認識して、状態設定制御回路５７に対し、本制御部が
最上位に位置していることを通知する。上記通知および
電源確定信号検出回路５２からの検出信号出力を受取っ
た状態設定制御回路５７では、状態レジスタ５８に対し
て１本制御部がデイジーチェーンによって接続された制
御部内において最上位に位置することを表わす第４図（
ａ）に示すような情報を格納する。

次段に接続された第２の制御部３に対する制御信号を発
生させるための制御出力を、制御信号発生回路５９に対
して送出することにより上記状態を第２の制御部３へ通
知し、上記通知を受けた制御信号発生回路５９では第２
の制御部３に対して、第３図（ａ）に示すような第２の
制御信号を発生する。

次に、第１の制御部２の制御信号発生回路３９から送出
された第２の制御信号を、第３図（ｂ）に示すように、
第１の制御信号として受けた第２の制御部３では、制御
信号検出回路５５によって信号線６０上の第１の制御信
号の到来を確認し、カウンタ５４および状態設定制御回
路５７に対して、電源確定信号検出回路５２からの検出
情報による制御信号の待ち状態を解除し、カウンタ５４
では信号線６０上の第１の制御信号のパルス数をカウン
トし、カウント結果である′１″をセレクタ５６に対し
て通知し、上記通知を受けたセレクタ５６では通知情報
である１１″に対応した状態信号を状態設定制御回路５
７に対して出力する。上記出力を受けた状態設定制御回
路５７では、出力情報に対応してデイジーチェーンによ
る接続の最上位から２番目に位置することを示す第４図
（ｂ）に示すような情報を状態レジスタ５８に格納し、
次段に接続された第３の制御部４に対する制御信号を発
生させるための制御出力を制御信号発生回路５９に対し
て送出して上記状態を通知する。上記通知を受けた制御
Ｉ信号発生回路５９では第３の制御部４に対して第３図
（ｂ）に示すような第２の制御信号を発生する。

上述した動作をデイジーチェーンによって相互に接続さ
れた第５の制御部６まで実行することにより、各制御部
内の状態レジスタ５８には第４図（ａ）〜（ｅ）に示し
た情報が順に設定さ２″Ｌ、第１の制御部２および第５
の制御ｓ６において重複したチャネル番号が設定された
場合に、上記ｘ複＋　−？　４　ル番号アクセスによる
状態レジスタ５８の内容を読取り、第４図（ｆ）に示し
たような情報が通知される。これにより、デイジーチェ
ーンによって相互に接続され九制御部において、最上位
制御部より何番目と何番目とのチャネル番号が重複して
設定されているか否かを検出することが可能となる。

（発明の効果） 本発明は以上説明し次ように、システムバスに接続され
チャネル番号を与えられ几すべての制御部をデイジーチ
ェーンによって接続し、その接続状態を示す状態レジス
タを各制御部に設け、最上位に存在する制御部より出力
される制御信号により順に最下位の制御部まで上記状態
レジスタに情報を設定し、システムバスを介して各チャ
ネル番号にアクセスして状態レジスタの内容を読取るこ
とにより、設定されているチャネル番号の誤設定による
重複を、各制御部に対して割当てた状態レジスタの内容
によって容易に検出できるという効果がある。

【図面の簡単な説明】

第１図は、本発明による情報処理装置の一実施例におけ
るデイジーチェーンによる接続状態を示すブロック図で
ある。 第２図は、チャネル番号の設定確認に係わる状態レジス
タへの設定を示すブロック構成図である。 第３図および第４図は、第１図および第２図に対する説
明を補足するための説明図である。 １．５１・・・システムバス ２〜６・・・制御部 ５２・・・電源確定信号検出回路 ５３・・・制御信号検出回路　　５４・・・カウンタ５
５・・・カウンタ制御回路　　５６・・・セレクタ５７
・・・状態設定制御回路 ５８・・・状態レジスタ ５９・・・制御信号発生回路 ７．６０．６１・・・信号線

Claims (1)

【特許請求の範囲】
1. 電源投入時の状態を表わすシステムバス上の電源確定信
   号の変化を検出するための電源確定信号検出回路と、上
   位に制御部が存在するか否かを調べ、存在する場合には
   前記上位の制御部からの制御信号を検出するための制御
   信号検出回路と、前記制御信号検出回路によつて検出さ
   れた信号パルスを検出信号としてカウントするためのカ
   ウンタと、前記電源確定信号検出回路から出力された検
   出信号により前記カウンタを初期化するためのカウンタ
   制御回路と、前記カウンタからのカウント値を入力して
   前記カウント値に対応した状態信号を発生させるための
   セレクタと、前記セレクタからの前記状態信号、前記制
   御信号検出回路からの前記検出信号、および前記電源確
   定信号検出回路からの前記検出信号により状態の設定に
   かかわる処理を制御するための状態設定制御回路と、前
   記状態設定制御回路からの状態信号にかかわるデータを
   格納するための状態レジスタと、前記状態設定制御回路
   からの制御出力によりデイジーチェーンによつて接続さ
   れた下位の制御部に対する制御信号を発生するための制
   御信号発生回路とを具備して各制御部を構成し、前記各
   制御部はそれぞれ個有のチャネル番号を有するとともに
   、システムバスを介して相互に接続したことを特徴とす
   る情報処理装置。