JPH01288945A - エラー回復制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 端末装置から複数個の主記憶装置へのアクセスを制御す
る主記憶制御装置のエラー回復装置に関し、 主記憶装置へのアクセス時においてチエツク停止、又は
ハング状態を回避して主記憶装置へのアクセスを可能に
することを目的とし、 複数個の主記憶装置と複数個の端末装置とが２個の主記
憶制御Ｉｌ装置を介してクロスバ−接続されたシステム
において、主記憶制御装置内に前記主記憶装置のバンク
の総数に対応するバンクのビジー状態を記憶するラッチ
と、入力部に各端末装置からのリクエスト信号を受ける
ローカル入力ポートと、相手主記憶υＪＩＢ装置からの
リクエスト信号を入力するリモート入力ボートと、これ
ら一対のラッチの対応するビットが一致しているかどう
かを比較する比較回路とを具備し、各端末装置からのリ
クエストによるビジー状態を前記ラッチに全く同じ値が
格納されるように構成しておき、前記比較回路出力によ
り一対のラッチの対応するビットが一致しなくなる同期
くずれが生じたことを検出したら、互いにラッチの全て
の内容をリセットするように構成する。

［産業上の利用分野］ 本発明は、端末装置から複数個の主記憶装置へのアクセ
スを制御する主記憶制御装置のエラー回復装置に圓づ゛
る。

［従来の技術］ 第３図は、従来装置の構成例を示すブロック図である。

複数個の主記憶装置（ＭＳｔＪ）１と、複数個の端末装
置２とが２個の主記憶制御装置３を介してクロスバ−接
続されている。主記憶制御装置３と主記憶装置１間は出
力ボート３ｂで接続され、主記憶制御装Ｎ３と端末装置
２は入力ボート３ｃでそれぞれ接続されている。入力ボ
ート３ｃは、ローカル用とリモート用にそれぞれ分かれ
、一方のローカルボートと他方のリモートボートと。

がそれぞれ互いに接続されている。

端末装Ｍ２としては、ＣＰＵやベクトルプロセッサ■Ｕ
等が用いられる。３ａは、主記憶装置１のバンク総数に
対応した数だけのビジー状態を記憶するラッチであり、
両方の主記憶制御装置３にそれぞれ設けられている。

第４図は、各主記憶装置の分割状態を示す図である。１
個の記憶装置が例えば１２８バンクより組成されており
、図の斜線領域が１ＷＡのバンクである。この記憶装置
へのアクセスは、このバンク単位でなされる。第３図に
示す例の場合、主記憶装置が４個あるので、バンク総数
は１２８Ｘ４の５１２個となる。従って、ラッチ３ａの
ビット数は５１２ピツトとなり、アクセスされているバ
ンクに対応した番地のビットがビジー状態で１になる。

各端末装置２は、主記憶装置１をアクセスする場合、ビ
ジーチｘツク（Ｂｕｓｙ　　Ｃｈｅｃｋ）を行い、アク
セスするバンクがビジー状態（１が立っている状態）の
場合には、アクセスが禁止される。アクヒスされたバン
クは、書込み又は読出しが終了したらリセットされ、Ｏ
になる。０になったバンクに対しては、端末装！！２か
らのアクセスが可能となる。

この種のマルチプロセッサシステムでは、例えばＭＣＵ
Ｏ側のＣＰＵ０からのリクエストがあったものとすると
、そのリクエストはローカルの入力ボート３ｃに入ると
共に、同じ情報が相手側（ＭＣＵｌ）のリモート入力ボ
ート３ｃに入る。

逆にＭＣＵｌ側のＣＰＵ２からリクエストがあったもの
とすると、そのリクエストはローカルの入力ボート３ｃ
に入ると共に、同じ情報が相手側（ＭＣＵＯ）のリモー
ト入力ボート３ｃに入る。

そして、それぞれの入力ボートから入ったリクエスト情
報により、ラッチ３ａの対応する番地にビジー状態を示
す１″が書込まれる。この結果、両方のラッチ３ａには
全く同じビジー状態を示すデータが書込まれることにな
る。但し、実際の主記憶装置１へのアクセスはローカル
入力ボート３ｃからのみによる。

このようなマルチプロセッサシステムが用いられる理由
は、ベクトル処理装置の場合１サイクルに要求されるス
ループットが高いことや、端末装置から出るリクエスト
が複数個のバンクに対して行われること等があり、これ
らの要求に対して速やかに応答する必要があるためであ
る。

［発明が解決しようとする課題］ 上述したようなシステムでは、各種記憶制褌装置３内の
ビジーラッチ３ａの内容が全て一致しなくなった場合、
即ち同期くずれが発生した場合、いずれかの主記憶ＩＩ
Ｊ１１１装置にエラーが発生したことになるが、そのど
ちらがエラーを発生したのかチエツクする手段がなく、
従ってこの同期くずれを回復する手段がなく、チエツク
停止状態で終了する場合が多い。また、従来のこの種の
システムでは、リクエストがある一定時間持たされた場
合、即ちハング状態が発生した場合の回復処理が必要と
なり、このための回復手段が設けられている。

本発明はこのような課題に鑑みてなされたものであって
、チエツク停止、又はハング状態を回避して信頼度を向
上させることができるエラー回復制御装置を提供するこ
とを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第３図と同一
のものは同一の符号を付して示す。但し入力ポートはロ
ーカル用を３ｃ、リモート用を３ｃ−とする。図におい
て、３ｄは２個のラッチ３ａの対応する番地のビットデ
ータの一致、不一致を検出する比較回路、３ｅは両方の
比較回路３ｄの出力を受けるオアゲートである。これら
オアゲート３ｅの出力はそれぞれのラッチ３ａに全ビジ
ーリセット信号として与えられている。なお、図では主
記憶装置１としてＭＳＵＯ〜ＭＳＵ３までの４個の場合
を示したが、本発明はこれに限るものではなく任意の数
であってもよい。ＣＰＵ等の端末装置２についても同様
である。

［作用］ ２つの主記憶制御装置３内のビジーラッチ３ａの対応す
る番地のデータはビット毎に比較回路３ｄで比較されて
おり、もし、チエツク停止、又はハング状態が発生する
前状態になると、ラッチ３ａの対応する番地のビジーデ
ータに不一致が発生する。これら不一致状態が１組でも
発生すると、比較回路３ｄの少なくとも１つが“１″に
なる。

少なくとも１つが“１”になると、その出力は相手方の
オア回路にも入っているから、双方のラッチ３ａの全て
のビジー状態が″Ｏ１１にリセットされる。この結果、
主記憶制御装匠３は、マインチエツク割り込み等により
エラー処理ルーチンに入る。このようにして、本発明に
よればチエツク停止、又はハング状態を回避して信頼度
を向上させることができるエラー回復ｉｌｌ　６０装置
を提供することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、３ｇはラッチ３ａの３種類の端末装置のビジ
ー信号の内そのいずれを優先して出力するかを決定する
優先回路、３ｈは優先回路３ｇから出力されるＭＳＵ　
　Ｇｏ倍信号受ける度毎に、ラッチ３ａ内の対応する番
地をリセットするリセットバイブラインである。比較回
路’３ｄは、各優先回路３ｇから出力されるＭＳＬＪＧ
Ｏ信号（自己のものと相手方のものを含む。ビジー信号
の一種）を受けて、これら両信号の一致。

不一致を検出する。

第１図に示す原理図と、第２図の実施例との相違点は、
第１図の原理図がラッチの各ビット毎に比較していたの
に対し、実施例では各端末装置毎に出力されるとジー信
号同志を比較している点である。ラッチの各ビット毎に
比較すると回路構成が複雑になることから、端末装置毎
に出力されるビジー信号同志を比較しているものである
。このような比較でも、実用上は十分である。優先回路
３ｇから出力されるビジー信号（ＭＳＵ　　Ｇｏ倍信号
はＭＳＵリクエスト信号として各主記憶装置１にクロス
バ−形式で接続されている。このように構成された装置
の実施例を説明すれば、以下のとおりである。

例えばＭＣＵＯのｃｐｕｏからリクエストが発生したも
のとすると、そのリクエスト信号は対応するローカル用
入力ボート３ｃに入る。同時に相手側主記憶装［ＭＳ（
Ｊｌのリモート用入力ボート３ｃ−にも入る。これらリ
クエスト状態は、それぞれの対応ラッチ３ａの対応する
番地をビジー状態（ｌｌ　１　ＩＴが立った状態）にす
る。ＭＳＵＯ側で他にもリクエストがあったものとする
と、優先回路３ｇは、その内の最優先のビジー信号をセ
レクトして出力する。この出力＜ＭＳＵ　　Ｇｏ）は、
出力ボート３ｂを介して、対応する主記憶装置（ＭＳＵ
）をビジー状態にする。それと同時に、優先回路３ｇの
出力は、リセットパイプライン３ｈを経て、対応するラ
ッチ３ａの内容をリセットして“０”にする。この結果
、他の端末装置は当該バンクをアクセスすることが可能
となる。このリセット操作は、相手方主記憶装置３でも
行われる。

ここで、一対のラッチ３ａの一部に不一致が発生したも
のとすると、システムダメージ扱いとし、全ての韮記憶
制御Ｉ装誼３のラッチを全てリセットし、主記憶制御装
置３の残存リクエストを全て処理し終った後に、マシン
チエツク割込みを起こしてエラー処理ルーチンに入る。

従って、本発明によれば、ビジーラッチ３ａのデータに
不一致が起きたらチエツク停止又はハング状態になる前
にこれら状態の発生を回避して信＃ＩＩｆを上げること
ができる。

［発明の効果］ 以上詳細に説明したように、本発明によれば一対の主記
憶ｉｌｌ　ＩＩＩ装置内に設けたラッチの内容が常に同
一データとなるように構成しておき、両者の対応す°る
番地の内容に不一致が生じたら同期くずれと判断して所
定のアラーム処理を施すことによりチエツク停止、又は
ハング状態を回避して信頼度を向上させることができる
エラー回復制御装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は従来システムの構成例を示す図、第４図は主記
憶装置の分割状態を示す図である。 第１図において、 １は主記憶装置、 ２は端末装置、 ３は主記憶制御装置、 ３ａはラッチ、 ３ｂは出力ボート、 ３ｃは入力ポート（ローカル）、 ３ｃｍは入力ポート（リモート）、 ３ｄは比較回路、 ３ｅはオアゲートである。 特許出願人　　　富　　士　　通　　株　　式　　会　
　社代　　理　　人　　　　　弁理士　　　井　　島　
　藤　　冶外１名

Claims (1)

1. 【特許請求の範囲】 複数個の主記憶装置（１）と複数個の端末装置（２）と
   が２個の主記憶制御装置（３）を介してクロスバー接続
   されたシステムにおいて、 主記憶制御装置（３）内に前記主記憶装置（１）のバン
   クの総数に対応するバンクのビジー状態を記憶するラッ
   チ（３ａ）と、 入力部に各端末装置からのリクエスト信号を受けるロー
   カル入力ポート（３ｃ）と、 相手主記憶制御装置（３）からのリクエスト信号を入力
   するリモート入力ポート（３ｃ′）と、前記一対のラッ
   チ（３ａ）の対応するビットが一致しているかどうかを
   比較する比較回路（３ｄ）とを具備し、 各端末装置（２）からのリクエストによるビジー状態を
   前記ラッチ（３ａ）に全く同じ値が格納されるように構
   成しておき、 前記比較回路（３ｄ）出力により一対のラッチの対応す
   るビットが一致しなくなる同期くずれが生じたことを検
   出したら、互いにラッチの全ての内容をリセットするよ
   うに構成したエラー回復制御装置。