JPS58150190A

JPS58150190A - 記憶装置

Info

Publication number: JPS58150190A
Application number: JP57032774A
Authority: JP
Inventors: Nobuo Amano; 宣夫天野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-03-02
Filing date: 1982-03-02
Publication date: 1983-09-06
Also published as: JPH0136136B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体記憶素子内の欠陥ビットを別途膜は九
予備記憶素子に高転送速度で切換える欠陥ビット救済手
段を備え九配憶装置に関する％０である。

ランダムアクセス派記憶素子等の半導体記憶素子を使用
し友高信頼度の大客量記憶装置においては、半導体記憶
素子内に欠陥ビットがある場合、これを予備の記憶素子
に切換え欠陥ビットを救済している。　。

第１図はそのような欠陥ビット救済手段を有する従来の
記憶装置のブロック図であり、半導体記憶素子１０１の
領域「００」部分、半導体記憶素子１０２／の領域「Ｏｌ」部分、半導体記憶素子１０３の領域「１
０Ｊ部分、半導体記憶素子１０４の領域［１月部分にそ
れぞれ欠陥がある場合、領域「００」用の予備領域［０
００Ｊ　、領域ｒｏｌｌ用の予備領域ｒ００１Ｊ。

領域「１０」用の予備領域ｒ　０ＩＯＪ及び領域「１１
」用の予備領域ｒｏｔｌＪ　を有する予備記憶素子１０
５を設け、この素子１０５へ素子１０１〜１０４に加わ
るアドレス信号を入力し、欠陥領域へのアクセス時に予
備素子切換信号ＰＳによυアントゲー）　１１１〜１１
ｇを閉じて欠陥領域への入力データＤＩＮ１〜ＤＩＮ４
の書込み及び欠陥領域から−の出力データＤ。ＵＴＩ〜
ＤｏＵＴ４の胱出しを禁止するとともに、アントゲ−）
　１１９　、１２０を開いて予備記憶素子１０５におけ
る対応予備領域への入力データＤＩＮ５の書込み或は出
力データＤ。Ｕｉ５の読出しを可能とするものである。

尚、第１図において、１２１ＩＩｉ素子選択用レジスタ
、１２２はデコーダ、１２３　、１Ｓｔ４はインバータ
ＡＩ）１　＋肋２はアドレス情報、Ｒ／Ｗはリード・ラ
イト切換信号である。。

このように従来の記憶装置では、半導体記憶素子１０１
〜１０４を各々４分割環して咳分割した個々の領域毎に
欠陥領域の救済をしている。従って、半導体記憶素子内
個の記憶容量が例えば４０００語である場合、１０００
語単位で救済することになる。この場合、僅か１語の欠
陥でも１０００９単位で救済することになるので、正常
ビットの無駄が多く甚だ不経済であった。

本発明はこのような従来の欠点を改善したものであり、
その目的は、半導体記憶素子内における欠陥ビットの救
済を番地単位或はビット単位で＾速に行なうことができ
るようにして、欠陥ビットの救済を経済的に行ない得る
ようにすることにある。以下実施例について詳細に説明
する。

第２図は本発明の一実施例装置の要部ブロック図であり
、ｇｏｇは主記憶エリア（ＭＭ　）で、８個のｆｆｉ憶
フｏツク２０２−１〜２０２−Ｎがら構成される。谷記
憶ブロックは例えば４０００　語で構成され、谷語は図
示例では８ビツトから成っている。各記憶ブロック２０
２−１〜２０２−Ｎ内の１語に対し１番地のアドレスが
付されている。Ｘ印は欠陥ビットの位置を示し、記憶ブ
ロック２０！−１における１０００番地の４ビット目、
　２０００番地の１ビツト目と６ビツト目。

３０００　番地の２ビツト目と４ビツト目と７ビツト目
に欠陥ビットが存在する場合を示す。

２０４は予備記憶エリアであ如、主記憶エリア２０２に
存在する欠陥ビットを救済する記憶領域を有する。２０
３は切換先番地指定レジスタ（ＰＡＲ）であシ、主記憶
エリア２０２の谷番地に対応する記憶領域を有し、主記
憶エリア２０２の欠陥ビットのない番地に対応する記憶
領域には例えばｍ　ＯＨが書込まれ、欠陥ビットを有す
る番地に対応する記憶領域には予備記憶エリア２０４内
における当該欠陥番地の救済光の予備エリアの、番地が
書込まれる。図示例では、切換先番地指定レジスタ２０
３における記憶ブロック２０２−１の１０００番地、　
２０００番地、　ａｏｏｏ番地に対応する記憶領域にそ
れぞれ　＠ＩＪＩ　、　１１２”、″Ｖが書込まれ、そ
れ以外には１ｏ＃が書込まれてお勤、予備記憶エリア２
０４の番地″″ｌ”、″２″、“３１がそれぞれ救済光
予備記憶エリアに指定されている。

！７１−２７８は入力データ信号線であ夛、アンドゲー
ト２５１〜２５ｇを介して主記憶エリア１０！Ｋｉｌ続
されるとともにアントゲ−）　！６１〜！−８を介して
予備記憶エリア２０４に接続されている。主記憶エリア
２０！の出力データはアンドゲート！１１〜２１１１及
びオアゲート２３１〜ｇａｇを介して出力データ線ｇ４
ｔ　−ｇａｓ　Ｋｍ続され、予備記憶エリア　ｇｏ４０
出力データはアンドゲート２２１〜２２８及びオアゲー
トｇ３１〜２３８を介して同じく出力データ線２４１〜
２４８に接続されている。

２５０は切換信号発生器（Ｃ８）であり、主記憶エリア
２０２と予備記憶エリア！０４との切換えを行なうもの
である。切換先番地指定レジスタ２ｏ３の出力が“０”
のときは出力は“０＃となシ、アンドグー）　２１１−
　ｇｔｓ　、　２５１−８５８を開、アンドゲート０１
〜２２８　、２６１〜ｇ８ｇを閉とし主記憶エリア意０
意へのデータ入出力を可能とする。切換先番地指定レジ
スタ２０３の出力が“０＃以外のときは出力は“１″と
な９、アンドゲート２２１〜２２８　、２６１〜２６８
を開、アンドゲート２１１〜２１８　、２５１〜２５８
を閉とし予備記憶エリア２０４へのデータ入出力を可能
とする。

ｇｏｏ　＃ｉマイクロコンピュータ等の制御装置であり
、その記憶回路に欠陥番地登録表（７ＡＭ）　２０１が
記憶されている。この欠陥番地登録表２０１は、記憶ブ
ロック名登録領域２０１−１と、ブロック内欠陥番地登
録領域２０１−２と、切換先予備記憶エリア番地登録領
域２０１−３とから成る。各記憶ブロック内の欠陥番地
と切換先予備記憶エリア番地とがｌ対ｌに対応するよう
に該当番地を書込む。欠陥番地登録表２０１は、制御装
置２００によプ主記憶エリア２０２の各番地の各ビット
を公知の方法で主記憶エリア使用前に試験して作成する
。即ち、試験で欠陥ビットが見つかったら、欠陥ビット
のある番地とその切換先予備記憶エリア番地とを書込む
。図示例では、記憶ブロック２０２−１内の欠陥番地１
０００番地に対応して切換先予備記憶エリア番地１香地
が登録されている。同様に、ｇｏｏｏ番地に対応して８
番地、　３０００番地に対応して３番等各記憶ブロック
２０ｇ−１〜２０ｇ、−Ｎの欠陥番地登録カー行なわれ
る。

！１８０は切換先番地指定レジスタｇｏｓの書換え信号
線である。切換先番地指定レジスタ意ｏｓｏｙｇ容は、
この書換え信号＠　！１１０を介して、制御装置！ｏ。

の制御の下に前記欠陥番地登録表１０１の内容に従い記
憶ブロック毎に書換えられる。この書換えは、使用する
記憶ブロックのアクセス開始時Ｋｌ記憶フロック分まと
めて実施される。この動作はダイレクトメモリアクセス
（ＤＭＡ　）尋を用いて高速に行なえる。

さて、第８図示装置において、通常の読み書自動作時に
は、切換先番地指定レジスタｇｏｓ　１１主記憶工リア
２０２０番地歩進と同期して番地歩進される。従って、
例えば記憶ブロック！Ｏ！−１の記憶内容を１記憶ブロ
ック分連続して読出す場合、０番地〜９９９番地、　１
００１番地〜１９９９番地、　！００１番地〜２９９９
番地、　３００１番地〜４０００番地は、切換失番地指
定レジスタ２０３の内容は”０″であり、切換信号発生
器＄１５０の出力は１０”なので、記憶ブロック２０ｇ
−１の内容がそのｔま出力データ線２４１〜２４８に出
力される。しかし、１０００番地、　ｇｏｏｏ番地、　
５ｏｏｏ番地は、切換先番地指定レジスタ２０３の内容
はそれすれ「１」・「２」・「３」であるので切換信号
発生器ｇｓｏの出力は″ｌ”となシ、予備記憶エリア２
０４の出力が有効となる。従って、１０００番地アクセ
ス時には予備配憶エリア２０４の１番地の記憶内容が出
力データｉ！　Ｓｉ２０〜２４Ｂに出力され、２０００
番地　。

ａｏｏｏ番地アクセス時には予備記憶エリア２０４のそ
れぞれ２番地、３番地の記憶内容が出力データ線２４１
〜２４８に出力される。記憶ブロック２０！−１ヘの書
込み時にも同様に、１０００番地、　ｇｏｏｏ番地　。

３０００番地アクセス時のみ切換信号発生器２５０の出
力によりアンドゲート２５１〜２５８が閉、アンドゲー
トｇｅｔ〜２６８が開となシ、記憶ブロック２０２−１
の欠陥領域が予備記憶エリア２０４へ切換えられる。

他の記憶ブロック２０ト２〜２０２−Ｎにアクセスのあ
ったときも同様に制御装置２ＯＯの制御下で欠陥誉地登
碌表２０１の該当する記憶ブロックの登帰円容を切換先
番地指定レジスタ！ｓＯに書込み、前述と同様に欠陥ビ
ットの予備記憶−子１０４への切換えを行なう。このよ
うに本実施例装置に依れば、アクセスの初期に切換先番
地指定レジスタ意ｓＯの内容を書換えるだけで良く、一
度書換えて連続転送に入れば主記憶エリア２０ｍを予備
記憶エリアｆｆ１０４へ全物的に瞬時に切換えることが
できる為、転送が途切れることなく高速転送が可能とな
る。まえ、欠陥領域を番地単位で救済しているので複数
語単位でしか救済できなかつ友従来装置に比べ正常ビッ
トの無駄が少なく経済的になる。

第３図は本発明の別の実施例装置を表わすｌｌ！部ブロ
ック図であり、２０２は主記憶エリア、１０！−１〜２
０トＮは記憶ブロック、３０１は切換先番地指定レジス
タ、３０２は欠陥ビット位置指定レジスタ、ｉｏａは切
換先指定レジスタ、３０４は第１の予備記憶エリア、ａ
０５は第２の予備記憶エリア、８１１〜ｍ１１゜３２ｉ
１　〜８１４８　　、　３５１　〜３５８　　、　３ｇ
１　〜３８８．３７１〜３畠０１ｓｏｏ〜９０４．はア
ンドゲート、３３１〜８４０はオアゲート、３８１〜３
８４はデコーダ、３８６は切換信号発生器、３４１〜３
４８出力データ線、３９１〜３９８は入力データ線、’
９１１〜９１９はインバータである。

本実施例装置が第２図示実施例装置と相違するところは
、第８図における切換先番地指定レジスタ２０３に代え
、切換先番地指定レジスタ３０１．欠陥ビット位置指定
レジスタ３０２及び切換先指定レジスタ３０３のレジス
タ群を置き、且つ第２図における予備記憶エリア２０４
を第１の予備記憶エリア３０４と第２の予備配憶エリア
３０５の２つの予備エリアに分割した点にある。

第１の予備記憶エリア３０４は、各番地が２ビツト構成
になっており、第２の予備記憶エリア３０５は第２図の
予備記憶エリア２０４と同様に各番地が８ビツト構成に
なっている。主記憶エリアの欠陥番地に２ピツト以下の
欠陥ビットがある場合は第１の予備記憶エリア３０４を
使用し、それ以上の欠陥ビットがある場合に第２の予備
記憶エリア３０５を使用するようにする。このため、＠
２図の切換先番地指定レジスタ２０３と同様の動作を行
なう切換先番地指定レジスタ３０１の他に、欠陥番地中
の欠陥ビットの位置を指定する欠陥ビット位置指定レジ
スタ３０２と、第１及び第２の予備記憶エリアのどちら
を使用するか指示する切換先指定レジスタ３０３を設け
ている。例えば図示の如く配憶ブロック２０トｌの１０
００番地の４ビツト目、！０００番地Ｏ番地ット目と６
ビツト目、ｎｏｏｏ番地の２ビツト目と４ビツト目と７
ビツト目に欠陥ビットが存在する場合、欠陥ビット位置
指定レジスタ３０ｍの１０００番地相轟領域Ｋ　ｒａ、
ｏ」、ｇｏｏｏ番地相当領域に「ｌ。

６Ｊ　、３０００番地相当領域にｒａ　、　ＯＪがそれ
ぞれ書込まれ、他の領域にはｒｏ　、　ＯＪが書込まれ
る。３０００番地は３ビット以上の欠陥ビットがあり欠
陥ビット位置を指定しても無意味なので、ドントケア（
ｄｏｎｔ　ｃａｒｅ　）を示す＊印、を付しである。一
方、切換先レジスタ３０３の３０００番地相当領域に第
２の予備記憶エリア３０５への切換を示すｒｌＪが書込
まれ、他の領域に「０」が書込まれる。

また、欠陥ビット位置指定レジスタ３０！の上側セット
情報をデコードするデコーダ３８１　、８魯８と、下側
セット情報をデコードするデコーダ８８２．３８４が設
けられている。デコーダ３８１　、３８２は書込み用で
あり、デコーダ３８３　、３８４は続出し用である。

ｆａｒ−／３８１　、　ｓ８２はセット情報を解読し、
アンドゲート３５１〜３５８のうち欠陥ビット位置に対
応するアントゲ−・トを閉じるとともにアンドゲート３
７１〜３７４のうち欠陥ビット位置に対応するアンドゲ
ートを開く。このため、デコーダ３８１　、３８２！の
出力は、直接にアントゲ−）　３７１〜３７４に接続さ
れるとともにインバータ９１２〜９１５及びアントゲ−
）　９００　、９０１を介してアンドゲート３５１〜３
５ｇに接続されている。一方、デコーダ３８８　、３８
４　ｄセット情報を解読し、アンドゲート３１１〜３１
８のうち欠陥ビット位置に対応するアンドゲートを閉じ
るとともにアンドゲート３７５〜３７８のうち欠陥ビッ
ト位置に対応するアンドゲートを開く。このため、デコ
ーダ３８３　、３８４の出方は、［接にアントゲルト３
７５〜３７８に接続されるとともにインバータ９１ト１
１９及びアンドゲート９０２　、９０Ｂを介してアンド
ゲートａｌｌ〜３１８に接続されている。尚、に同一の
デコーダで共用することが可能である。

ｉ九、説明の便宜上、デコーダ３８１〜３８４の出方は
２ビット分のみを示し、従ってこの出方に関連するアン
ドゲート３１１〜３１８０人力等も一部図示を省略しで
ある。

第４図はａＳ図の制御装置ｇｏｏに記憶されている欠陥
番地登碌費ｇｏｔの内容例を示す線図である。

本実施例の場合、第２図の欠陥番地登録表の内容に、更
に記憶ブロックにおける欠陥番地中の欠陥ビットの位置
を書込む欠陥ビット位置登鎌領域意◎ｌ−４と、第１及
び第２の予備記憶エリア８０４　、　Ｓｏｌのいずれを
使用するがを示す切換先推定情報０登録領域ｇｏｔ−ｓ
とを設け、切換先予備記憶エリア番地登録領域２０１−
３に第１及び第８の予備記憶エリア３０４　、３０５の
切換先番地を登録する。この登録は、先の実施例と同様
に制御装置ｇｏｏで主記憶エリア２０２を試験すること
にょル実施する。そして、例えば主記憶エリアｇｏｇの
記憶ブロック８０１！−Ｉ　Ｋアクセスのあっ九とき、
前記欠陥番地登−ＩＩ　！０１に従い、制御装置２００
がレジスタ３０１〜３０３の内容を書換える。

第３図示装置において、通常の読み書き動作時に社、切
換先番地指定レジスタ３０１．欠陥ビット位置指定レジ
スタ３０２及び切換先指定レジスタ３０３は、主記憶エ
リア２０２の番地歩進と同期して番地歩進される。従っ
て、例えば記憶ブロック２０２−１の記憶内容を１記憶
ブロック分連続して読出す場合、Ｏ番地〜９９９番地、
　１００１番地〜１９９９番地　。

Ｌｉ００１番地〜２９９９番地、　３００１番地〜４０
００番地は、切換先番地指定レジスタ３０１の内容は“
０１であり、切換信号発生器３８・の出力は“０”なの
で、アンドゲート９０４が閉、アンドゲート３１１〜３
１８が開。

アンドゲート３２１〜３２８が閉となる。従って、記憶
ブロックｇｏｓ−ｔ　（Ｄ各ビット出力が出力データ線
３４１〜３４８に出力される。

しかし、１０００番地に歩進されると、切換先指定レジ
スタ３０３の出力は″０＃なのでアンドゲート９０４の
出力は＠０”のままであるが、デコーダ３８３の出力に
よプアンドゲートａｌｌ〜３１Ｂのうち欠陥ビット位置
に対応するアンドゲート３１４のみが閉とな如、それに
代わシアンドゲート群３７５　、３７・ｔ？第４アンド
ゲート（オアゲート３３４に接続され九アンドゲートで
甲示は省略しである）が開となる。

また、インバータ９１１の出力によシアンドゲート３７
９　、３８０が開となる。従って、１０００番地アクセ
ス時には、記憶ブロックｇｏｓ−ｉの１０００番地０１
〜３ビツト及びＩｓ〜８ビットとｊｌｌｌｌの予備記憶
エリア３０４の１番地の上位ビットとが出方データ線１
４１〜３４８に出力される。即ち、４ビツト目のみ予備
ビットに切換えられる。同様Ｋｇｏｏｏ番地ア／−ｋＪ
時には、アンドゲート３１１〜３１８のうちアントゲ−
）　ａｌｌ　、　３１＠のみが閉じ、１ビツト目と６ビ
ツト目のみが第１０予備記憶エリア３０４に切換えられ
る。

３０００番地アクセス時には、切換信号発生器３８６と
切換先指定レジスタ３０３の出力が共に１１＃になるの
でアンドゲート９ｏ４の出力によ如アントゲ−）　３１
１〜３１８は全て閉となシ、代ってアンドゲート３２１
〜３８８が開となる。即ち、第８の予備記憶エリア３０
５が選択され、記憶ブロック！！０１−１の３０００番
地に代って第２の予備記憶エリア３０５の１番地の内容
が出力データ線３４１〜３４８に出力される。

第５図は、予備記憶エリアに必要なビット数の全使用ビ
ット数に対する相対値を表わす線図であり、ｓｏｏは第
３図示実施例装置、５０１は第２図示実施例装置の特性
を示す。この図からも判るように１Ｏ３図示実施例はビ
ット単位で欠陥ビットの救済を行なっているので予備記
憶エリア全体のビット数を減少できる利点がある。尚、
第５図の曲９５Ｇ＄１は第３図示実施例の第２図示実施
例に対する改善率Ｍ′を示す。ま友、第５図において、
ビット正常率αとは、ｌ素子の全ビット数をｍ。Ｘｌ素
子轟り′の平均欠陥ビット数をｍとするとき、次式で定
義される。

實 α−１−−・・・・・・・・・（１）Ｏ第３図実施例においては、第１の予備記憶エリア３０４
は１番地当９２ビットとしたが、これは１〜７ビツトま
での任意のビット数とすることができる。また、予備記
憶エリアを意ビットの第１の予備記憶エリア３０４と８
ビツトの第ｓの予備記憶エリアＳＯ６に８分割する他、
これを更に分割して１ビット用、Ｌビット用およびＳビ
ット用或は１ビット用、３ビット用、５ビツト用および
畠ビット用の如く任意の組合せにすることができる。こ
のようにすれば、予備記憶エリアの全使用ビット数を更
に減少させることができ、よｐ経済的となる。

第６図は本発明の更に別の実施例装置の要部ブロック図
でＴｏシ、第３図と同一符号は同一部分を示し、６０１
は欠陥番地推定レジスタ（ＢＡＲ）、＠６１は切換先番
地指定レジスタ（ＰＡＲ−Ａ）、６Ｏ３は欠陥ビット位
置指定レジスタ（ＰＡＲ−Ｂ）、＠０４は切換先指定レ
ジスタ（ＰＡＲ−Ｃ’）である。

本実施例装置が第３図示装置と相違するところは、第３
図示装置では主記憶エリアに欠陥のない場合にもレジス
タ３０１〜３０３の咳轟領域に＠Ｏ’を書込んでい喪も
のを本実施例装置では省略し、欠陥のある番地のみの切
換先番地情報、欠陥ビット位置指定情報、切換先指定レ
ジスタ情報をそれぞれレジスタ６０２〜６０４に・記憶
させた点にある。このため、欠陥ビットのある番地の番
号（欠陥番地）を記憶する欠陥番地指定レジスタ６０１
を設け、配憶ブロック！０２−１〜２０２−Ｎの読み書
き時に記憶ブロック内の番地指定レジスタの内容と欠陥
番地指定レジスタ６０１の内容とを常時図示しない比較
器によ如比較する。そして、両レジスタの内容が一致し
たとき、欠陥番地指定レジスタ６０１の各領域（番地）
に１対１で対応させたレジスタ６０２〜６０４の各領域
の配憶情報を出力させ、第３図と同様の欠陥ビットの救
済動作を行なうものである。このような構成に依れば、
レジスタ６０２〜６０４に必要なビット数が少なくなシ
、経済的になる。また、レジスタ６０１〜ｇ０４への欠
陥番地等の書換え時間４１１１１１及び第３図示実施例
より短かくて済む利点もある。

第７図は、第３図示装置におけるレジスタ３０１〜３０
３の全金物量と第・図示装置におけるレジスタ６０１〜
６０４の全金物量との比率を、横軸に素子内ビット正常
率αを採って図示し友ものである。

同図において、実線はｌ記憶ブロックが１０１４語の場
合、破線はｌ記憶ブロックが４０１１６語の場合を示し
、ＸＯ値はＷＸｌの予備記憶エリア８０４０ビツト幅を
示す。ｍｙ図から判るようＫＸ第ｓｇ示実施例は第３図
示実施例よシレジスタ全体の記憶ビット数を少なくでき
る利点がある。尚、第・ＩＥＩにおいて、予備記憶エリ
アを８ビット用、３ビツト用。

５ビット用、８ビツト用の如く細分割すれば、予。

備記憶エリアとレジスタ６０１〜＠０４−０全使用ビツ
ト数を第２図示装置よ）少なく、レジスタ６０ｓ〜６０
４の全使用ビット数をＷＭｓ図示実施例羨置装シ少なく
することができ、より経済的となゐ。崗、このような構
成を第８図示実施例に適用することも勿論可能である。

以上の説明から判るように、本発明に依れば、主記憶エ
リアの欠陥ビットを番地単位或紘ビット単位で救済して
いるので、主記憶エリア内の正常ビットを無駄にするこ
とが少なく、必１！な予備記憶エリアの容量も少なくて
済むので経済的な構成となる。また、情報の１記憶ブロ
ツクに対してアクセス開始時にはある程度の時間はかか
るが、情報の連続転送時には無駄時間が殆んどなく、１
記憶ブロツクに関しては連続転送が行なえ情報転送が途
切れないという利点もある。

なお、本発明は以上の実施例にのみ限定されるものでは
なく、その他自由に付加、変更し得るものである。例え
ば、主記憶エリアｇｏｇの欠陥ビットの試験を空時間を
利用して所定期間毎尋に実施して欠陥番地登録表ｇｏｉ
を常に新しいものとすることにより、あらたに欠陥ビッ
トが発生しても直ちに自動的に救済し得るようにする等
は任意である。

【図面の簡単な説明】

第１図は従来の記憶装置のブロック図、Ｉ！ｍ図。第３図及び第６図は本発明のそれぞれ異なる実施例の要
部ブロック図、第４図は＠３図の制御装置ｇｏｏに記憶
されている欠陥番地登録表２０１の内容例を示す線図、
＠５図は予備記憶エリアに必要なビット数の全使用ビッ
ト数に対する相対値等を表わす線図、第７図は第３図示
装置におけるレジスタ３０１〜３０３の全金物量と第６
図示装置におけるレジスタ６０１〜６０４の全金物量と
の比率を示す線図である。ｇｏｇは主記憶エリア、２０！−１〜！０Ｒ−Ｎは記憶
ブロック、２０４は予備記憶エリア、３０４は纂１０予
備記憶エリア、３０５は第２の予備記憶エリア、ＭＯＬ
３０１は切換先番地指定レジスタ、３０！は欠陥ビット
位置指定レジスタ、３０ｓは切換先指定レジスタである
。特許出願人　日本電信電話公社代理人弁理士　玉　蟲　　久五部（外８名）第４図２０１第５図原子内ビット正常率（α）

Claims

【特許請求の範囲】（１）　　複数語から構成される記憶ブロックを複数有
する主記憶エリアと、咳主記憶エリアの欠陥番地を番地
単位で救済する予備記憶エリアと、前記記憶ブロックの
欠陥番地及び該欠陥番地の救済先となる前記予備記憶エ
リアの切換先番地を記憶する書換え可能なレジスタと、
該レジスタの出力情報に従い前記主記憶エリアの欠陥番
地へのアクセスを前記予備記憶エリアの前記切換先番地
に切換えるゲート手段とを具備したことを特徴とする記
憶装置。（２）　　４Ｉ許請求の範囲第１項記載の記憶装置にお
いて、前記レジスタは、前記主記憶エリアの各記憶ブロ
ックの欠陥番地及び咳欠陥番地の切換先番地を記憶した
制御装置により、前記記憶ブロックのアクセス開始時に
鋏アクセスされる記憶ブロックの欠陥番地情報及び切換
先番地情報が書込まれる構成であることを特徴とする記
憶装置。（３）　　特許請求の範囲第８項記載の記憶装置におい
て、前記レジスタは、ｌ記憶ブロック分の番地に対応し
喪記憶領域を有し、前記記憶ブロックの番地歩道と同期
して番地歩道されるものであることを特徴とする記憶装
置。（４）　　特許請求の範囲ｇｇ項記載の記憶装置におい
て、前記レジスタは、前記記憶ブロックの欠陥番地及び
骸欠陥番地の救済先となる前記予備記憶エリアの切換先
番地を記憶する領域のみを有し、骸記憶した欠陥番地と
前記記憶ブロック内の番地指定レジスタの内容との比較
によって欠陥番地へのアクセスを検知する構成であるこ
とを特徴とする記憶装置。（６）　　複数語から構成される記憶ブロックを複数有
する主記憶エリアと、腋主記憶エリアの欠陥ビットをビ
ット単位で救済する少なくとも１９０＠１の予備記憶エ
リアと、前記主記憶エリアの欠陥番地を番地単位で救済
するＩＩ！の予備記憶エリアと、前記記憶ブロックの欠
陥番地、鋏欠陥番地における欠陥ビットの位置及び咳欠
陥番地と欠陥ビットの救済先となる前記第１及び第２の
予備記憶エリアの切換先番地を記憶する書換え可能なレ
ジスタと、咳レジスタの出力情報に従い前記主記憶エリ
アの欠陥番地へのアクセスを前記第１及び第２の予備記
憶エリアの前記切換先番地に切換えるゲート手段とを具
備したことを特徴とする記憶装置。（６）特許請求の範囲第５項記載の記憶装置において、
前記レジスタは、前記主記憶エリアの各記憶ブロックの
欠陥番地、該欠陥番地における欠陥ビットの位置及び該
欠陥番地と欠陥ビットの救済先となる前記第１及び第２
の予備記憶エリアの切換先番地を記憶した制御装置によ
り、前記記憶ブロックのアクセス開始時に該アクセスさ
れる記憶ブロックの欠陥番地情報、欠陥ビット位置情報
及び切換先情報が書込まれる構成であることを特徴とす
る記憶装置。（７）特許請求の範囲第６項記載の記憶装置において、
前記レジスタは、ｌ記憶ブロック分の番地に対応した記
憶領域を有し、前記記憶ブロックの番地歩道と同期して
番地歩道されるものであることを特徴とする記憶装置。（８）　　特許請求の範囲第６項記載の記憶装置におい
て、前記レジスタは、前記記憶ブロックの欠陥番地、咳
欠陥番地における欠陥ビットの位置及び該欠陥番地と欠
陥ビットの救済先となる前記第１及び第８の予備記憶エ
リアの切換先番地を記憶する領域のみを有し、該記憶し
た欠陥番地と前記記憶ブロック内の番地指定レジスタの
内容との比較によって欠陥番地へのアクセスを検知する
構成であることを特徴とする記憶装置。