KR0184917B1

KR0184917B1 - 반도체 메모리

Info

Publication number: KR0184917B1
Application number: KR1019950032263A
Authority: KR
Inventors: 마모루 후지타
Original assignee: 가네코 히사시; 닛폰 덴키가부시끼가이샤
Priority date: 1994-09-28
Filing date: 1995-09-28
Publication date: 1999-04-15
Also published as: US5737269A; JPH08102186A; JP3425811B2; KR960012034A

Abstract

반도체 메모리에서, 여분 셀과의 교환 어드레스를 저장하는 ROM(Read Only Memory)의 출력은 외부에서 메모리로 입력된 버스트의 선두 어드레스와 비교된다. 선두 어드레스와 교환 어드레스간의 일치를 나타내는 신호는 내부 어드레스의 발생을 대기하기 않고 얻어지므로, 여분 셀 어레이로의 신속한 억세스가 이루어질 수 있다. 여분 셀로의 교환은 버스트 길이를 근거로 집합적으로 이루어진다. 다른 방법으로, 교환은 일치 신호로 셀 어레이를 활성화하고, 나중에 발생된 내부 어드레스를 버스트 내으 교환 어드레스와 비교하며, 각 어레이의 입력 및 출력 부분을 교환함으로서 이루어질 수 있다.

Description

반도체 메모리

제1도는 종래의 반도체 메모리를 도시하는 블럭도.

제2도는 제1도에 도시된 메모리의 특정한 동작을 설명하는 타이밍도.

제3도는 본 발명에 따른 반도체 메모리를 도시하는 블럭도.

제4도는 본 실시예의 특정한 동작을 설명하는 타이밍도.

제5도는 본 발명의 다른 실시예를 도시라는 블럭도.

제6도는 다른 실시예의 특정한 동작을 설명하는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1001 : 내부 어드레스 발생 회로 1002 : 교환 어드레스 ROM

1003 : 교환 어드레스 비교 회로 1004 : 정규 셀 어레이

1005 : 여분 셀 어레이

[본 발명의 배경]

본 발명은 버스트 모드(burst mode)를 갖는 반도체 메모리에 관한 것으로, 특히 고속으로 여분의 셀(cell)과 억세스할 수 있는 반도체 메모리에 관한 것이다.

오늘날, 반도체 메모리의 크기와 세밀함의 증가는 결함이 전혀없는 셀 어레이를 제공하기 어렵게 한다. 메모리는 모든 셀이 정확하게 동작되지 않으면 제품으로 수용될 수 없다. 그러므로, 단 하나의 비트에 결함이 있어도 칩은 제거되어야 한다. 이러한 견지에서 볼 때, 1 메가비트 DRAM(Dynamic Random Access Memories)과 이어지는 생산에서는 칩 내에 여분의 셀 어레이를 배치하는 것이 통상적이다. 제작후의 검사에 의해 칩 내에 결함이 있는 셀이 발견되면, 이는 여분의 셀 어레이에 포함된 셀로 대치된다. 이는 약간의 결함이 있는 셀을 포함한 칩이 완전히 버려지는 것을 방지한다. 결함이 있는 셀을 여분의 셀로 교환하기 위해, 결함이 있는 셀은 칩상에 설치된 ROM(Read Only Memory)에 기록된다. 일반적으로, ROM에 결함 어드레스를 기록하기 위해 칩상에 제공되어 결함 어드레스를 나타내는 휴즈가 레이저 빔이나 과도 전류에 의해 끊어진다.

메모리의 동작 과정중에, 칩의 외부로 부터의 어드레스 신호 입력은 교환시에 ROM에 기록된 결함 어드레스 또는 교환 어드레스와 비교된다. 입력 어드레스 신호가 교환된 어드레스 중 하나와 동일한 경우, 교환되는 어드레스로 지정된 여분의 셀에서 데이타가 기록 또는 판독된다.

통상, 칩내에서 물리적으로 서로 가까운 다수의 어드레스는 집합적으로 여분의 셀과 교환된다. 그러므로, 교환되는 어드레스에서, 각 어드레스를 구별하는 비트의 일부는 지정되지 않는다. 그러나, 물리적으로 인접한 위치임에도 불구하고 외부로 부터의 어드레스 입력은 반드시 서로 가까운 것은 아니다.

버스트 억세스 시스템(burst access system)은 판독 및 기록 속도를 증가하기 위해 동기화 DRAM이나 유사한 반도체 메모리에서 이용 가능하다. 버스트 억세스 시스템은 선두의 어드레스가 지정된 경우에만 데이타가 다수의 어드레스에서 순차적으로 기록 또는 판독되도록 한다. 판독되는 데이타 순차의 길이는 버스트 길이라 칭하여진다. 버스트 동작을 위한 선두 어드레스만이 외부에서 메모리로 입력되므로, 선두 어드레스에 이어지는 메모리내에서 발생된다. 입력 어드레스 또는 선두 어드레스와 메모리에서 발생된 이어지는 어드레스는 각각 외부 어드레스와 내부 어드레스라 칭한다. 내부 어드레스는 메모리 셀 어레이에 적용된다.

버스트 동작을 근거로 여분의 셀 어레이와 교환이 이루어질 때, 교환되는 어드레스는 외부 어드레스와 항상 일치하는 것은 아니다. 즉, 내무 어드레스 중 하나와 일치하는 경우가 있다. 이러한 이유로 내부 어드레스와 교환 어드레스는 여분 회로에서 비교된다. 일반적으로, 버스트 길이는 2m 이다. 외부 어드레스를 이루　 비트 중에 (n 비트), m 비트는 버스트 길이에 놓인 데이터 어드레스를 나타내고, 다른 비트는 연속되는 버스트 데이터 그룹간의 분할을 나타낸다. 여기서, 전자와 후자를 각각 내부 버스트 어드레스와 외부 버스트 어드레스라 칭한다.

기록 또는 판독 동작 과정동안 교환 어드레스에 대해 여분의 셀만을 억세스하고 비교환 어드레스에 대해 정규 셀을 억세스하는 것은 버스트 억세스 시스템에 의해 실행되는 반도체 메모리에서 일반적인 것이다. 그러나, 이러한 구성은 여분의 셀과 빠른 억세스를 강화하기 어렵다.

[본 발명의 요약]

그러므로, 본 발명의 목적은 버스트 모드로 여분의 셀로의 빠른 억세스를 강화하는 반도체 메모리를 제공하는 것이다.

본 발명에 따라, 계속적으로 다수의 데이타와 억세스하기 위해 버스트 억세스 기능을 갖는 반도체 메모리는 선두 어드레스만을 수신하고 선두 어드레스를 근거로 다수의 내부 어드레스를 발생하는 내부 어드레스 발생 회로를 포함한다. 정규 셀 어레이는 내부 어드레스를 수신한다. 여분의 셀 어레이는 정규 셀 어레이에 포함된 결함이 있는 셀에 대해 여분의 셀로 대신한다. 저장기는 상기 결함이 있는 셀에 대한 여분의 셀 대치를 나타내는 정보를 저장한다. 비교 회로는 외부에서 메모리에 입력된 어드레스와 저장기에 저장된 정보를 비교한다. 제어기에 의해 정규 셀 어레이와 여분의 셀 어레이는 비교 회로로 부터 출력된 비교 결과를 근거로 선택적으로 억세스된다.

또한, 본 발명에 따라, 반도체 메모리는 메모리 외부로부터 제1어드레스를 수신하고, 상기 제1어드레스를 포함하며 각각이 제1어드레스를 구성하는 비트의 일부를 갖는 다수의 제2어드레스를 순차적으로 발생하는 내부 어드레스 발생 회로를 포함한다. 정규 셀 어레이는 각각이 특정한 어드레스를 갖는 다수의 메모리 셀을 포함한다. 제2어드레스에 의해 지정된 정규 셀 어레이의 메모리 셀 안밖에서 데이타를 순차적으로 기록 또는 판독하기 위한 회로가 제공된다. 저장기는 상기 정규 셀 어레이의 결함 셀 어드레스를 이루는 비트 순차의 적어도 일부를 저장한다. 비교 회로는 저장기에 저장된 비트 순차와 제1어드레스 일부에 해당하는 비트 순차를 비교하여, 비트 순차가 같은 경우 제1일치 신호를 출력한다. 여분의 셀 어레이는 제1일치 신호에 의해 활성화되고 정규 셀 어레이 중 결함이 있는 셀의 위치에서 사용된다.

또한, 본 발명에 따라, 계속적으로 다수의 데이타와 억세스하기 위해 버스트 억세스 기능을 갖는 반도체 메모리는 선두 어드레스만을 수신하고 선두 어드레스를 근거로 다수의 내부 어드레스를 발생하는 내부 어드레스 발생 회로를 포함한다. 정규 셀 어레이는 내부 어드레스를 수신한다. 여분의 셀 어레이는 정규 셀 어레이에 포함된 결함이 있는 셀에 대해 여분의 셀 어레이에 포함된 결함이 있는 셀에 대래 여분의 셀로 대신한다 제1저장기는 상기 소정의 비트 순차를 갖고 교환 어드레스를 나타내는 어드레스 정보를 저장한다. 제2저장기는 상기 내부 어드레스에 대응하는 교환 어드레스 정보를 저장한다. 제1어드레스의 소정의 비트 순차와 제1저장기의 어드레스 정보가 동일하고 내부 어드레스가 제2저장기의 교환 어드레스 정보와 동일한 경우, 제어기는 여분의 셀로 데이타를 입력 또는 출력한다.

또한, 본 발명에 따라, 반도체 메모리는 메모리 외부로부터 제1어드레스를 수신하고, 상기 제1어드레스를 포함하며 각각이 제1어드레스를 구성하는 비트의 일부를 갖는 다수의 제2어드레스를 순차적으로 발생하는 내부 어드레스 발생 회로를 포함한다. 정규 셀 어레이는 각각이 특정한 어드레스를 갖는 다수의 메모리 셀을 포함한다. 제2어드레스에 의해 지정된 정규 셀 어레이의 메모리 셀 안밖에서 데이타를 순차적으로 기록 또는 판독하기 위한 회로가 제공된다. 제1저장기는 상기 정규 셀 어레이의 결함 셀 어드레스를 이루는 비트 순차의 적어도 일부를 저장한다. 제1비교 회로는 제1저장기에 저장된 비트 순차와 제1어드레스에서 비트 순차에 대응하는 비트 순차를 비교하고, 비트 순차가 동일한 경우 제1일치 신호를 출력한다. 여분의 셀 어레이는 제1일치 신호를 출력한다. 여분의 셀 어레이는 제1일치 신호에 의해 활성화되고 정규 셀 어레이 중 결함이 있는 셀의 위치에서 사용된다. 제2저장기는 제2어드레스를 이루는 각 비트 순차중에 다른 비트 그룹을 저장한다. 제2비교 회로는 제2저장기에 저장된 비트 그룹과 비트 그룹에 대응하느 제2어드레스의 비트 그룹을 비교하고, 비트 그룹이 동일한 경우 제2일치 신호를 출력한다. 정규 셀 어레이 및 여분의 셀 어레이중 하나와 외부간에 입력 또는 출력을 억제하도록 제2일치 신호에 응답하는 회로가 제공된다.

[양호한 실시예의 설명]

본 발명을 보다 잘 이해하기 위해, 제1도에 도시된 버스트 억세스 시스템을 갖는 종래의 반도체 메모리가 참조로 주어진다. 도시된 바와 같이, 칩 외부로 부터의 어드레스는 어드레스 버퍼(3000)로 입력된다. 응답하여, 어드레스 버퍼(3000)는 외부 어드레스 신호(3010)를 발생하고 이를 내부 어드레스 발생 회로(3001)에 공급한다. 내부 어드레스 발생 회로(3001)는 입력 외부 어드레스를 포함하는 내부 어드레스 신호 그룹(3011)를 순차적으로 발생한다. 교환 어드레스 비교 회로(3003)는 내부 어드레스 신호(3011)를 교환 어드레스 ROM(3002)에서 출력된 교환 어드레스 신호(3012)와 비교한다. 전자가 후자에 일치하는 경우, 비교 회로(3003)는 일치 신호(3013)를 발생한다. 신호(3012)의 비트수는 신호(3011)의 비트수보다 작거나 같다.

신호(3012)의 비트수가 신호(3011)의 비트수보다 작은 경우, 일치 신호(3013)는 신호(3011)으 대응하는 비트값에 관계없이 신호(3012)에 주어지지 않는 비트에 대해 출력된다. 그 결과로, 일치 신호(3013)는 다수의 내부 어드레스에 대해 출력된다. 이어서, 신호(3011)가 신호(3012)와 일치하는 경우, 일치 신호(3013)는 활성화된다. 활성화 신호(3013)는 비활성화 되도록 정규 셀 어레이(3004)에 입력되고, 동시에 활성화되도록 여분의 셀 어레이(3005)에 입력된다. 셀 어레이를 활성화하는 것은 신호(3011)에 의해 지정된 메모리 셀을 셀 어레이 외부에 위치하는 데이터 수신기나 데이터 드라이버에 연결하는 것을 의미하고, 그로 인해 데이터 버스에서 데이터를 기록 또는 판독하기 위한 회로를 제공하는 것임을 알 수 있다.

종래 메모리의 특정한 동작이 제2도를 참조로 기술된다. 버스트 길이는 4 바이트로 가정한다. 선두 어드리세 (A00)가 외부 어드레스 신호(3010)로 내부 어드레스 발생 회로(3001)에 입력되면, 회로(3001)는 순차적을 내부 어드레스 신호(A00∼A03) 그룹을 발생한다. 일치 신호가 비활성화 상태이므로, 정규 셀 어레이(3004)가 억세스된다. 이런 경우, 칩 입력/출력 신호(3016)로서 데이터 버퍼(3006)를 통해 정규 셀 입력/출력 신호(3014)에서 데이터(D00∼D03)가 출력된다. 이 때, 비활성화 상태로 유지되는 여분 셀 어레이(3005)는 높은 임피던스(impedance) 상태로 유지되는 출력(3015)을 갖는다.이어서, 다른 외부 어드레스 신호(3010)로 다음 선두 어드레스(A10)를 수신하면, 어드레스 발생 회로(3001)는 내부 어드레스 신호(3011)로 (A10)을 출력한다. 비교 회로(3003)는 신호(3011)를 ROM(3002)에 저장된 교환 어드레스 신호(3012)와 비교한다. 그 결과로, 일치 신호(3013)가 활성화되어, 데이타(R10)(여분 셀 입력/출력 신호(3015))가 여분 셀 어레이(3005)에서 판독된다. 데이터(R10)는 데이터 버퍼(3006)를 통해 칩 입력/출력 신호(3016)로서 출력된다. (A10)에 이어지는 내부 어드레스 신호 (3011)(A11∼A13)에 대해 일치 신호(3013)는 비활성화 상태 또는 낮은 상태로 된다. 결과적으로, 정규 셀 어레이(3004)가 활성화된다. 이런 경우, 칩 입력/출력 신호(3016)로서 데이터 버퍼(3006)를 통해 정규 셀 입력/출력 신호(3014)에서 데이터(D11-D03)가 출력된다. 이러한 방법에서, 기록/판독 동작은 교환 어드레스에 대한 여분 셀로만, 또는 비교환 어드레스에 대한 정규 셀로만 실행된다.

상술한 바와 같이, 외부 어드레스를 수신하는 단계, 외부 어드레스를 근거로 내부 어드레스를 발생하는 단계, 내부 어드레스에 의해 정규 셀 어레이를 활성화하는 단계, 및 정규 셀 어레이에서 데이타를 판독하는 단계로 정규 셀에서 데이타가 판독된다. 한편, 외부 어드레스를 수신하는 단계, 외부 어드레스를 근거로 내부 어드레스를 발생하는 단계, 일치 신호를 출력하도록 내부 어드레스를 발생하는 단계, 일치 신호를 출력하도록 내부 어드레스를 교환 어드레스와 비교하는 단계, 일치 신호를 근거로 여분 셀 어레이를 활성화하는 단계, 및 여분 셀 어레이에서 데이타를 판독하는 단계로 교환 여분 셀에서 데이터가 판독된다. 사실상, 여분 셀의 존재를 고려할 때, 어드레스 비교 결과로 일치 신호가 발생되지 않는 전제조건은 정규 셀 어레이로 부터의 데이터 판독에 또한 적용된다.

상기의 단계 순차는 시간 연속 방식으로 실행된다. 즉, 나중 순차는 먼저 순차가 완료되지 않으면 시작될 수 없다. 그러므로, 메모리의 동작 속도와 그로 인한 전 칩의 속도는 어드레스를 비교하지 않고 정규 셀에서 데이터가 판독될 때보다 더 느리다.

제3도를 참조로, 본 발명을 실현한 반도체 메모리가 기술된다. 도시된 바와 같이, 어드레스 버퍼(1000)는 칩 외부로부터 어드레스를 수신하고, 응답하여 외부 어드레스 신호(1010)를 출력한다. 어드레스 신호(1010)는 내부 어드레스 발생 회로(1001)에 인가된다. 어드레스 발생 회로(1001)는 입력 외부 어드레스 신호(1010)를 포함한 내부 어드레스 신호 그룹(1011)을 순차적으로 발생한다. 교환 어드레스 비교 회로(1003)는 어드레스 신호 그룹(1011)의 발생과 동시에 순차적으로 어드레스 신호(1010)를 교환 어드레스 ROM(1002)으로 부터 출력된 교환 어드레스 신호(1012)와 비교한다. 전자가 후자와 일치하는 경우, 비교 회로(1003)는 일치 신호(1013)를 출력한다.

교환 어드레스 신호(1012)의 비트는 내부 버스트 어드레스를 나타내는 비트를 포함하지 않는다. 비교 회로(1003)에서, 외부 어드레스 신호(1010)의 내부 버스트 어드레스에 대응하는 비트는 비교에서 제외된다. 그러므로, 같은 비교 신로(1013)가 같은 외부 버스트 어드레스를 갖는 모든 외부 어드레스 신호(1010)에 대해 주어진다.

외부 어드레스 신호(1010)와 교환 어드레스 신호(1012)가 외부 버스트 어드레스에 대해 일치하는 경우, 일치 신호(1013)는 활성화된다. 그 결과로, 신호(1013)가 입력되는 여분 셀 어레이(1005)는 활성화된다. 이런 경우, 정규 셀 어레이(1004)는 비활성화되고 높은 임피던스 상태로 유지되는 출력을 갖는다.

교환은 한번에 전 버스트 길이에 걸쳐 실행된다. 특히, 선두 어드레스를 나타내는 외부 어드레스 신호(1010)가 교환 어드레스와 일치할 때, 여분 셀 어레이(1005)는 선두 어드레스와 전 버스트 길이의 연속되는 어드레스에서 모든 데이터에 대해 억세스된다.

주어진 실시예의 특정한 동작이 제4도를 참조로 기술된다. 도시된 바와 같이, 버스트 길이는 4바이트로 가정한다. 선두 어드레스(A00)가 외부 어드레스 신호(1010)로 입력되면, 비교 회로(1003)는 어드레스 신호(1010)로 입력되면, 비교 회로(1003)는 어드레스 신호(1010)를 ROM(1002)의 교환 어드레스 신호(1012)와 비교한다. 또한, 내부 어드레스 발생 회로(1001)는 내부 어드레스 신호(1011)(A00-A03)를 순차적으로 발생한다. 일치 신호(1013)가 비활성화 상태이므로, 정규 셀 어레이(1004)가 억게스된다. 그결과로, 칩 입력/출력 신호(1016)로서 데이터 버퍼(1006)를 통해 정규 셀 입력/출력 신호(1014)에서 판독된 데이터(D00-D03)가 출력된다.

다른 외부 어드레스 신호(1010)로 다음의 선두 어드레스(A10)가 입력되면, 비교 회로(1003)는 이를 ROM(1002)의 교환 어드레스(1012)와 비교한다. 전자는 후자와 일치하므로, 일치 회로(1013)가 활성화 상태 또는 높은 상태로 된다. 어드레스 신호(1010)에 응답하여, 어드레스 발생 회로(1001)느 내부 어드레스 신호(1011)로 내부 어드레스 (A10-A13)를 순차적으로 출력한다. 그 결과로, 여분 셀 어레이(1005)에서 판독된 데이타(R10-R13)(여분 셀 입력/출력신로(1015))가 칩 입력/출력 신호(1016)로서 데이타 버퍼(1016)를 통해 출력된다.

제4도에 도시된 바와 같이, 선두 어스레스 신호(A10)가 외부 어드레스 신호(1010)로 입력되면, 일치 회로(1013)는 어드레스 발생 회로(1001)에서 출력된 내부 어드레스 신호(1011)로 부터의 실제적인 지연없이 높은 상태로 된다.

상술한 바는 판독 모드 동작에 집중되어 있지만, 본 실시예는 같은 방법으로 기록 모드 동작을 실행한다. 외부 어드레스 신호(1010)가 교환 어드레스와 일치하면, 본 실시예는 버스트 폭내의 여분 셀에서만 데이타를 계속적으로 기록 또는 판독한다. 신호(1010)가 교환 어드레스와 일치하면, 본 실시예는 버스트 폭내의 여분 셀에서만 데이티를 계속적으로 기록 또는 판독한다. 신호(1010)가 교환 어드레스와 일치되지 않은 경우, 실시예는 정규 셀에서 데이타를 기록 또는 판독한다.

상술한 바와 같이, 내부 어드레스 신호가 발생되기 전에, 외부 어드레스 신호와 교환 어드레스간의 비교를 통해 일치 신호가 제공된다. 그러므로, 본 실시예는 종래의 반도체 메모리보다 더 짧은 억세스 시간을 실현한다. 또한, 본 실시예에서, 여분 셀은 어드레스 발생 회로(1001)에 의해 발생된 내부 어드레스 신호에 관계없이 한 번에 전 버스트 길이에 걸쳐 억세스된다. 그러므로, 내부 어드레스 신호의 발생을 대기할 필요가 없고, 어드레스는 각 내부 어드레스 신호에 대해 교환 어드레스와 비교되지 않는다. 교환 어드레스는 고속 억세스를 증진시키도록 최소로 내부 어드레스 신호와 비교되게 된다.

본 발명의 다른 실시예가 제5도를 참조로 기술된다. 도시된 바와 같이, 메모리는 정규 셀 어레이(2004)와 여분 셀 어레이(2005)를 갖는다. 외부 버스트 교환 어드레스 ROM(2002)은 교환 어드레스를 나타내는 외부 버스트 비트를 저장한다. 여분 셀 어레이(2005)의 활성화를 위해 교환 어드레스 비교 회로(2003)는 ROM(2002)에서 출력된 교환 어드레스 신호(2012)를 외부 어드레스 신호(2010)의 외부 버스트 비트와 비교한다. 외부 버스트 교환 신호(2012)는 버스트 길이에서 어드레스를 나타내는 비트(예를 들어, 버스트 길이가 2m 일때 하위 m비트)를 포함하지 않지만, 외부 버스트 어드레스를 이루는 비트 그룹에 의해서만 구성된다. 비교회로(2003)가 일치 신호(2013)를 출력하면, 내부 버스트 교환 어드레스 신호(2017)는 내부 버스트 교환 어드레스 신호(2017)는 내부 버스트 교환 어드레스 ROM(2007)에서 판독된다. 어드레스 신호(2017)는 어드레스 신호(2012)에 의해 지정되고 버스트 길이 내에 있는 어드레스 중 교환되어야 하는 어드레스를 나타낸다. 일치 신호(2013)는 여분 셀 어레이(2005)와 ROM(2007)에 입력되지만, 정규 셀 어레이(2004)에는 입력되지 않는다.

상기의 구성에서, 본 실시예는 일치 신호(2013)를 이용해 정규 셀 어레이(2004)의 비활성화에 걸친 제어를 실해하지 않는다. 그러므로, 일치 신호(2013)가 활성화 상태로 될 때, 정규 셀 어레이(2004)는 비활성화되지 않는다. 즉, 결함이 있는 셀을 포함하는 정규 셀 어레이(2004)와 교환 어드레스를 포함하는 여분 셀 어레이 모두가 동시에 활성화된다.

제5도에 도시된 바와 같이, 정규 셀 어레이(2004)의 입력/출력 신호(2014)와 여분 셀 어레이(2005)의 입력/출력신호(2015)는 각각의 이중 방향 버스에 의해 입력/출력 선택 회로(2008)에 각각 연결된다. ROM(2007)으로 부터의 내부 버스트 교환 어드레스 신호(2017)가 선택 회로(2008)에 입력된다. 선택 회로(2008)는 내부 어드레스 신호(2011)를 어드레스 신호(2017)와 비교한다 선택 회로(2008)는 신호(2008)와 (2011)이 비교하여 같지 않은 경우 정규 어레이(2004)에서 데이타를 기록 또는 판독하고, 비교하여 같은 경우 여분 어레이(2005)에서 기록 또는 판독한다.

제6도는 다른 실시예의 특정한 동작을 설명한다. 다시, 버스트 길이가 4바이트로 가정된다. 도시된 바와 같이, 선두 어드레스(A00)가 외부 어드레스 신호(2010)로 입력되면, 이는 교환 어드레스 비교 회로(2003)에 의해 ROM(2002)의 교환 어드레스 신호(2012)와 비교된다. 내부 어드레스 발생 회로(2001)는 내부 어드레스 신호(2011)(A00-A03)를 순차적으로 발생한다. 이러한 경우, 데이터(D00-D03)가 정규 셀 어레이(2004)에서 순차적으로 판독되어 선택 회로(2008)와 데이터 버퍼(2006)를 통해 입 입력/출력 신호(2016)로 출력된다.

이어서, 다른 외부 어드레스 신호(2010)로 다음의 선두 어드레스(A10)가 입력되면, 비교 회로(2003)에 의해 교환 어드레스 신호(2012)(외부 버스트 어드레스)와 비교된다. 신호(2010)와 (2012)는 같으므로, 일치 신호가 활성화 상태 또는 높은 상태로 된다. 그 결과로, 여분 셀 어레이(2005)가 활성회된다. 또한, 내부 버스트 교환 어드레스 신호(2017)가 ROM(2007)에서 판독되어 선택 회로(2008)로 입력된다.

어드레스 발생 회로(2001)는 내부 어드레스 신호(2011)로 내부 어드레스(A10-A13)를 순차적으로 발생한다. 그 결과로, 정규 셀 어레이(2004)에서 판독된 데이타(D10-D13)와 여분 셀 어레이(2005)에서 판독된 데이타(R10)가 선택 회로(2008)에 인가된다. 내부 버스트 교환 어드레스 신호(2017)가 어드레스(A10)를 나타내므로, 선택 호로(2008)는 (A10)에 의해 지정된 어드레스에 대해 여분 어레이(2005)의 데이타(여분 셀 입력/출력 신호(2015))를 선택하거나 버스트으 다른 어드레스에 대해 정규 어레이(2004)의 데이터(입력/출력 신호(2014))를 선택한다. 결과적으로, 데이타(R10), (D11), (D12), 및 (D13)가 데이터 버퍼(2006)를 통해 칩 입력/출력 신호(2016)로 출력된다.

앞선 실시예는 버스트 길이를 근거로 여분 실의 교환을 이루므로, 버스트 길이가 어드레스보다 큰 경우 실행 가능하지 않다. 버스트 길이를 증가시키면 여분 셀 어레이의 크기도 증가되므로 칩 영역의 크기도 증가된다. 대조하여, 상기의 다른 실시예에서는 제어 회로가 다소 복잡하여도 여분 셀 어레이의 크기가 버스트 길이에 의존하지 않으므로 상기의 문제점이 없다. 또한, 상기의 다른 실시예는 외부 어드레스를 비교함으로서 여분 셀 어레이를 활성화하므로, 빠른 억세스 능력에 대해 제1실시예와 비교할만하다.

요약하여, 본 발명은 다음에 열거된 바와 같이 다양하고 새로운 이점을 갖는 반도체 메모리를 제공하는 것을 알 수 있다.

(1) 입력 외부 어드레스 신호를 근거로 내부 어드레스 신호를 발생하는 내부 어드레스 발생 회로, 버스트 억세스 기능, 및 결함이 있는 셀을 여분의 셀로 교환하는 여분 회로를 포함하는 반도체 메모리에서, 여분 셀로의 어드레스 교환은 외부 어드레스 심호를 ROM에 저장된 교환 어드레스와 비교함으로서 이루어진다. 그러므로 교환 어드레스의 비교와 내부 어드레스의 발생은 동시에 이루어진다. 이는 억세스 시간을 성공적으로 줄이고 그에 의해 신속한 버스트 억세스가 증진된다.

(2) 메모리는 내부 어드레스 신호에 관계없이 버스트 길이를 근거로 여분의 셀이 집합적으로 억세스되는 것을 허용한다. 그러므로, 외부 어드레스 신호는 내부 어드레스의 발생을 대기하지 않고 교환 어드레스와 비교될 수 있다. 이는 교환 어드레스가 최소로 비교되는 사실과 연관되어 여분 셀로의 신속한 억세스를 또한 증진시킨다.

(3) 저장기는 외부 버스트 교환 어드레스에 의해 지정되고 버스트 길이에 의해 영향이 미치는 어드레스 중 교환되어야 하는 어드레스를 나타내는 내부 버스트 교환 어드레스를 저장한다. 외부 어드레스 신호가 외부 버스트 어드레스에서 교환 어드레스와 일치하면, 어드레스는 저장기에서 판독된다. 내부 어드레스 신호와 내부 버스트 교환 어드레스가 일치하면, 여분의 셀이 억세스된다. 그러므로, 여분 셀 어레이의 크기는 버스트 길이에 의존하지 않으므로, 고속 버스트 동작을 실행하기 위한 억세스 시간이 줄어든다.

본 발명의 발표 내용을 수신한 후에 종래 기술에 숙련된 자에 대해서는 본 발명의 범위를 벗어나지 않은 다양한 수정이 가능하다.

Claims

선두 어드레스만을 수신하고 상기 선두 어드레스를 근거로 다수의 내부 어드레스를 발생하는 내부 어드레스 발생회로; 상기 다수의 내부 어드레스가 인가되는 정규 셀 어레이; 상기 정규 셀 어레이내에 포함된 결함이 있는 셀에 대해 여분의 셀을 교환하는 여분 셀 어레이; 이전에 상기 결함이 있는 셀에 대한 상기 여분 셀의 교환을 나타내는 정보를 저장하는 저장 수단; 외부로 부터 상기 메모리에 입력된 어드레스와 상기 저장 수단에 저장된 상기 정보를 비교하는 비교 회로 및; 상기 비교 회로에서 출력된 비교의 결과를 근거로 상기 정규 셀 어레이와 상기 여분 셀 어레이가 선택적으로 억세스되도록 하는 제어 수단을 수비하는 것을 특징으로 하고 다수의 데이터와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
제1항에 있어서, 상기 제어 수단이 버스트 길이를 근거로 사익 여분 셀 어레이와의 선택적인 억세스를 일으키는 것을 특징으로 하고 다수의 데이타와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
제1항에 있어서, 상기 저장 수단이 프로그램 가능한 ROM으로 구성되는 것을 특징으로 하고 다수의 데이터와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
메모리 외부로부터 제1어드레스를 수신하고, 상기 제1어드레스를 포함하며 각각이 상기 제1어드레스를 구성하는 비트의 일부를 갖는 다수의 제2어드레스를 발생하는 내부 어드레스 발생 회로; 각각이 특정한 어드레스를 갖는 다수의 메모리 셀로 구성되는 정규 셀 어레이; 상기 제2어드레스에 의해 지정된 상기 정규 셀 어레이의 다수의 메모리 셀에서 데이터를 순차적으로 기록 또는 판독하는 수단; 이전에 상기 정규 셀 어레이 중 결함이 있는 셀의 어드레스를 이루는 비트 순차의 적어도 일부를 저장하는 저장 수단;

상기 저장 수단에 저장된 상기 비트 순차와 상기 제1어드레스에서 상기 일부에 대응하는 비트 순차를 비교하고, 상기 비트 순차가 같은 경우 제1일치 신호를 출력하는 비교 회로 및; 상기 제1일치 신호에 의해 활성화되고 상기 정규 셀 어레이 중 상기 결함이 있는 셀의 위치에 사용되는 여분 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 제1저장 수단에 저장된 상기 비트 순차가 상기 제2어드레스의 공통 비트만으로 구성되는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 제1저장 수단이 프로그램 가능한 ROM으로 구성되는 것을 특징으로 하는 반도체 메모리.
선두 어드레스만을 수신하고 상기 선두 어드레스를 근거로 다수의 내부 어드레스를 발생하는 내부 어드레스 발생회로; 상기 다수의 내부 어드레스가 인가되는 정규 셀 어레이; 상기 정규 셀 어레이 내에 포함된 결함이 있는 셀에 대해 여분의 셀을 교환하는 여분 셀 어레이; 교환 어드레스를 나타내는 어드레슬 정보를 저장하고 이전에 소정의 비트 순차를 갖는 제1저장 수단; 이전에 상기 다수의 내부 어드레스에 대응하는 교환 어드레스 정보를 저장하는 제2저장 수단 및; 상기 제1어드레스의 소정의 비트 순차와 상기 제1저장 수단의 상기 어드레스 정보가 일치하고 상기 내부 어드레스가 상기 제2저장 수단의 교환 어드레스 정보와 일치하면, 상기 여분의 셀과 데이타를 입력 또는 출력하는 제어 수단을 수비하는 것을 특징으로 하고 다수의 데이터와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
제7항에 있어서, 상기 제1어드레스의 상기 소정의 비트 순차와 상기 제1저장 수단의 상기 어드레스 정보가 일치하는 경우 상기 제어 수단이 상기 정규 셀 어레이가 억세스되도록 하는 것을 특징으로 하고 다수의 데이타와의 계속적ㅇ니 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
제8항에 있어서, 상기 내부 어드레스와 상기 제2저장 수단의 상기 교황 어드레스 정보를 비교함으로서 상기 정규 셀 어레이의 데이터나 상기 여분 셀 어레이의 데이터 중 하나를 선택하는 선택 회로를 더 구비하는 것을 특징으로 하고 다수의 데이터와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
제7항에 있어서, 상기 제1저장 수단의 상기 어드레스 정보가 버스트 그룹내에 있는 어드레스를 지정하는 비트 그룹 이외에 상기 어드레스를 이루는 비트 그룹으로 구성되는 것을 특징으로 하고 다수의 데이터와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
제10항에 있어서, 상기 제1 및 제2저장 수단이 각각 프로그램 가능한 RAM으로 구성되는 것을 특징으로 하고 다수의 데이터와의 계속적인 억세스를 위해 버스트 억세스 기능을 갖는 반도체 메모리.
메모리 외부로 부터 제1어드레스를 수신하고, 상기 제1어드레스를 포함하며 각각이 상기 제1어드레스를 구성하는 비트의 일부를 갖는 다수의 제2어드레스를 발생하는 내부 어드레스 발생 회로; 각각이 특정한 어드레스를 갖는 다수의 메모리 셀로 구성된 정규 셀 어레이; 상기 제2어드레스에 의해 지정된 상기 정규 셀 어레이의 다수의 메모리 셀에서 데이터를 순차적으로 기록 또는 판독하는 수단; 이전에 상기 정규 셀 어레이 중 결함이 있는 셀의 어드레스를 이루는 비트 순차의 적어도 일부를 저장하는 제1저장 수단; 상기 제1저장 수단에 저장된 상기 비트 순차와 상기 제1어드레스에서 상기 비트 순차에 대응 하는 비트 순차를 비교하고, 상기 비트 순차가 같은 경우 제1일치 신호를 출력하는 제1비교 회로; 상기 제1일치 신호에 의해 활성화되고 상기 정규 셀 어레이 중 결함이 있는 셀의 위치에 사용되는 여분 셀 어레이; 상기 제2어드레스를 이루는 각각의 비트 순차 중 다른 비트 그룹을 저장하는 제2저장 수단; 상기 제2저장 수단에 저장된 상기 비트 그룹과 상기 비트 그룹에 대응하는 상기 제2어드레스의 비트 그룹을 비교하고, 상기 비트 그룹이 같은 경우 제2일치 신호를 출력하는 제2비교 회로 및; 상기 정규 셀 어레이와 상기 엽누 셀 어레이 중 하나와 외부간의 입력 또는 출력을 억제하도록 상기 제2일치 신호에 응답하는 수단을 구비하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리.
제12항에 있어서, 상기 제1및 제2저장 장치가 각각 프로그램 가능한 ROM으로 구성되는 것을 특징으로 하는 반도체 메모리.