JPH07235199A - 半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、シンクロナスＤＲＡＭの動
作の高速化を図ることにある。 【構成】 カラムアドレスカウンタ３１６内のインクリ
メンタの出力論理をマルチプレクサ１０１に伝達するこ
とにより、カラムアドレスカウンタ３１６の正規の出力
端子から得るよりも早いタイミングで、カラムアドレス
を冗長比較回路１０２に供給する。それにより、冗長選
択のマージンの拡大を図り、クロック周波数の上昇を許
容し、シンクロナスＤＲＡＭの動作の高速化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
には同期形の半導体記憶装置の動作速度の高速化技術に
関し、例えばシンクロナスＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）に適用して有効な技術に関
する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
においては、アドレスバッファ、デコーダ、センス増幅
器などの周辺回路にはダイナミック型の回路が用いら
れ、消費電力の低下が図られている。このため、１〜３
相の外部クロックが必要とされ、これらのクロックに基
づいて内部回路クロックを発生させて周辺回路を制御、
あるいは駆動するようにしている。そのようなＤＲＡＭ
においては、ランダムアクセスが主体であり、アクセス
毎にロウアドレス、カラムアドレスの読み込みを順次行
うことにより、メモリセルが選択される。周辺回路の各
部は、メモリセルの情報破壊を防ぐため、行（ロウ）選
択、メモリセル情報の検出、列（カラム）選択の手順に
従うように内部クロックによって制御される。

【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】中央処理装置（ＣＰ
Ｕ）のクロックに同期動作する半導体記憶装置としてシ
ンクロナスＤＲＡＭがある。そのようなシンクロナスＤ
ＲＡＭにおいては、例えば、図９に示されるように、入
力バッファ９０１、ラッチ回路９０２を介してアドレス
カウンタ９０３に取込まれたアドレスをカラムアドレス
の初期アドレスとして、それにカラムアドレスを当該ア
ドレスカウンタ９０３で生成するようにしている。そし
てこのカラムアドレスカウンタ９０３の出力アドレス
は、後段のプリデコーダ９０４でプリデコードされた後
に、冗長比較回路９０５において、冗長アドレスと比較
される。このアドレス比較において、両アドレスが不一
致の場合は上記プリデコーダ９０４の出力アドレスが、
後段のＹ−デコーダ（カラムデコーダとも称される）９
０６でデコードされることによって、Ｙ−スイッチ（カ
ラム選択スイッチとも称される）９０７の動作制御信号
が生成される。また、上記冗長比較回路９０５のアドレ
ス比較において、両アドレスが一致した場合には、それ
は冗長救済がなさせていることを意味するから、正規の
カラム選択に代えて所定の冗長選択が行われる。

【０００５】しかしながら、上記のようなシンクロナス
ＤＲＡＭの動作の高速化について本発明者が検討したと
ころ、冗長比較回路９０５での冗長判定に要する時間に
よって、冗長選択がどうしても遅れてしまうことが見い
だされた。例えば、図１０に示される動作タイミングか
ら明らかなように、クロックＣＬＫに同期してカラムア
ドレスカウンタ９０３が動作されることから、このカウ
ンタ９０３から実際に出力されたカラムアドレス、若し
くはそれのプリデコード出力を取込んで冗長比較を行っ
ていたのでは、動作の高速化のためにクロックＣＬＫの
周波数を上げた場合に、冗長選択のマージンを十分に確
保することができなくなる。そのために、クロックＣＬ
Ｋの周波数を上げることができず、シンクロナスＤＲＡ
Ｍの動作の高速化が阻害される。

【０００６】本発明の目的は、シンクロナスＤＲＡＭの
ような同期型半導体記憶装置の動作の高速化を図ること
にある。また、本発明の別の目的は、そのように高速化
された半導体記憶装置を備えたデータ処理装置を提供す
ることにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、アドレスバッファの出力値が確
定されて、それがラッチ回路に保持されるまでのセット
アップ期間に、アドレスバッファの出力アドレスと冗長
救済のために予め設定された冗長アドレスとを比較する
ための冗長比較回路を設けるものである。

【００１０】また、アドレスバッファを介して入力され
たアドレスをクロックに同期して保持するための第１ラ
ッチ回路が設けられ、また、この第１ラッチ回路に保持
されたアドレスをカラム系の初期アドレスとしてそれに
続くカラムアドレスをインクリメント動作によって生成
するためのインクリメンタ、及びこのインクリメンタの
出力アドレスをクロックに同期して保持するための第２
ラッチ回路とが設けられるとき、アドレスバッファの出
力値が確定されて、それが上記第１ラッチ回路保持され
るまでのセットアップ期間に、上記アドレスバッファの
出力アドレスと冗長アドレスとを比較し、上記インクリ
メンタの出力が確定されて、それが上記第２ラッチ回路
に保持されるまでのセットアップ期間に、上記インクリ
メンタの出力アドレスと冗長アドレスとを比較するため
の冗長比較回路を設けるものである。このとき、正規ビ
ット選択に代わる冗長選択を的確に行うため、カラムア
ドレスカウンタによって生成されたカラムアドレスをプ
リデコードするためのプリデコード論理と、冗長比較回
路の比較結果に基づいて、プリデコード論理出力のカラ
ム選択への関与を排除するための制御論理とを設けるこ
とができる。また、初期アドレスと、カラムアドレスカ
ウンタ内のインクリメンタによって順次生成されるカラ
ムアドレスとを的確に冗長比較回路に取込むため、初期
アドレスと、カラムアドレスカウンタ内のインクリメン
タの出力アドレスとを選択的に上記冗長回路に取込むた
めのマルチプレクサを設けることができる。さらに、そ
のような半導体記憶装置を含んでデータ処理装置を構成
することができる。

【００１１】

【作用】上記した手段によれば、冗長比較回路は、アド
レスバッファの出力値が確定されて、それがラッチ回路
に保持されるまでのセットアップ期間を利用して、アド
レスバッファの出力アドレスと冗長救済のために予め設
定された冗長アドレスとを比較する。このことが、冗長
比較を早期に完了させ、冗長選択のマージンを増大させ
ることにより、クロック周波数の上昇を許容し、半導体
記憶装置の動作の高速化を達成する。

【００１２】また、アドレスバッファの出力値が確定さ
れて、それが第１ラッチ回路に保持されるまでのセット
アップ期間を利用して、アドレスバッファの出力アドレ
スと冗長アドレスとが比較されるとともに、上記インク
リメンタの出力が確定されて、それが第２ラッチ回路に
保持されるまでのセットアップ期間を利用して、インク
リメンタの出力アドレスと、冗長救済のために予め設定
された冗長アドレスとが比較される。このようにラッチ
回路のセットアップや、アドレスカウンタのセットアッ
プに平行して冗長比較を行わせることが、冗長比較を早
期に完了させ、冗長選択のマージンを増大させることに
より、クロック周波数の上昇を許容し、半導体記憶装置
の動作の高速化を達成する。

【００１３】

【実施例】図４には、本発明の一実施例であるデータ処
理装置が示される。

【００１４】この装置は、システムバス４００を介し
て、ＣＰＵ（中央処理装置）４００、ＤＲＡＭ制御部４
０３、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）４０６、ＲＯＭ（リード・オンリ・メモリ）４
０５、周辺装置制御部４０７、表示系４１０などが、互
いに信号のやり取り可能に結合されることによって、予
め定められたプログラムに従って所定のデータ処理を行
うコンピュータシステムとして構成される。

【００１５】上記ＣＰＵ４０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部４０３によって制御されるＤＲ
ＡＭ４０２や、バックアップ制御部４０４によってバッ
クアップされるＳＲＡＭ４０６、及びＲＯＭ４０５が設
けられる。ＤＲＡＭ４０２やＳＲＡＭ４０６には、ＣＰ
Ｕ４０１での計算や制御に必要なプログラムやデータが
格納される。ＲＯＭ４０５は、読出し専用であるため、
通常は変更を要しないプログラムが格納される。上記周
辺装置制御部４０７は、特に制限されないが、磁気記憶
装置を一例とする外部記憶装置４０８や、キーボード４
０９を一例とする入力装置などの周辺装置のインタフェ
ースとして機能する。上記表示系４１０は、ＶＲＡＭ
（ビデオ・ランダム・アクセス・メモリ）４１０Ａ、及
びそれの制御回路を含み、システムバス４００を介して
転送された表示用データは、ＣＲＴディスプレイ装置４
１２に同期して当該ディスプレイ装置４１２に出力され
る。また、電源供給部４１１が設けられ、ここで生成さ
れた各種電圧が、本実施例装置の各部に供給されるよう
になっている。

【００１６】このようなデータ処理装置において、上記
ＤＲＡＭ４０２は、本実施例システムのメインメモリと
して使用されるため、特に高速動作が要求される。その
ような意味で本実施例では、上記ＤＲＡＭ４０２として
高速動作可能なシンクロナスＤＲＡＭが適用される。

【００１７】図３には上記ＤＲＡＭ４０２として上記デ
ータ処理装置に適用されるシンクロナスＤＲＡＭの全体
的な構成が示される。このシンクロナスＤＲＡＭは、Ｃ
ＰＵ４０１のクロックに同期してデータのリード・ライ
トが可能とされ、特に制限されないが、公知の半導体集
積回路製造技術により、単結晶シリコン基板などの一つ
の半導体基板に形成される。

【００１８】図３に示されるように、このシンクロナス
ＤＲＡＭは、特に制限されないが、Ｂａｎｋ０，Ｂａｎ
ｋ１で示されるように、二つのメモリセルアレイ（メモ
リバンクと称される）３１２，３１３を有する。このメ
モリセルアレイ３１２，３１３は、それぞれ複数のダイ
ナミック形メモリセルをアレイ状に配列して成る複数の
メモリマットを有する。外部から取込まれたアドレスＡ
０〜Ａ１０がロウアドレスバッファ３１１、及びラッチ
回路３０１を介してロウデコーダ３０８，３０９に伝達
され、そこでデコードされることによって、それぞれメ
モリセルアレイ３１２，３１３のワード線を選択的に駆
動するための信号が生成されるようになっている。

【００１９】また、外部から取込まれたアドレスの一部
Ａ０〜Ａ８が、カラムアドレスバッファ３１５を介して
ラッチ回路３１４で保持されるようになっている。この
ラッチ回路３１４の保持アドレスは、後段に配置された
カラムアドレスカウンタ３１６に入力されるようになっ
ている。このカラムアドレスカウンタ３１６は、入力ア
ドレスを初期アドレスとしてそれに続くカラムアドレス
をインクリメント動作によって生成する。生成されたカ
ラムアドレスは、カラムデコード部３０４，３０６に伝
達されるようになっている。このカラムデコード部３０
４，３０５は、それぞれ入力アドレスをデコードするこ
とによって、カラム系周辺回路３０３，３０７の動作制
御信号を生成する。このカラム系周辺回路３０３，３０
７には、特に制限されないが、メモリセルアレイ３１
２，３１３のメモリセルに結合された相補データ線対の
微弱な電位差（メモリセルデータ）を増幅するためのセ
ンスアンプや、上記カラムデコード部３０４，３０６か
らの制御信号に基づいて上記相補データ線対を選択的に
相補コモンデータ線対に結合するためのカラム選択回
路、相補コモンデータ線対をプリチャージするためのプ
リチャージ回路などが含まれる。

【００２０】カラムデコード出力に基づきカラム選択回
路が動作されることによって、相補データ線対が選択的
にコモンデータ線対に結合されると、メモリセルへのデ
ータ書込み、又は当該メモリセルからのデータ読出しが
可能とされる。上記センスアンプで増幅されたメモリセ
ルデータは、メインアンプＭＡを介して、外部出力可能
とされる。また、外部からの書込みデータは、ライトア
ンプＷＡで増幅された後にコモンデータ線対に伝達さ
れ、上記のようにカラムアドレスに基づいて選択された
データ線を介して、対応するメモリセルに伝達されるこ
とによって、書込み可能とされる。上記メモリセルアレ
イ３１２，３１３は、特に制限されないが、入力される
アドレスの一部を利用することによって、選択的にリー
ド・ライトに関与するため、上記ライトアンプＷＡやメ
インアンプＭＡ、及びデータバスＤＢＵＳは、上記メモ
リセルアレイ３１２，３１３で共有されている。尚、ラ
イトアンプＷＡやメインアンプＭＡのビット構成は、上
記センスアンプ及びＩ／Ｏバスのビット構成に対応して
いる。例えば、上記コモンデータ線対が、８ビット構成
とされるとき、上記ライトアンプＷＡやメインアンプＭ
Ａも、それに対応して８ビット構成とされる。

【００２１】さらに、本実施例ではコントローラ３０５
が設けられる。このコントローラ３０５は、基本クロッ
クＣＬＫ、チップセレクト信号ＣＳ＊（＊はローアクテ
ィブ又は信号反転を意味する）、ロウアドレスストロー
ブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、ライトイネーブル信号ＷＥ＊など、外部から入力さ
れる各種信号に基づいて、本実施例シンクロナスＤＲＡ
Ｍにおける各部の動作制御のための信号を生成する。特
に、このシンクロナスＤＲＡＭの動作モードは、チップ
セレクト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡ
Ｓ＊、ライトイネーブル信号ＷＥ＊の論理状態の組合せ
によって決定される。

【００２２】図１には、上記カラムデコード部３０４
（又は３０６）の構成例、及びラッチ回路３１４やカラ
ムアドレスカウンタ３１６との結合関係が示され、図２
には主要部の動作タイミングが示される。

【００２３】図１に示されるように、カラムデコード部
３０４は、特に制限されないが、マルチプレクサ１０
１、冗長比較回路１０２、プリデコーダ１０３、Ｙ−デ
コーダ（カラムデコーダ）１０４を含む。マルチプレク
サ１０１は、ラッチ回路３１４の出力端子と、カラムア
ドレスカウンタ３１６の内部に配置されたインクリメン
タの出力端子とを選択的に冗長比較回路１０２の入力端
子に結合させる機能を有する。すなわち、このマルチプ
レクサ１０１は、ラッチ回路３１４に保持されたカラム
アドレスの初期値（１ｓｔＡｄｄ．）と、カラムアドレ
スカウンタ３１６内のインクリメンタの出力アドレス
（２ｎｄ Ａｄｄ．以降）とを選択的に冗長比較回路１
０２に取込むために設けられている。冗長比較回路１０
２は、このマルチプレクサ１０１の選択出力アドレス
と、冗長救済のために予め設定された冗長アドレスとを
比較する機能を有する。ここで、冗長アドレスは、本実
施例シンクロナスＤＲＡＭの欠陥ビットを冗長ビットに
置換えるための情報とされ、それはヒューズ回路などに
よって予め記録されている。従って、マルチプレクサ１
０１を介して入力されたカラムアドレスが冗長アドレス
と不一致の場合は正規ビットが選択されるが、もし両ア
ドレスが一致した場合には冗長救済のため、欠陥ビット
に代えて冗長ビットが選択される。そのような選択のた
めに冗長比較回路１０２での冗長比較が必要とされ、そ
の比較結果が、後段のプリデコーダ１０３に入力される
ようになっている。プリデコーダ１０３は、上記カラム
アドレスカウンタ３１６の出力アドレスをプリデコード
する機能を有するが、上記冗長比較回路１０２によっ
て、入力アドレスが冗長アドレスと一致した場合には、
上記カラムアドレスカウンタ３１６からの正規のアドレ
スのプリデコード出力に代えて、冗長選択のための信号
を出力する。つまり、正規のカラムアドレスによるカラ
ム選択に代えて、冗長選択を行うための手段としての機
能が実現される。そのようなプリデコーダ１０３の後段
に配置されたＹ−デコーダ１０４は、上記プリデコード
出力を、さらにデコードすることによって、Ｙ−スイッ
チ（カラムスイッチ）１０５の駆動信号を生成する。こ
こで、Ｙ−スイッチ１０５は、図３に示されるカラム系
周辺回路３０３，３０７に含まれるカラム選択回路を構
成するスイッチであり、通常はＭＯＳトランジスタが適
用される。このＭＯＳトランジスタがオンされた場合
に、相補データ線対が、選択的にコモンデータ線対に結
合される。

【００２４】尚、図３に示されるカラムデコード部３０
６は、上記カラムデコード部３０４と同一構成とされ
る。

【００２５】次に各部の詳細な構成を説明する。

【００２６】図５には上記ラッチ回路３１４の構成例が
示される。

【００２７】ラッチ回路３１４は、特に制限されない
が、クロックＣＬＫを反転するためのインバータ５１
と、このインバータの出力信号、及び上記クロックＣＬ
Ｋによって動作制御されるクロックドインバータ５２，
５３と、このクロックドインバータ５３に直列接続され
たインバータ５４とを含んで形成される。インバータ５
４とクロックドインバータ５２とはループ状に結合され
る。クロックドインバータ５２，５３は相補動作され、
カラムアドレスバッファ３１５の出力アドレス（初期ア
ドレス）がクロックＣＬＫに同期して保持されるように
なっている。クロックＣＬＫがハイレベルのときに、ク
ロックドインバータ５２，５３がオフされることによっ
て、入力アドレスがラッチされるが、クロックＣＬＫが
ローレベルの状態でクロックドインバータ５２，５３が
オンされているため、次のクロックＣＬＫの立上り波形
エッジに同期して保持される入力アドレスは、既にラッ
チ回路３１４の出力端子に現れている。つまり、このラ
ッチ回路３１４の構成では、入力アドレスがクロックに
同期してラッチされる前に、アドレス出力が可能である
ために、当該ラッチ回路３１４の前段に配置されたカラ
ムアドレスバッファ３１５の出力値が確定されて、それ
がラッチ回路３１４に保持されるまでのセットアップ期
間を利用して、入力アドレスと冗長アドレスとの比較が
可能とされる。ここで、図１において、マルチプレクサ
１０１を介してラッチ回路３１４の出力アドレス（１ｓ
ｔ Ａｄｄ．）を冗長比較回路１０２に取込んで、冗長
アドレスと比較する場合を考えてみると、上記のように
ラッチ回路３１４によって入力アドレスが保持される前
に、当該入力アドレスを冗長比較回路１０２に取込むこ
とができるので、初期アドレス（１ｓｔ Ａｄｄ．）に
ついての冗長比較を早期に行い得る。換言すれば、初期
アドレスについては、ラッチ回路３１４のセットアップ
期間を利用して、冗長アドレスとの比較を行うことがで
き、冗長選択のマージンの拡大が可能とされる。

【００２８】図６には上記カラムアドレスカウンタ３１
６の構成例が示される。

【００２９】図６に示されるように、カラムアドレスカ
ウンタ３１６は、ラッチ回路３１４の出力アドレスを初
期アドレスとして、それに続くカラムアドレスをクロッ
クＣＬＫに同期するインクリメント動作により生成する
ためのインクリメンタ６１と、このインクリメンタ６１
の出力をクロックＣＬＫに同期して保持するためのラッ
チ回路６２とを含んで成る。上記インクリメンタ６１に
初期アドレスがセットされ、その後のインクリメント動
作により、上記カラムアドレスが順次更新される。ここ
で、上記ラッチ回路６２によりインクリメンタ６１の出
力アドレスが的確に保持されるには、上記ラッチ回路６
２の保持動作前にインクリメンタ６１の出力論理が確定
する必要がある。換言すれば、ラッチ回路６２の出力端
子にカラムアドレスが現れる前に、インクリメンタ６１
の出力論理は既に確定している。そこで、本実施例で
は、このインクリメンタ６１の出力論理を、図１に示さ
れるマルチプレクサ１０１に伝達するようにしている。
それにより、カラムアドレスカウンタ３１６の正規の出
力端子（ラッチ回路６２の出力端子）から得るよりも早
いタイミングで、カラムアドレスを冗長比較回路１０２
に供給することができる。つまり、インクリメンタ６１
の出力が確定されて、それがラッチ回路６２に保持され
るまでのセットアップ期間に、カラムアドレスカウンタ
３１６のインクリメント動作により生成されるカラムア
ドレス（２ｎｄ Ａｄｄ．以降のアドレス）を冗長比較
回路１０２に取込んで、冗長アドレスとの比較を可能と
する。そのようにセットアップ期間を利用して冗長比較
が行われることにより、図２に示されるように、冗長比
較、及びそれに基づく冗長選択を早期に完了することが
できる。つまり、図２と図１０とを比較して明らかなよ
うに、セットアップ期間を利用して冗長比較を行うこと
により、クロックＣＬＫの立上りエッジから早期に冗長
選択が可能とされるので、この冗長選択から次のクロッ
クＣＬＫの立上りエッジまでのマージンが拡大される。
尚、初期アドレスについては、ラッチ回路３１４の出力
端子からマルチプレクサ１０１を介して冗長比較回路１
０２に取込むようにしているため、当該初期アドレスの
カラムアドレスカウンタ３１６へのセットアップ期間を
利用して冗長比較が行われるため、その場合において
も、冗長選択のマージンが拡大される。

【００３０】図７には上記冗長比較回路１０２の構成例
が示される。

【００３１】マルチプレクサ１０１による選択アドレス
（被比較アドレス）と冗長アドレスとを比較するための
比較論理７０５が設けられる。この比較論理７０５は、
被比較アドレス、冗長アドレスの１ビット分の比較を行
うための構成が代表的に示されており、実際には、被比
較アドレスや冗長アドレスの構成ビット分の回路が設け
られる。つまり、図示されるように、クロックドインバ
ータ７０３，７０４が設けられ、それにインバータ７０
１，７０２が結合されることによって、アドレス１ビッ
ト分の比較を行うためのエクスクルージブ・ノア（ＥＮ
ＯＲ）が形成され、それが、被比較アドレスや冗長アド
レスの構成ビットに対応する数だけ配置される。例え
ば、被比較アドレスや冗長アドレスが８ビット構成な
ら、上記エクスクルージブ・ノアが８回路設けられる。
そのような比較論理７０５の後段には、複数入力のアン
ド（ＡＮＤ）回路が設けられ、上記複数のエクスクルー
ジブ・ノアの論理積が得られるようになっている。つま
り、このアンド回路７０６で論理積を求めることによ
り、被比較アドレスと、冗長アドレスとの全ビットにつ
いての一致、不一致の判別が可能とされ、例え１ビット
でも論理が異なれば両アドレスは不一致と判断される。
そして、このアンド回路７０６の論理積結果を、クロッ
クＣＬＫに同期して、後段のプリデコーダ１０３に伝達
するため、クロックＣＬＫに同期してアンド回路７０６
の論理積結果を保持するためのラッチ回路７１４や、タ
イミング微調整のためのインバータ列７１１，７１２，
７１３が設けられる。上記ラッチ回路７１４は、インバ
ータ７０９とクロックドインバータ７１０とがループ状
に結合され、それにインバータ７０７及びクロックドイ
ンバータ７０８が結合されて成る。

【００３２】図８には上記プリデコーダ１０３の構成例
が示される。

【００３３】プリデコーダ１０３は、特に制限されない
が、カラムアドレスカウンタ３１６の出力アドレス（ラ
ッチ回路６２の出力アドレス）をプリデコードするため
のプリデコード論理８１と、冗長比較回路１０２の比較
結果に基づいて、上記プリデコード論理８１からのプリ
デコード出力のカラム選択への関与を排除するための制
御論理８４とを含む。この制御論理８４は、プリデコー
ド論理８１の後段に配置された複数の２入力ナンド（Ｎ
ＡＮＤ）回路８２−１〜８２ｎと、それに結合されたイ
ンバータ８３によって構成される。２入力ナンド回路８
２−１〜８２ｎの配列数は、上記プリデコード論理８１
の出力ビット数に対応する。冗長比較回路１０２の比較
結果がインバータ８３を介して上記２入力ナンド回路８
２−１〜８２ｎの一方の入力端子に伝達されるようにな
っているため、冗長比較回路１０２によるアドレス比較
で、マルチプレクサ１０１からのアドレスと冗長アドレ
スとが不一致の場合には、冗長比較回路１０２の出力論
理がローレベルとされ、２入力ナンド回路８２−１〜８
２ｎが活性化されることによって、プリデコード出力が
後段のＹ−デコーダ１０４に伝達される。この場合、Ｙ
−デコーダ１０４のデコード出力に基づいてメモリセル
アレイ３１２，３１３（図３参照）の正規ビットが選択
される。

【００３４】また、冗長比較回路１０２によるアドレス
比較で、マルチプレクサ１０１からのアドレスと冗長ア
ドレスとが一致した場合には、冗長比較回路１０２の出
力論理がハイレベル（Ｈ）となり、そのとき、インバー
タ８３の出力論理がローレベルとなり、２入力ナンド回
路８２−１〜８２ｎが非活性状態とされるので、プリデ
コード論理８１のプリデコード結果は、後段のＹ−デコ
ーダ１０４に伝達されない。この場合、冗長比較回路１
０２のハイレベル出力により、プリデコード結果出力に
代えて、冗長パスが活性化されることにより、冗長選択
が行われる。つまり、冗長カラムスイッチ（ＹＳ）が動
作制御されることによって冗長ビットが選択される。

【００３５】上記実施例によれば、以下の作用効果を得
ることができる。

【００３６】（１）入力アドレスがクロックＣＬＫに同
期してラッチ回路３１４にラッチされる前に、アドレス
出力が可能であるために、このラッチ回路３１４の出力
端子からラッチ前のカラムアドレス（１ｓｔ Ａｄ
ｄ．）を、冗長比較回路１０２に取込むことにより、当
該ラッチ回路３１４の前段に配置されたカラムアドレス
バッファ３１５の出力値が確定されて、それがラッチ回
路３１４に保持されるまでのセットアップ期間を利用し
て、入力アドレスと冗長アドレスとの比較が可能とされ
る。そのため、初期アドレス（１ｓｔ Ａｄｄ．）につ
いてはラッチ回路３１４のセットアップ期間を利用し
て、冗長アドレスとの比較を行うことができる。また、
インクリメンタ６１の出力論理を、マルチプレクサ１０
１を介して冗長比較回路１０２に伝達するようにしてい
るので、カラムアドレスカウンタ３１６の正規の出力端
子（ラッチ回路６２の出力端子）から得るよりも早いタ
イミングで、生成されたアドレス（２ｎｄ Ａｄｄ．以
降のアドレス）を冗長比較回路１０２に供給することが
できる。そのように第１ラッチ回路３１４のセットアッ
プ期間や、カラムアドレスカウンタ３１６内の第２ラッ
チ回路６２のセットアップ期間を利用して冗長比較が行
われることにより、クロックＣＬＫの立上りエッジから
早期に冗長選択が可能とされ、冗長選択のマージンが拡
大されるので、その分、クロック周波数を上げることが
でき、シンクロナスＤＲＡＭの動作の高速化を図ること
ができる。

【００３７】（２）カラムアドレスカウンタ３１６によ
って生成されたカラムアドレスがＹ−デコーダ１０４で
デコードされるまでのパスに冗長比較回路１０２が存在
しないので、このカラムアドレス伝達パスの信号遅延を
少なくすることができる。

【００３８】（３）カラムアドレスカウンタ３１６によ
って生成されたカラムアドレスをプリデコードするため
のプリデコード論理８１と、上記冗長比較回路１０２の
比較結果に基づいて、上記プリデコード論理出力のカラ
ム選択への関与を排除するための制御論理８４とが設け
られることにより、冗長比較回路１０２によるアドレス
比較で、マルチプレクサ１０１からのアドレスと冗長ア
ドレスとが一致した場合には、冗長比較回路１０２の出
力論理がハイレベルとなり、２入力ナンド回路８２−１
〜８２ｎが非活性状態とされることにより、プリデコー
ド論理８１のプリデコード結果の後段回路への伝達が制
限されるから、正規ビット選択に代わる冗長選択を的確
に行うことができる。

【００３９】（４）入力された初期アドレス（１ｓｔ
Ａｄｄ．）と、カラムアドレスカウンタ３１６内のイン
クリメンタ６１の出力アドレス（２ｎｄ Ａｄｄ．以
降）とを選択的に冗長比較回路１０２に取込むためのマ
ルチプレクサ１０１を設けたことにより、上記初期アド
レスと、上記インクリメンタ６１の出力アドレスとを的
確に冗長比較回路１０２に取込むことができる。

【００４０】（５）上記のように動作の高速化が図られ
たシンクロナスＤＲＡＭがメインメモリなどとして搭載
されたデータ処理装置においては、ＣＰＵ４０１による
メインメモリアクセス速度が高速化されるから、プログ
ラムの実行や、データのリード・ライトが高速化され、
それにより、システム全体としての処理の高速化を図る
ことができる。

【００４１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４２】例えば、上記実施例ではカラムアドレスに
ついての冗長比較について説明したが、ロウアドレスに
ついての冗長比較を行い、その比較結果に基づいてロウ
系の冗長救済を行うことができ、その場合においても、
本発明を適用することができる。例えば、図３におい
て、ロウアドレスバッファ３１１からの出力アドレスを
保持するラッチ回路３０１として、図５に示される構成
のラッチ回路を適用し、ロウアドレスバッファ３１１の
出力アドレスが確定されて、それが後段のラッチ回路３
０１に保持されるまでのセットアップ期間を利用して、
ロウアドレスバッファ３１１の出力アドレスと、冗長救
済のために予め設定された冗長アドレスとを比較するよ
うにする。ロウ系の冗長比較を行うための冗長比較回路
は、図７に示されるカラム系の冗長比較回路と同一構成
のものを適用することができる。そのように、ロウアド
レスについての冗長比較において、ロウアドレスバッフ
ァ３１１の出力アドレスが確定されて、それが後段のラ
ッチ回路３０１に保持されるまでのセットアップ期間を
利用して、ロウアドレスバッファ３１１の出力アドレス
と冗長アドレスとを比較することにより、ロウ系の冗長
選択のマージンを拡大することができる。尚、このラッ
チ回路に保持されるまでのセットアップ期間を利用し
て、アドレスバッファの出力アドレスと冗長アドレスと
を比較する方式は、シンクロナスＤＲＡＭなどの同期型
半導体記憶装置に限らず、非同期型の半導体記憶装置に
おいても有効である。

【００４３】また、上記実施例ではＤＲＡＭ４０２にシ
ンクロナスＤＲＡＭを適用した場合について説明した
が、ＶＲＡＭ４１０Ａとして、上記実施例のように高速
化されたシンクロナスＤＲＡＭを適用することによっ
て、画像描画処理の高速化を図ることができる。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、メモリセルがス
タティック形により形成され、クロックに同期して動作
可能なシンクロナスＳＲＡＭに適用することができる。
また、メモリＬＳＩのみならず、シングルチップマイク
ロコンピュータなどに内蔵される半導体記憶装置にも適
用することができる。

【００４５】本発明は、少なくともアドレスを保持する
ためのラッチ回路を含むことを条件に適用することがで
きる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４７】すなわち、アドレスバッファの出力値が確
定されて、それがラッチ回路に保持されるまでのセット
アップ期間に、アドレスバッファの出力アドレスと冗長
アドレスとが比較されることにより、冗長比較を早期に
完了させ、冗長選択のマージンを増大させることによ
り、クロック周波数の上昇を許容することができるの
で、半導体記憶装置の動作の高速化を図ることができ
る。

【００４８】また、アドレスバッファの出力値が確定さ
れて、それが上記第１ラッチ回路保持されるまでのセッ
トアップ期間、及びインクリメンタの出力が確定され
て、それが第２ラッチ回路に保持されるまでのセットア
ップ期間を利用して冗長比較が行われるため、冗長選択
のマージンが拡大され、その分、クロック周波数を上げ
ることができるので、半導体記憶装置の動作の高速化を
図ることができる。

【００４９】上記のように動作の高速化が図られたにも
かかわらず、カラムアドレスカウンタによって生成され
たカラムアドレスをプリデコードするためのプリデコー
ド論理と、冗長比較回路の比較結果に基づいて、プリデ
コード論理出力のカラム選択への関与を排除するための
制御論理とが設けられることにより、冗長比較回路によ
るアドレス比較で上記カラムアドレスと冗長アドレスと
が一致した場合には、プリデコード論理のプリデコード
結果の後段回路への伝達が制限されるから、正規ビット
選択に代わる冗長選択を的確に行うことができる。

【００５０】また、入力された初期アドレスと、カラム
アドレスカウンタ内のインクリメンタの出力アドレスと
を選択的に冗長比較回路に取込むためのマルチプレクサ
を設けたことにより、初期アドレスと、インクリメンタ
の出力アドレスとを的確に冗長比較回路に取込むことが
できる。

【００５１】さらに、上記のように高速化が図られた同
期型半導体記憶装置を搭載するデータ処理装置において
は、中央処理装置によるメモリアクセス速度の高速化が
可能とされるから、当該データ処理の高速化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理装置に適用
されるシンクロナスＤＲＡＭの主要部の構成例ブロック
図である。

【図２】上記シンクロナスＤＲＡＭの主要部の動作タイ
ミング図である。

【図３】上記シンクロナスＤＲＡＭの全体的な構成例ブ
ロック図である。

【図４】上記シンクロナスＤＲＡＭを含むデータ処理装
置の全体的な構成例ブロック図である。

【図５】上記シンクロナスＤＲＡＭに含まれるラッチ回
路の論理回路図である。

【図６】上記シンクロナスＤＲＡＭに含まれるカラムア
ドレスカウンタの構成例ブロック図である。

【図７】上記シンクロナスＤＲＡＭに含まれる冗長比較
回路の論理回路図である。

【図８】上記シンクロナスＤＲＡＭに含まれるプリデコ
ーダの論理回路図である。

【図９】従来のシンクロナスＤＲＡＭにおける主要部構
成ブロック図である。

【図１０】従来のシンクロナスＤＲＡＭにおける主要部
の動作タイミング図である。

【符号の説明】

ＣＬＫ クロック ６１ インクリメンタ ６２ ラッチ回路 ８１ プリデコード論理 ８４ 制御論理 １０１ マルチプレクサ １０２ 冗長比較回路 １０３ プリデコーダ １０４ Ｙ−デコーダ １０５ Ｙ−スイッチ ３０１ ラッチ回路 ３０３ カラム系周辺回路 ３０４ カラムデコード回路 ３０５ コントローラ ３０６ カラムデコード回路 ３０７ カラム系周辺回路 ３０８ ロウデコーダ ３０９ ロウデコーダ ３１２ メモリセルアレイ ３１３ メモリセルアレイ ３１４ ラッチ回路 ３１５ カラムアドレスバッファ ３１６ カラムアドレスカウンタ ４０１ ＣＰＵ ４０２ ＤＲＡＭ ４０３ ＤＲＡＭ制御部 ４０４ バックアップ制御部 ４０５ ＲＯＭ ４０６ ＳＲＡＭ ４０７ 周辺装置制御部 ４０８ 外部記憶装置 ４０９ キーボード ４１０ 表示系 ４１０Ａ ＶＲＡＭ ４１１ 電源供給部 ４１２ ＣＲＴディスプレイ装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アドレスバッファを介して入力されたア
   ドレスをクロックに同期して保持するためのラッチ回路
   を含む半導体記憶装置において、 上記アドレスバッファの出力値が確定されて、それが上
   記ラッチ回路に保持されるまでのセットアップ期間に、
   上記アドレスバッファの出力アドレスと冗長救済のため
   に予め設定された冗長アドレスとを比較するための冗長
   比較回路を含むことを特徴とする半導体記憶装置。
2. 【請求項２】 アドレスバッファを介して入力されたア
   ドレスをクロックに同期して保持するための第１ラッチ
   回路と、 この第１ラッチ回路に保持されたアドレスをカラム系の
   初期アドレスとしてそれに続くカラムアドレスをインク
   リメント動作によって生成するためのインクリメンタ、
   及びこのインクリメンタの出力アドレスをクロックに同
   期して保持するための第２ラッチ回路とを含むカラムア
   ドレスカウンタとを有して成る半導体記憶装置におい
   て、 上記アドレスバッファの出力値が確定されて、それが上
   記第１ラッチ回路保持されるまでのセットアップ期間
   に、上記アドレスバッファの出力アドレスと冗長救済の
   ために予め設定された冗長アドレスとを比較するととも
   に、上記インクリメンタの出力が確定されて、それが上
   記第２ラッチ回路に保持されるまでのセットアップ期間
   に、上記インクリメンタの出力アドレスと冗長救済のた
   めに予め設定された冗長アドレスとを比較するための冗
   長比較回路を含むことを特徴とする半導体記憶装置。
3. 【請求項３】 上記カラムアドレスカウンタによって生
   成されたカラムアドレスをプリデコードするためのプリ
   デコード論理と、上記冗長比較回路の比較結果に基づい
   て、上記プリデコード論理出力のカラム選択への関与を
   排除するための制御論理とを含む請求項２記載の半導体
   記憶装置。
4. 【請求項４】 上記カラムアドレスカウンタにカラム系
   の初期アドレスとして入力されるアドレスと、上記カラ
   ムアドレスカウンタ内のインクリメンタの出力アドレス
   とを選択的に上記冗長比較回路に取込むためのマルチプ
   レクサを含む請求項２又は３記載の半導体記憶装置。
5. 【請求項５】 複数のダイナミック形メモリセルがアレ
   イ状に配列されて成るメモリセルアレイを含む請求項１
   乃至４のいずれか１項に記載の半導体記憶装置。
6. 【請求項６】 中央処理装置と、それによってアクセス
   されるメモリとを含むデータ処理装置において、上記メ
   モリとして、請求項１乃至５のいずれか１項に記載の半
   導体記憶装置を適用して成ることを特徴とするデータ処
   理装置。