JPH08102186A - 半導体メモリ - Google Patents

半導体メモリ

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JPH08102186A
JPH08102186A JP6257332A JP25733294A JPH08102186A JP H08102186 A JPH08102186 A JP H08102186A JP 6257332 A JP6257332 A JP 6257332A JP 25733294 A JP25733294 A JP 25733294A JP H08102186 A JPH08102186 A JP H08102186A
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Abstract

(57)【要約】 【目的】バーストモードを有するメモリにおいて、冗長
セルへのアクセスを高速化する半導体メモリの提供。 【構成】バーストモードを有する半導体メモリで、冗長
セルへの置換アドレスを記憶したＲＯＭの出力を、外部
から入力されるバースト先頭アドレスと比較するように
構成され、内部アドレスの生成を待たずに置換アドレス
との比較一致信号が得られ、冗長セルアレイへのアクセ
スを高速化する。冗長セルへの置換は、バースト長単位
に一括して行うか、あるいは比較一致信号でセルアレイ
の活性化を行い、後に生成される内部アドレスをバース
ト内の置換アドレスを記憶した別のＲＯＭと比較するこ
とにより各アレイの入出力部分のみを切換えることによ
り行われる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にバースト動作を備えた半導体メモリの冗長回路の構成
に関する。
【０００２】
【従来の技術】半導体メモリの大規模化、微細化に伴
い、全く欠陥のないセルアレイを製造することが困難に
なってきている。メモリの場合、基本的には全セルが動
作しないと良品とはならない。このため、１ビットの不
良が存在した場合にはそのチップは不良品となる。
【０００３】そこで、概ね１ＭビットＤＲＡＭ以降の世
代では、冗長なセルアレイをチップ内に置き、製造後の
検査により不良が検出されたセルを冗長なセルと置換す
ることにより、不良セルを救済して良品を得ている。
【０００４】不良セルと冗長セルとの置換は、チップ上
に設けられたＲＯＭ（読み出し専用メモリ）に不良アド
レスを記憶させることにより行う。この場合、ＲＯＭに
対する記憶は、一般にチップ上の不良アドレス指定用の
フューズをレーザビームの照射または過大な電流を流し
て切断することにより行う。
【０００５】半導体メモリの動作時には、外部から与え
られるアドレス信号と、置換時にチップ上のＲＯＭに書
き込まれた不良アドレス（「置換アドレス」という）と
を比較し、これらが一致した場合には冗長セルに対して
書き込みまたは読み出しを行う。
【０００６】通常、冗長セルとの置換は、チップ内で物
理的に隣接する複数アドレス単位で行う。従って、置換
アドレスでは、これらのアドレス間を区別するための一
部のビットは指定されていない。ただし、物理的に隣接
していても、外部から供給するアドレスが互いに隣接し
ているとは限らない。
【０００７】ところで、半導体メモリでは、例えばシン
クロナスＤＲＡＭのように、書き込み及び読み出し動作
の高速化のために、複数のアドレスのデータをアクセス
する際に先頭アドレスの指定を行なうのみでよく、時系
列的に連続して複数のデータを書き込みまたは読み出し
を行なうようにした方式があり、このようなアクセスを
バースト動作（あるいはバーストアクセス）という。ま
た、連続したデータの長さをバースト長という。
【０００８】この場合、外部から半導体メモリに与えら
れるアドレス（「外部アドレス」という）はバースト動
作の先頭アドレスのみであるため、これに続く他のデー
タのアドレスは半導体メモリ内部で生成し（「内部アド
レス」という）、メモリセルアレイに対しては内部アド
レスを与える。
【０００９】バースト動作において冗長セルアレイによ
る置換を行う場合、置換アドレスが外部アドレスとは限
らないので（すなわち置換アドレスは内部アドレスと一
致する場合がある）、冗長回路でのアドレス比較は内部
アドレスと置換アドレスで行われる。
【００１０】バースト長は一般に２のべき乗（＝２m）
とされ、外部アドレス（ｎビット）を構成する各ビット
のうち、ｍビットがバースト長内での各データのアドレ
スを区別するビット（「バースト内アドレス」という）
を表わし、他のビットが、各バーストデータ群間の区別
を行うビットである（「バースト外アドレス」とい
う）。
【００１１】以下、図面を参照してバーストアクセス方
式を実装した従来の半導体メモリの動作の説明を行う。
【００１２】図５は、従来の半導体メモリの構成を示す
ブロック図であり、図６は従来例の動作を説明するため
の信号波形を示すタイミング図である。
【００１３】図５を参照して、チップ外部から入力され
たアドレスは、アドレスバッファ3000によりチップ内部
に取り込まれ、アドレスバッファ3000は外部アドレス信
号3010を出力する。外部アドレス信号3010は内部アドレ
ス発生回路3001に入力され、外部アドレスを含む内部ア
ドレス信号群3011が時系列的に生成される。
【００１４】内部アドレス信号3011は、置換アドレス比
較回路3003において、置換アドレスＲＯＭ3002の出力で
ある置換アドレス信号3012と比較され、これらが一致し
た場合、比較一致信号3013が出力される。
【００１５】置換アドレス信号3012のビット桁数は内部
アドレス信号3011のビット桁数と同じか、または少な
い。
【００１６】置換アドレス信号3012のビット桁数が内部
アドレス信号3011のビット桁数よりも少ない場合には、
置換アドレス信号3012に存在しないビット桁について
は、内部アドレス信号3011の対応するビット桁の値に関
わらず比較一致信号3013が出力され、複数の内部アドレ
スに対して比較一致信号3013が出力される。
【００１７】続いて、内部アドレス信号3011が置換アド
レス信号3012と一致している場合には、比較一致信号30
13がアクティブとなり、比較一致信号3013は正規セルア
レイ3004に入力されて正規セルアレイ3004が不活性とな
り、また冗長セルアレイ3005に入力されて冗長セルアレ
イ3005が活性化される。
【００１８】ここで、「活性化」とは、内部アドレス信
号3011で指定されるメモリセルとセルアレイ外部のデー
タドライバまたはデータレシーバとが接続され、データ
バスに対して書き込み／読み出し動作に移行できるよう
な回路接続を整えることをいう。
【００１９】図６を参照して、バースト長は４バイトと
され、先頭アドレスＡ00が外部アドレス信号3010として
与えられると、内部アドレス発生回路3001は、先頭アド
レスＡ00から順次連続して内部アドレス信号3011（Ａ00
〜Ａ03）を生成し、比較一致信号3013がインアクティブ
とされるため、正規セルアレイ3004がアクセスされて、
正規セル入出力信号3014からデータＤ00〜Ｄ03が、デー
タバッファ3006を介してチップ入出力信号3016として出
力されている。この場合、活性化されない冗長セルアレ
イ3005の出力は高インピーダンス状態とされる。
【００２０】次に先頭アドレスＡ10が外部アドレス信号
3010として与えられると、内部アドレス発生回路3001
は、内部アドレス信号3011としてＡ10を出力する。この
内部アドレス信号3011に基づき置換アドレス比較回路30
03は置換アドレスＲＯＭ3002に格納された置換アドレス
信号3012と比較し、この結果、比較一致信号3013がアク
ティブとされ、冗長セルアレイ3005からデータＲ10が読
み出され、データバッファ3006を介してチップ入出力信
号3016として出力され、続いて、内部アドレス発生回路
3001により生成された以降の内部アドレス信号3011（Ａ
11〜Ａ13）については、比較一致信号3013がインアクテ
ィブとされるため、正規セルアレイ3004が活性化され
て、正規セル入出力信号3014からデータＤ11〜Ｄ03が、
データバッファ3006を介してチップ入出力信号3016とし
て出力されている。
【００２１】以上のように、書き込み／読み出し動作は
置換されたアドレスについては冗長セルのみに対して行
われ、置換されていないアドレスでは正規セルに対して
行われる。
【００２２】
【発明が解決しようとする課題】前記従来の半導体メモ
リでは、正規セルからデータの読み出しを行うには、
（１）外部アドレスを取り込む、（２）外部アドレスよ
り内部アドレスを生成する、（３）内部アドレスにより
正規セルアレイを活性化させる、（４）正規セルアレイ
からデータを読み出す、という手順をとる。
【００２３】これに対し、置換された冗長セルからデー
タの読み出しを行うには、（１）外部アドレスを取り込
む、（２）外部アドレスより内部アドレスを生成する、
（３）内部アドレスと置換アドレスとを比較し、比較一
致信号を生成する、（４）比較一致信号に基づき冗長セ
ルアレイを活性化させる、（５）冗長セルアレイからデ
ータを読み出す、という手順が必要とされている。
【００２４】実際には、冗長セルの存在を考慮したとき
には、正規セルアレイからの読み出しに関しても、アド
レス比較の結果、比較一致信号が生成されないことがセ
ルアレイからデータを読み出す条件とされている。
【００２５】これらの各々の動作は直列的（逐次的）に
行われ、前段の動作が完了しない限り、後段の動作は開
始できない。
【００２６】このため、アドレス比較を行わずに正規セ
ルからのデータを読み出す場合よりも、動作速度が遅く
なり、チップ全体の速度を律速することになる。
【００２７】従って、本発明は前記問題点を解消し、バ
ーストモードを備えた半導体記憶装置において、冗長セ
ルへのアクセスを高速化する半導体記憶装置を提供する
ことを目的とする。
【００２８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、外部から最初のアドレスのみを入力し該
アドレスに基づき複数の内部アドレスを生成し複数のデ
ータが連続してアクセスされるバーストアクセス機能を
有するとともに、正規セルアレイ内の不良セルを冗長セ
ルと置換する冗長セル回路を備えた半導体メモリにおい
て、冗長セルへの置換アドレス情報が格納された記憶手
段を備え、外部から入力されるアドレスと、該記憶手段
のアドレス情報との比較結果に基づき、正規セルと冗長
セルとのアクセスが切換え制御されることを特徴とする
半導体メモリを提供する。
【００２９】本発明の半導体メモリにおいては、前記冗
長セルへのアクセスの切換えがバースト長単位で行なわ
れることを特徴とするものである。
【００３０】本発明の半導体メモリは、好ましくは、外
部から入力された一のアドレス（「第１のアドレス」と
いう）に基づき該第１のアドレスを含み、かつ、前記第
１のアドレスを構成する一部のビットを共通に有する第
２のアドレスを複数、時系列的に生成する内部アドレス
発生回路と、各々独立したアドレスを持つ複数のメモリ
セルで構成される正規メモリセルアレイと、前記第２の
アドレスで指定される前記正規メモリセルアレイの各々
のメモリセルに対し、書き込み又は読み出しを時系列的
に行う手段と、前記正規セルアレイ中の欠陥セルのアド
レスを構成するビット列の少なくとも一部のビット群が
格納される第１の記憶手段と、前記第１の記憶手段に記
憶されたビット群と、前記第１のアドレスにおいてそれ
ぞれ対応するビット群とを比較し、一致した場合、第１
の一致信号を出力する第１の比較回路と、前記第１の一
致信号により活性化され、前記正規セルアレイの欠陥救
済のため代替使用される冗長セルアレイと、を備えるも
のである。
【００３１】本発明の半導体メモリにおいては、前記第
１の記憶手段に記憶されたビット群が、前記第２のアド
レス群に含まれる各々のアドレスを構成するビット列が
互いに同一値を有する共通ビット桁のみを含むことを特
徴とする。
【００３２】また、前記目的を達成するために、本発明
は、別の視点において、外部から最初のアドレスのみを
入力し該アドレスに基づき複数の内部アドレスを生成し
複数のデータが連続してアクセスされるバーストアクセ
ス機能を有するとともに、正規セルアレイ内の不良セル
を冗長セルと置換する冗長セル回路を備えた半導体メモ
リにおいて、置換アドレスについて所定のビット群から
なるアドレス情報が格納された第１の記憶手段と、前記
内部アドレスに対応する置換アドレス情報が格納された
第２の記憶手段と、を備え、外部から入力されるアドレ
スの所定のビット群と、前記第１の記憶手段に記憶され
たアドレス情報と、が一致した場合において、前記内部
アドレスが前記第２の記憶手段に格納された置換アドレ
ス情報と一致した際に、冗長セルに対するデータの入出
力に切換え制御することを特徴とする半導体メモリを提
供する。
【００３３】本発明の半導体メモリは、好ましくは、外
部から入力されるアドレスの所定のビット群と前記第１
の記憶手段に記憶されたアドレス情報とが一致した場合
に、正規セルに対してもアクセスがなされ、選択回路
が、前記正規セルのデータと、前記冗長セルのデータの
いずれか一を、前記内部アドレスと前記第２の記憶手段
に格納された置換アドレス情報との比較結果に基づき選
択して入出力するように構成される。
【００３４】本発明の半導体メモリにおいては、前記第
１の記憶手段に格納されるアドレス情報が、アドレスを
構成するビット群のうちバースト長内のアドレスを指定
するビット群を除いて構成されることを特徴とする。
【００３５】そして、本発明の半導体メモリは、好まし
くは、外部から入力された一のアドレス（「第１のアド
レス」という）に基づき該第１のアドレスを含み、か
つ、前記第１のアドレスを構成する一部のビットを共通
に有する第２のアドレスを複数、時系列的に生成する内
部アドレス発生回路と、各々独立したアドレスを持つ複
数のメモリセルで構成される正規メモリセルアレイと、
前記第２のアドレスで指定される前記正規メモリセルア
レイの各々のメモリセルに対し、書き込み又は読み出し
を時系列的に行う手段と、前記正規セルアレイ中の欠陥
セルのアドレスを構成するビット列の少なくとも一部の
ビット群が記憶格納される第１の記憶手段と、前記第１
の記憶手段に記憶されたビット群と、前記第１のアドレ
スにおいてそれぞれ対応するビット群とを比較し、一致
した場合、第１の一致信号を出力する第１の比較回路
と、前記第１の一致信号により活性化され、前記正規セ
ルアレイの欠陥救済のため代替使用される冗長セルアレ
イと、前記第２のアドレス群の各々のアドレスを構成す
るビット列のうち、各々のアドレスで異なるビット群が
記憶格納される第２の記憶手段と、前記第２の記憶手段
が記憶されたビット群と、前記第２のアドレス群におい
て、それぞれ対応するビット群とを比較し、一致した場
合、第２の一致信号を出力する第２の比較回路と、前記
第２の一致信号に基づき、前記正規セルアレイと前記冗
長アレイのいずれか一と外部との入出力を抑制する手段
と、を備えるものである。
【００３６】
【作用】本発明によれば、入力した外部アドレス信号か
ら内部アドレス信号を発生する内部アドレス発生回路を
備え、最初のアドレスを与えるだけで連続して複数のデ
ータをアクセスするバーストアクセス機能を実装すると
共に、不良セルを冗長セルと置換して救済する冗長回路
を備えた半導体メモリにおいて、冗長セルへのアドレス
の置換を、外部アドレス信号とＲＯＭに記憶された置換
アドレスと比較して行なうことにより、置換アドレスの
比較と内部アドレスの生成とが同時に行なわれ、冗長セ
ルへのアクセスの高速化を達成し、バーストアクセスを
高速化する。
【００３７】すなわち、前記従来例が、内部アドレス発
生回路による、内部アドレスの生成を待って、これとＲ
ＯＭに記憶された置換アドレスを比較し、比較一致信号
を得て、正規セルアレイと冗長セルアレイとの切換えを
行っていたのに対し、本発明の冗長回路方式では、外部
アドレスとＲＯＭに記憶された置換アドレスと、を比較
する。これにより、内部アドレスの生成と、アドレスの
比較とが略同時に行われる。
【００３８】また、本発明によれば、バースト外置換ア
ドレスにて指示されるバースト長分のアドレス群のうち
いずれのアドレスが置換すべきアドレスであるかを表わ
すバースト内置換アドレスを格納した記憶装置を備え、
外部アドレス信号が置換アドレスとバースト外アドレス
において一致した場合、バースト長内の置換アドレスを
格納した記憶装置を読み出し、外部アドレス信号を基に
生成される内部アドレス信号とバースト内置換アドレス
が一致した場合には冗長セルへのアクセスを行なうよう
に切換えることにより、冗長セルアレイの規模がバース
ト長に依存せず、アクセスタイムの高速化を達成し、高
速なバースト動作が可能な半導体メモリを提供する。
【００３９】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００４０】
【実施例１】図１は、本発明の第１の実施例の構成を示
すブロック図、図２は本発明の第１の実施例の動作を説
明するためのタイミング図である。
【００４１】図１を参照して、チップ外部から入力され
たアドレスは、アドレスバッファ1000により取り込ま
れ、アドレスバッファ1000は外部アドレス信号1010を出
力する。
【００４２】外部アドレス信号1010は内部アドレス発生
回路1001に入力され、外部アドレス信号1010を含む内部
アドレス信号群1011が時系列的に順次生成される。
【００４３】内部アドレス信号1011の生成の開始と実質
的に同時に、外部アドレス信号1010が置換アドレスＲＯ
Ｍ1002の出力である置換アドレス信号1012と置換アドレ
ス比較回路1003にて比較され、置換アドレス比較回路10
03はこれらが一致した場合には比較一致信号1013を出力
する。
【００４４】置換アドレスＲＯＭ1002の出力である置換
アドレス信号1012のビット桁の中に、バースト内アドレ
スを表わすビットは含まれず、外部アドレス信号1010内
のバースト内アドレスに対応するビットは置換アドレス
比較回路1003において比較の対象から除外される。
【００４５】このため、同一のバースト外アドレスを持
つ外部アドレス信号1010であれば、いずれにしても同様
の比較一致信号1013が得られる。
【００４６】外部アドレス信号1010と置換アドレス信号
1012とがバースト外アドレスについて互いに一致してい
る場合には、比較一致信号1013がアクティブとなり、比
較一致信号1013を入力とする正規セルアレイ1004は不活
性となり、冗長セルアレイ1005が活性化される。なお、
不活性とされた正規セルアレイ1004の出力は、高インピ
ーダンス状態とされる。
【００４７】置換は、バースト長内のデータ全てに対し
て一括して行われる。すなわち、先頭アドレスを示す外
部アドレス信号1010が置換アドレスと一致した場合に
は、この先頭アドレスからバースト長分のデータは全て
冗長セルアレイ1005に対してアクセスされることにな
る。
【００４８】図２を参照して、本実施例の動作タイミン
グを説明する。
【００４９】図２に示すように、バースト長は４バイト
とされ、先頭アドレスＡ00が外部アドレス信号1010とし
て与えられると、外部アドレス信号1010は置換アドレス
比較回路1003にて置換アドレスＲＯＭ1002の置換アドレ
ス信号1012と比較される。また内部アドレス発生回路10
01は、先頭アドレスＡ00から順次連続して内部アドレス
信号1011（Ａ00〜Ａ03）を生成し、比較一致信号1013が
インアクティブとされているため、正規セルアレイ1004
がアクセスされ、正規セル入出力信号1014からデータが
読み出され、データバッファ1006を介してチップ入出力
信号1016としてデータＤ00〜Ｄ03が出力されている。
【００５０】次に先頭アドレスＡ10が外部アドレス信号
1010として与えられると、外部アドレス信号1010は置換
アドレス比較回路1003にて置換アドレスＲＯＭ1002の置
換アドレス信号1012と比較され、これらが互いに一致し
ているため、比較一致信号1013がアクティブ（＝ハイレ
ベル）とされる。内部アドレス発生回路1001は、外部ア
ドレス信号1010を入力して内部アドレス信号1011として
Ａ10〜Ａ13を順次出力し、冗長セルアレイ1005からのデ
ータＲ10〜Ｒ13（冗長セル入出力信号1015）がデータバ
ッファ1006を介してチップ出力信号1016として出力され
ることになる。
【００５１】図２を参照して、先頭アドレスとして与え
られた外部アドレス信号1010がＡ10の場合において、比
較一致信号1013は、内部アドレス発生回路1001から出力
される内部アドレス信号1011に殆ど遅れることなく、ロ
ーレベルからハイレベルに遷移している。
【００５２】図２を参照して本実施例を読み出し動作に
ついて説明したが、書き込み動作も同様にして行なわれ
る。外部アドレス信号が置換アドレスに一致する場合、
バースト長内では冗長セルのみに対して書き込み／読み
出し動作が連続して行われ、外部アドレス信号が置換ア
ドレスに一致しない場合は正規セルに対して書き込み／
読み出し動作が行われる。
【００５３】以上説明したように、本実施例では、内部
アドレス信号の生成を待たずに、置換アドレスと外部ア
ドレス信号との比較により比較一致信号が得られるた
め、前記従来例に比較してアクセスタイムの高速化を達
成することができる。また、本実施例では、内部アドレ
ス発生回路から生成される内部アドレス信号に依らずバ
ースト長単位に一括して冗長セルがアクセスされるため
に、内部アドレス信号の生成を待たず、且つ内部アドレ
ス信号毎に置換アドレスと比較することは行われず置換
アドレスの比較回数が最低限とされアクセスが高速化さ
れている。
【００５４】
【実施例２】図３は、本発明の第２の実施例の構成を示
すブロック図である。
【００５５】本実施例では、前記第１の実施例と同じ
く、冗長セルアレイ2005の活性化は、置換アドレスにつ
いてバースト外ビットを記憶したバースト外置換アドレ
スＲＯＭ2002の出力である置換アドレス信号2012と、外
部アドレス信号2010のバースト外ビットと、の比較を置
換アドレス比較回路2003にて行う。
【００５６】バースト外置換アドレス信号2012はバース
ト長内のアドレスを指示するビット情報（バースト長が
２mの場合、例えば下位ｍビット）は含まず、バースト
外アドレスを構成するビット群のみから構成される。
【００５７】そして、置換アドレス比較回路2003から比
較一致信号2013が出力された場合には、バースト内置換
アドレスＲＯＭ2007からバースト内置換アドレス信号20
17の読み出しを行う。バースト内置換アドレス信号2017
は、バースト外置換アドレス信号2012にて指示されるバ
ースト長分のアドレス群のうちいずれのアドレスが置換
すべきアドレスであるかを示す。
【００５８】置換アドレス比較回路2003の出力である比
較一致信号2013は冗長セルアレイ2005とバースト内置換
アドレスＲＯＭ2007に入力されているが、比較一致信号
2013は、前記第１の実施例とは異なり、正規セルアレイ
2004には入力されていない。
【００５９】すなわち、本実施例では、前記第１の実施
例とは異なり、比較一致信号2013による正規セルアレイ
2004の不活性化の制御は行われない。
【００６０】このため、比較一致信号2013がアクティブ
となった場合には、正規セルアレイ2004は不活性化され
ず、一部に不良ビットを含んだ正規セルアレイ2004と、
置換アドレスを含んだ冗長セルアレイ2005が同時に活性
化される。
【００６１】図３に示すように、正規セルアレイ2004の
入出力信号2014、及び冗長セルアレイ2005の入出力信号
2015は双方向バスを介して入出力選択回路2008にそれぞ
れ接続され、内部アドレス信号2011、及びバースト内置
換アドレスＲＯＭ2007の出力であるバースト内置換アド
レス信号2017は入出力選択回路2008に入力されている。
【００６２】入出力選択回路2008において、内部アドレ
ス信号2011とバースト内置換アドレス信号2017と、を比
較し、一致しない場合には、正規セルアレイ2004に対す
る書き込み／読み出しを行う。また、一致した場合には
冗長セルアレイ2005に対する書き込み／読み出しを行
う。
【００６３】図４のタイミング図を参照して、本実施例
の動作タイミングを説明する。図４に示すように、バー
スト長は４バイトとされ、先頭アドレスＡ00が外部アド
レス信号2010として与えられると、外部アドレス信号20
10は置換アドレス比較回路2003にてバースト外置換アド
レスＲＯＭ2002の置換アドレス信号2012と比較される。
また内部アドレス発生回路2001は、先頭アドレスＡ00か
ら順次連続して内部アドレス信号2011（Ａ00〜Ａ03）を
生成し、正規セルアレイ2004からデータＤ00〜Ｄ03が読
み出され、入出力選択回路2008、データバッファ2006を
介してチップ入出力信号2016として出力されている。
【００６４】次に先頭アドレスＡ10が外部アドレス信号
2010として与えられると、外部アドレス信号2010は置換
アドレス比較回路2003にてバースト外置換アドレスＲＯ
Ｍ2002の置換アドレス信号2012（＝バースト外アドレ
ス）と比較され、これらが互いに一致しているため、比
較一致信号2013がアクティブ（＝ハイレベル）とされ
る。このため、冗長セルアレイ2005が活性化され、ま
た、バースト内置換アドレスＲＯＭ2007からバースト内
置換アドレス信号2017が読み出されて入出力選択回路20
08に入力される。
【００６５】内部アドレス発生回路2001は、外部アドレ
ス信号2010を入力して内部アドレス信号2011としてＡ10
〜Ａ13を順次出力し、正規セルアレイ2004からのデータ
Ｄ10〜Ｄ13、及び冗長セルアレイ2005からのデータＲ10
が共に入出力選択回路2008に供給され、入出力選択回路
2008において、バースト内置換アドレス信号2017はアド
レスＡ10を示しているため、内部アドレス信号2011がＡ
10で指示されるアドレスについては、冗長セルアレイ20
05のデータ（冗長セル入出力信号2015）を選択出力し、
他のバースト内アドレスについては、正規セルアレイ20
04からのデータ（入出力信号2014）を出力し、データバ
ッファ2006を介してチップ入出力信号2016としてデータ
Ｒ10、Ｄ11、Ｄ12、Ｄ13が出力されている。
【００６６】前記第１の実施例では、冗長セルへの置換
がバースト長単位に一括して行われるため、バースト長
が置換されるアドレスよりも大きい場合には対応できな
い。従って、バースト長を長くとると、冗長セルアレイ
が大規模化し、チップ面積が増大することになる。
【００６７】一方、本実施例では、制御回路がわずかに
複雑化するが、冗長セルアレイの規模がバースト長に依
存しないため、上記問題が解消されている。
【００６８】また、冗長セルアレイの活性化は外部アド
レスとの比較一致検出によって行うので、前記第１実施
例に比較して高速性が損なわれることはない。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
入力した外部アドレス信号から内部アドレス信号を発生
する内部アドレス発生回路を備えバーストアクセス機能
を実装すると共に、不良セルを冗長セルと置換して救済
する冗長回路を備えた半導体メモリにおいて、冗長セル
へのアドレスの置換を、外部アドレス信号とＲＯＭに記
憶された置換アドレスと比較して行なうことにより、置
換アドレスの比較と内部アドレスの生成とが同時に行な
われ、アクセスタイムの高速化を達成し、バーストアク
セスを高速化する。
【００７０】また、本発明によれば、内部アドレス発生
回路から生成される内部アドレス信号に依らずバースト
長単位に一括して冗長セルがアクセスされるために（請
求項２）、内部アドレスの生成を待つことなく置換アド
レスとの比較が行なえるとともに、置換アドレスの比較
回数が最低限とされるため、バースト動作時における冗
長セルへのアクセスが特段に高速化されている。
【００７１】上記効果は、本発明の好ましい態様（請求
項３、４）によっても、同様にして達成される。
【００７２】また、本発明の別の視点によれば、バース
ト外置換アドレスにて指示されるバースト長分のアドレ
ス群のうちいずれのアドレスが置換すべきアドレスであ
るかを表わすバースト内置換アドレスを格納した記憶装
置を備え、外部アドレス信号が置換アドレスとバースト
外アドレスにおいて一致した場合、バースト長内の置換
アドレスを格納した記憶装置を読み出し、内部アドレス
信号とバースト内置換アドレスが一致した場合には冗長
セルへのアクセスを行なうようにしたことにより（請求
項５）、冗長セルアレイの規模がバースト長に依存する
ことなく、アクセスタイムの高速化を達成し、高速なバ
ースト動作が可能な半導体メモリを提供する。
【００７３】そして、上記効果は、請求項６〜８に記載
された本発明の好ましい態様によっても同様にして達成
される。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
【図２】本発明の一実施例の動作の一例を示すタイミン
グ図である。
【図３】本発明の別の実施例の構成を示すブロック図で
ある。
【図４】本発明の別の実施例の動作の一例を示すタイミ
ング図である。
【図５】従来の半導体メモリの構成を示すブロック図で
ある。
【図６】従来の半導体メモリ（図５）の動作の一例を示
すタイミング図である。
【符号の説明】
1000、2000、3000 アドレスバッファ 1001、2001、3001 内部アドレス発生回路 1002、3002 置換アドレスＲＯＭ 2002 バースト外置換アドレスＲＯＭ 1003、2003、3003 置換アドレス比較回路 1004、2004、3004 正規セルアレイ 1005、2005、3005 冗長セルアレイ 1006、2006、3006 データバッファ 2007 バースト内置換アドレスＲＯＭ 2008 入出力選択回路 1010、2010、3010 外部アドレス信号 1011、2011、3011 内部アドレス信号 1012、2012、3012 置換アドレス信号 1013、2013、3013 比較一致信号 1014、2014、3014 正規セルアレイ入出力信号 1015、2015、3015 冗長セルアレイ入出力信号 1016、2016、3016 チップ入出力信号 2017 置換入出力選択信号

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】外部から最初のアドレスのみを入力し該ア
    ドレスに基づき複数の内部アドレスを生成し複数のデー
    タが連続してアクセスされるバーストアクセス機能を有
    するとともに、正規セルアレイ内の不良セルを冗長セル
    と置換する冗長セル回路を備えた半導体メモリにおい
    て、 冗長セルへの置換アドレス情報が格納された記憶手段を
    備え、外部から入力されるアドレスと、該記憶手段のア
    ドレス情報との比較結果に基づき、正規セルと冗長セル
    とのアクセスが切換え制御されることを特徴とする半導
    体メモリ。
  2. 【請求項２】前記冗長セルへのアクセスの切換えがバー
    スト長単位で行なわれることを特徴とする請求項１記載
    の半導体メモリ。
  3. 【請求項３】外部から入力された一のアドレス（「第１
    のアドレス」という）に基づき該第１のアドレスを含
    み、かつ、前記第１のアドレスを構成する一部のビット
    を共通に有する第２のアドレスを複数、時系列的に生成
    する内部アドレス発生回路と、各々独立したアドレスを
    持つ複数のメモリセルで構成される正規メモリセルアレ
    イと、 前記第２のアドレスで指定される前記正規メモリセルア
    レイの各々のメモリセルに対し、書き込み又は読み出し
    を時系列的に行う手段と、 前記正規セルアレイ中の欠陥セルのアドレスを構成する
    ビット列の少なくとも一部のビット群が格納される第１
    の記憶手段と、 前記第１の記憶手段に記憶されたビット群と、前記第１
    のアドレスにおいてそれぞれ対応するビット群とを比較
    し、一致した場合、第１の一致信号を出力する第１の比
    較回路と、 前記第１の一致信号により活性化され、前記正規セルア
    レイの欠陥救済のため代替使用される冗長セルアレイ
    と、 を備えてなる半導体メモリ。
  4. 【請求項４】前記第１の記憶手段に記憶されたビット群
    が、前記第２のアドレス群に含まれる各々のアドレスを
    構成するビット列が互いに同一値を有する共通ビット桁
    のみを含むことを特徴とする請求項３記載の半導体メモ
    リ。
  5. 【請求項５】外部から最初のアドレスのみを入力し該ア
    ドレスに基づき複数の内部アドレスを生成し複数のデー
    タが連続してアクセスされるバーストアクセス機能を有
    するとともに、正規セルアレイ内の不良セルを冗長セル
    と置換する冗長セル回路を備えた半導体メモリにおい
    て、 置換アドレスについて所定のビット群からなるアドレス
    情報が格納された第１の記憶手段と、 前記内部アドレスに対応する置換アドレス情報が格納さ
    れた第２の記憶手段と、 を備え、 外部から入力されるアドレスの所定のビット群と、前記
    第１の記憶手段に記憶されたアドレス情報と、が一致し
    た場合において、前記内部アドレスが前記第２の記憶手
    段に格納された置換アドレス情報と一致した際に、冗長
    セルに対するデータの入出力に切換え制御することを特
    徴とする半導体メモリ。
  6. 【請求項６】外部から入力されるアドレスの所定のビッ
    ト群と前記第１の記憶手段に記憶されたアドレス情報と
    が一致した場合に、正規セルに対してもアクセスがなさ
    れ、選択回路が、前記正規セルのデータと、前記冗長セ
    ルのデータのいずれか一を、前記内部アドレスと前記第
    ２の記憶手段に格納された置換アドレス情報との比較結
    果に基づき選択して入出力することを特徴とする請求項
    ５記載の半導体メモリ。
  7. 【請求項７】前記第１の記憶手段に格納されるアドレス
    情報が、アドレスを構成するビット群のうちバースト長
    内のアドレスを指定するビット群を除いて構成されるこ
    とを特徴とする請求項５記載の半導体メモリ。
  8. 【請求項８】外部から入力された一のアドレス（「第１
    のアドレス」という）に基づき該第１のアドレスを含
    み、かつ、前記第１のアドレスを構成する一部のビット
    を共通に有する第２のアドレスを複数、時系列的に生成
    する内部アドレス発生回路と、 各々独立したアドレスを持つ複数のメモリセルで構成さ
    れる正規メモリセルアレイと、 前記第２のアドレスで指定される前記正規メモリセルア
    レイの各々のメモリセルに対し、書き込み又は読み出し
    を時系列的に行う手段と、 前記正規セルアレイ中の欠陥セルのアドレスを構成する
    ビット列の少なくとも一部のビット群が記憶格納される
    第１の記憶手段と、 前記第１の記憶手段に記憶されたビット群と、前記第１
    のアドレスにおいてそれぞれ対応するビット群とを比較
    し、一致した場合、第１の一致信号を出力する第１の比
    較回路と、 前記第１の一致信号により活性化され、前記正規セルア
    レイの欠陥救済のため代替使用される冗長セルアレイ
    と、 前記第２のアドレス群の各々のアドレスを構成するビッ
    ト列のうち、各々のアドレスで異なるビット群が記憶格
    納される第２の記憶手段と、 前記第２の記憶手段が記憶されたビット群と、前記第２
    のアドレス群において、それぞれ対応するビット群とを
    比較し、一致した場合、第２の一致信号を出力する第２
    の比較回路と、 前記第２の一致信号に基づき、前記正規セルアレイと前
    記冗長アレイのいずれか一と外部との入出力を抑制する
    手段と、 を備えたことを特徴とする半導体メモリ。
  9. 【請求項９】前記記憶手段がプログラム可能な読み出し
    専用メモリで構成されたことを特徴とする請求項１、
    ３、５、８のいずれか一に記載の半導体メモリ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313056B1 (ko) * 1997-10-09 2001-12-28 모리시타 요이찌 주소변환회로및주소변환시스템

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200930B1 (ko) * 1996-12-06 1999-06-15 윤종용 버스트 모드동작에 적합한 반도체 메모리 장치의 로우 디코더
JP3748648B2 (ja) * 1996-12-19 2006-02-22 日本電気株式会社 バーストカウンター回路
KR100231723B1 (ko) * 1996-12-28 1999-11-15 김영환 플래쉬 메모리 장치
KR19990016231A (ko) * 1997-08-13 1999-03-05 윤종용 동기식 반도체 메모리 장치
DE19963689A1 (de) * 1999-12-29 2001-07-12 Infineon Technologies Ag Schaltungsanordnung eines integrierten Halbleiterspeichers zum Speichern von Adressen fehlerhafter Speicherzellen
WO2001071725A1 (de) * 2000-03-23 2001-09-27 Infineon Technologies Ag Verfahren und vorrichtung zum verarbeiten von fehleradressen
JP3594891B2 (ja) * 2000-09-12 2004-12-02 沖電気工業株式会社 半導体記憶装置およびその検査方法
JP4175852B2 (ja) * 2002-09-13 2008-11-05 スパンション エルエルシー 冗長セルアレイへの置き換えを正常に行う半導体メモリ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235199A (ja) * 1994-02-22 1995-09-05 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
JPH0877794A (ja) * 1994-09-09 1996-03-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0883495A (ja) * 1994-09-09 1996-03-26 Fujitsu Ltd 半導体記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3071955D1 (en) * 1979-06-15 1987-05-27 Fujitsu Ltd Semiconductor memory device
US4577294A (en) * 1983-04-18 1986-03-18 Advanced Micro Devices, Inc. Redundant memory circuit and method of programming and verifying the circuit
JPS62222500A (ja) * 1986-03-20 1987-09-30 Fujitsu Ltd 半導体記憶装置
JPH0748316B2 (ja) * 1988-05-30 1995-05-24 日本電気株式会社 デュアルポートメモリ回路
US5261064A (en) * 1989-10-03 1993-11-09 Advanced Micro Devices, Inc. Burst access memory
JP3019869B2 (ja) * 1990-10-16 2000-03-13 富士通株式会社 半導体メモリ
US5319759A (en) * 1991-04-22 1994-06-07 Acer Incorporated Burst address sequence generator
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2734315B2 (ja) * 1992-09-24 1998-03-30 日本電気株式会社 半導体メモリ装置
JP3265076B2 (ja) * 1993-09-20 2002-03-11 株式会社東芝 半導体記憶装置
JPH07182893A (ja) * 1993-12-24 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
US5548225A (en) * 1994-05-26 1996-08-20 Texas Instruments Incorportated Block specific spare circuit
US5572470A (en) * 1995-05-10 1996-11-05 Sgs-Thomson Microelectronics, Inc. Apparatus and method for mapping a redundant memory column to a defective memory column

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235199A (ja) * 1994-02-22 1995-09-05 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
JPH0877794A (ja) * 1994-09-09 1996-03-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0883495A (ja) * 1994-09-09 1996-03-26 Fujitsu Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313056B1 (ko) * 1997-10-09 2001-12-28 모리시타 요이찌 주소변환회로및주소변환시스템
US6367030B1 (en) 1997-10-09 2002-04-02 Matsushita Electric Industrial Co., Ltd. Address conversion circuit and address conversion system with redundancy decision circuitry

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KR0184917B1 (ko) 1999-04-15

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