CN113948145A - 封装芯片的测试方法、系统、计算机设备和存储介质 - Google Patents

封装芯片的测试方法、系统、计算机设备和存储介质 Download PDF

Info

Publication number
CN113948145A
CN113948145A CN202010689689.9A CN202010689689A CN113948145A CN 113948145 A CN113948145 A CN 113948145A CN 202010689689 A CN202010689689 A CN 202010689689A CN 113948145 A CN113948145 A CN 113948145A
Authority
CN
China
Prior art keywords
data retention
retention time
chip
time
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010689689.9A
Other languages
English (en)
Other versions
CN113948145B (zh
Inventor
杨正杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010689689.9A priority Critical patent/CN113948145B/zh
Priority to US17/615,566 priority patent/US11862269B2/en
Priority to PCT/CN2021/094113 priority patent/WO2022012147A1/zh
Publication of CN113948145A publication Critical patent/CN113948145A/zh
Application granted granted Critical
Publication of CN113948145B publication Critical patent/CN113948145B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本申请涉及一种封装芯片的测试方法、系统、计算机设备和存储介质。所述方法包括：获取目标芯片；在崩应后测试过程中，测试所述目标芯片上各个存储单元的第一数据保持时间；比较各个所述存储单元的所述第一数据保持时间和预设参考时间；若所述第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。本申请通过在崩应后测试过程中测试目标芯片上各个存储单元的第一数据保持时间，在第一数据保持时间均不小于预设参考时间时，判定所述目标芯片为合格芯片，继续进行后续的测试，在崩应测试过程中即可筛选出符合要求的产品，与现有技术相比，降低了测试成本，提高了测试效率。

Description

封装芯片的测试方法、系统、计算机设备和存储介质
技术领域
本申请涉及集成电路老化测试领域，特别是涉及一种封装芯片的测试方法、测试系统、一种计算机设备及一种计算机可读存储介质。
背景技术
包括芯片在内的电子产品生产出来后在出厂之前需要进行崩应测试即老化测试(BI：Burn In)，以筛选出在正常使用过程中会早期失效的电子产品，避免把这些会早期失效的电子产品交付给客户。因此，崩应测试是电子产品在出厂之前的一个必不可少的处理。
崩应测试之后进行成品测试，筛选出不合格的产品，对于存储芯片来说，经过崩应测试，存储芯片的数据保持时间会出现一定程度的劣化，在成品测试中还需要加入测试存储芯片的数据保持时间的步骤，存储芯片的数据保持时间符合规格判定为合格产品，否则判定为次级产品或失效产品。次级产品或失效产品在经过层层测试后，在成品测试时才被筛选出来，不利于产品良率的提高和生产成本的降低。
发明内容
基于此，有必要针对上述技术问题，提供一种封装芯片的测试方法，测试系统、计算机设备及计算机可读存储介质。
一种封装芯片的测试方法，包括：
获取目标芯片；
在崩应后测试过程中，测试所述目标芯片上各个存储单元的第一数据保持时间；
比较各个所述存储单元的所述第一数据保持时间和预设参考时间；
若所述第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。
在其中一个实施例中，获取目标芯片之后还包括：
在崩应前测试过程中，测试所述目标芯片上各个存储单元的第二数据保持时间；
测试所述目标芯片上各个存储单元的第一数据保持时间之后还包括：
根据所述第一数据保持时间、第二数据保持时间，获取所述存储单元的数据保持时间的劣化情况。
在其中一个实施例中，所述方法还包括：
若所述第一数据保持时间小于所述预设参考时间，则判定所述存储单元为异常存储单元；
对所述异常存储单元进行修复；
测试所述异常存储单元的第三数据保持时间；
若所述第三数据保持时间小于所述预设参考时间，则判定所述目标芯片为失效芯片。
在其中一个实施例中，所述若所述第一数据保持时间小于所述预设参考时间，则判定所述存储单元为异常存储单元的步骤包括：
若所述第一数据保持时间小于预设修复时间，则判定所述目标芯片为失效芯片；
其中，所述预设修复时间小于所述预设参考时间。
在其中一个实施例中，所述对所述异常存储单元进行修复的步骤包括：
当目标芯片具有闲置的冗余存储单元，且所述闲置的冗余存储单元的数量不小于所述异常存储单元的数量时，使用冗余存储单元替换所述异常存储单元，其中，所述异常存储单元和所述冗余存储单元一一对应；
通过所述冗余存储单元的熔丝调整所述第三数据保持时间。
上述封装芯片的测试方法，包括获取目标芯片；在崩应后测试过程中，测试所述目标芯片上各个存储单元的第一数据保持时间；比较各个所述存储单元的所述第一数据保持时间和预设参考时间；若所述第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。本申请通过在崩应后测试过程中测试目标芯片上各个存储单元的第一数据保持时间，在第一数据保持时间均不小于预设参考时间时，判定所述目标芯片为合格芯片，继续进行后续的测试；本申请在崩应测试过程中即可筛选出符合要求的产品，与现有技术相比，降低了测试成本，提高了测试效率。
一种封装芯片的测试系统，用于测试目标芯片，所述系统包括：
测试模块，用于测试所述目标芯片上各个存储单元的数据保持时间；
控制模块，与所述测试模块连接，用于在崩应后测试过程中，控制所述测试模块对各个所述存储单元的数据保持时间进行测试，得到第一数据保持时间；
设置模块，用于设置所述存储单元的预设参考时间；
计算模块，分别与所述测试模块、所述设置模块和所述控制模块连接，用于比较各个所述存储单元的所述第一数据保持时间和所述预设参考时间，并将比较结果发送给所述控制模块，所述控制模块用于在所述第一数据保持时间均不小于所述预设参考时间时，判定所述目标芯片为合格芯片。
在其中一个实施例中，所述控制模块还用于在崩应前测试过程中，控制所述测试模块对各个所述存储单元的数据保持时间进行测试，得到第二数据保持时间；
所述计算模块还用于比较所述第一数据保持时间和所述第二数据保持时间，并将比较结果发送给所述控制模块，所述控制模块用于根据所述比较结果获取所述存储单元的数据保持时间的劣化情况。
在其中一个实施例中，所述设置模块还用于设置所述存储单元的预设修复时间；
所述比较模块还用于比较所述第一数据保持时间和所述预设修复时间，并将比较结果发送给所述控制模块，所述控制模块还用于在所述第一数据保持时间小于所述预设修复时间时，判定所述目标芯片为失效芯片；
其中，所述预设修复时间小于所述预设参考时间。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一项所述的测试方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述的方法的步骤。
上述封装芯片的测试系统、计算机设备及计算机可读存储介质，通过在崩应后测试过程中测试目标芯片上各个存储单元的第一数据保持时间，在第一数据保持时间均不小于预设参考时间时，判定所述目标芯片为合格芯片，继续进行后续的测试；本申请在崩应测试过程中即可筛选出符合要求的产品，与现有技术相比，降低了测试成本，提高了测试效率。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为示例性的对目标芯片崩应测试的温度曲线图；
图2为一个实施例中封装芯片的测试方法的流程示意图；
图3为另一个实施例中封装芯片的测试方法的流程示意图；
图4为一个实施例中对所述异常存储单元进行修复的步骤的流程示意图；
图5为一个实施例中封装芯片的测试系统的结构框图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
电子产品的崩应测试过程具体如下：把电子产品加热到预定温度之后，向电子产品施加电压和输入测试数据使其工作一定时间以加速其老化过程，在测试期间观察其是否失效，如果其失效则将该产品剔除避免流入客户手中。如图1所示，为对目标芯片崩应测试的示例性的温度曲线图，温度T1对应崩应预测试时的温度，崩应预测试用于确认目标芯片崩应测试前是否已有功能性缺失，例如接触不良。温度T2对应崩应前测试时的温度，崩应前测试用于确认目标芯片在温度T2时是否已产生芯片功能性缺失。温度T3对应崩应测试时的温度，在崩应测试的高温及高压的加速因子测试下，目标芯片的制造缺陷能早期侦测出来。温度T4对应崩应后测试的温度，崩应后测试用于确认目标芯片在温度T4时是否仍有功能性缺失。温度T5对应崩应测试后降温的温度。
如图2所示，在其中一个实施例中，提供一种封装芯片的测试方法，包括：
S102，获取目标芯片。
S104，获取目标芯片上各个存储单元的第一数据保持时间。
在崩应后测试过程中，测试所述目标芯片上各个存储单元的第一数据保持时间。
目标芯片包括存储单元，第一数据保持时间是指存储单元上存储的数据保持不变的时间。
S106，比较各个所述存储单元的所述第一数据保持时间和预设参考时间。
测试存储单元的数据保持时间的方法为：将测试数据写入目标存储单元中，经过参考时间后读取目标存储单元内的保存数据，并将所述保存数据与测试数据进行比较，若从目标存储单元中读取的保存数据与测试数据相同，则目标存储单元的数据保持时间等于或大于参考时间；若从目标存储单元中读取的保存数据与测试数据不相同，则目标存储单元的数据保持时间小于参考时间。
将目标芯片上的存储单元分别作为目标存储单元，预设参考时间作为参考时间，若经过预设参考时间后从存储单元上读取的保存数据与测试数据相同，则认为该存储单元的第一数据保持时间不小于预设参考时间；否则，认为该存储单元的第一数据保持时间小于预设参考时间，通过上述方法可以得到目标芯片上各个存储单元的第一数据保持时间和预设参考时间之间的关系。
S108，若所述第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。
预设参考时间是指当目标芯片上的存储单元的数据保持时间达到该值时，认为该目标芯片符合要求，为合格产品。预设参考时间是根据客户要求或者JEDC标准确定的。例如预设参考时间可以是96ms、128ms等。
当目标芯片上各个存储单元的第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。
在目标芯片的崩应后测试过程中，测试目标芯片上各个存储单元的第一数据保持时间，然后根据第一数据保持时间和预设参考时间来判定目标芯片是否为合格芯片，当目标芯片为合格芯片时，继续进行后续测试。通过该方式在崩应测试过程中即可得到数据保持时间符合要求的目标芯片，提高了测试效率，降低了测试成本。
在其中一个实施例中，获取目标芯片之后还包括：
在崩应前测试过程中，测试所述目标芯片上各个存储单元的第二数据保持时间；
测试所述目标芯片上各个存储单元的第一数据保持时间之后还包括：
根据所述第一数据保持时间、第二数据保持时间，获取所述存储单元的数据保持时间的劣化情况。
通过比较目标芯片上各个存储单元在崩应前测试过程中的第一数据保持时间和在崩应后测试过程中的第二数据保持时间的变化，可以获取各个存储单元在崩应测试前后数据保持时间的劣化情况，当存储单元的数据保持时间变化较大时，可以推断崩应测试前的工艺出现了问题，需要检查和调整崩应测试前的工艺，因此，可以通过前后数据保持时间的对比，达到及时发现工艺异常，降低异常对目标芯片的影响的目的。
如图3所示，在其中一个实施例中，所述方法还包括：
S202，若所述第一数据保持时间小于所述预设参考时间，则判定所述存储单元为异常存储单元。
S204，对所述异常存储单元进行修复。
S206，测试所述异常存储单元的第三数据保持时间。
S208，若所述第三数据保持时间小于所述预设参考时间，则判定所述目标芯片为失效芯片。
通过对第一数据保持时间小于预设参考时间的存储单元进行修复，将修复后异常储存储单元的数据保持时间均不小于预设参考时间的目标芯片作为次级芯片进行使用，提高了目标芯片的良率，降低了生产成本。
在其中一个实施例中，若所述第一数据保持时间小于所述预设参考时间，则判定所述存储单元为异常存储单元的步骤包括：
若所述第一数据保持时间小于预设修复时间，则判定所述目标芯片为失效芯片；
其中，所述预设修复时间小于所述预设参考时间。
预设修复时间指的是当异常存储单元的数据保持时间大于或等于预设修复时间时，通过目标芯片中的冗余存储单元可以将异常存储单元的数据保持时间修复为预设参考时间；当异常存储单元的数据保持时间小于预设修复时间时，通过目标芯片中的冗余存储单元不能将异常存储单元的数据保持时间修复为预设参考时间。
当目标芯片中包括异常存储单元，且异常存储单元的数据保持时间大于或等于预设修复时间且小于预设参考时间时，若通过目标芯片中的冗余存储单元将异常存储单元的数据保持时间修复为大于或等于预设参考时间的数值，则目标芯片为次级芯片；若通过目标芯片中的冗余存储单元将异常存储单元的数据保持时间修复为小于预设参考时间的数值，则目标芯片为失效芯片。
当目标芯片中存储单元的第一数据保持时间小于预设修复时间时，判定数据保持异常的存储单元不能被修复，目标芯片为失效芯片。
如图4所示，在其中一个实施例中，所述对所述异常存储单元进行修复的步骤包括：
S302，使用冗余存储单元替换异常存储单元。
当目标芯片具有闲置的冗余存储单元，且所述闲置的冗余存储单元的数量不小于所述异常存储单元的数量时，使用冗余存储单元替换所述异常存储单元，其中，所述异常存储单元和所述冗余存储单元一一对应。
当目标芯片存在数据保持时间小于预设参考时间的异常存储单元时，检查目标芯片是否存在闲置的冗余存储单元以及闲置的冗余存储单元的数量，当目标芯片存在数量大于或等于异常存储单元数量的冗余存储单元时，将目标芯片中的异常存储单元替换成冗余存储单元，异常存储单元与冗余存储单元一一对应，使用冗余存储单元代替异常存储单元进行数据的存储。
S304，通过所述冗余存储单元的熔丝调整所述第三数据保持时间。
使用冗余存储单元替换异常存储单元后，将替换异常存储单元的冗余存储单元作为新的存储单元，在崩应后测试过程中测试这些冗余存储单元的第三数据保持时间，同时通过冗余存储单元的熔丝来调整第三数据保持时间，若这些冗余存储单元的数据存储时间均不小于预设参考时间，则判定通过这些冗余存储单元实现了对目标芯片的修复，目标芯片为次级芯片；否则，判定未实现对目标芯片的修复，目标芯片为失效芯片。
以下对封装芯片的测试方法的测试过程进行实例性说明，在崩应前测试过程中，测试目标芯片上各个存储单元的第二数据保持时间，并记录各个存储单元的位置信息；在崩应后测试过程中，测试目标芯片上各个存储单元的第一数据保持时间，并记录各个存储单元的位置信息；通过比较位置信息相同的存储单元的第一数据保持时间和第二数据保持时间，可以得出各个存储单元的数据保持时间的劣化情况，实现对制程工艺的监控。当第一数据保持时间均不小于预设参考时间时，判定该目标芯片为合格芯片；当第一数据保持时间小于预设参考时间且不小于预设修复时间(预设修复时间小于预设参考时间)时，判定可以通过冗余存储单元对该目标芯片上数据保持时间异常的存储单元进行修复，若修复过程中测得的第三数据保持时间均不小于预设参考时间，判定该目标芯片已修复为次级芯片，否则判定该目标芯片为失效芯片。第一数据保持时间小于预设修复时间时，判定该目标芯片为失效芯片。
上述封装芯片的测试方法，包括获取目标芯片；在崩应后测试过程中，测试所述目标芯片上各个存储单元的第一数据保持时间；比较各个所述存储单元的所述第一数据保持时间和预设参考时间；若所述第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。本申请通过在崩应后测试过程中测试目标芯片上各个存储单元的第一数据保持时间，在第一数据保持时间均不小于预设参考时间时，判定所述目标芯片为合格芯片，继续进行后续的测试；本申请在崩应测试过程中即可筛选出符合要求的产品，与现有技术相比，降低了测试成本，提高了测试效率。
如图5所示，在其中一个实施例中，提供一种封装芯片的测试系统，用于测试目标芯片，所述系统包括：
测试模块102，用于测试所述目标芯片上各个存储单元的数据保持时间。
控制模块104，与所述测试模块102连接，用于在崩应后测试过程中，控制所述测试模块102对各个所述存储单元的数据保持时间进行测试，得到第一数据保持时间。
设置模块106，用于设置所述存储单元的预设参考时间。
计算模块108，分别与所述测试模块102、所述设置模块106和所述控制模块104连接，用于比较各个存储单元的所述第一数据保持时间和所述预设参考时间，并将比较结果发送给控制模块104，所述控制模块104用于在所述第一数据保持时间均不小于所述预设参考时间时，判定所述目标芯片为合格芯片。
在其中一个实施例中，所述控制模块104还用于在崩应前测试过程中，控制所述测试模块102对各个所述存储单元的数据保持时间进行测试，得到第二数据保持时间；
所述计算模块108还用于比较所述第一数据保持时间和所述第二数据保持时间，并将比较结果发送给所述控制模块104，所述控制模块104用于根据所述比较结果，获取所述存储单元的数据保持时间的劣化情况。
在其中一个实施例中，所述设置模块106还用于设置所述存储单元的预设修复时间；
所述比较模块还用于比较所述第一数据保持时间和所述预设修复时间，并将比较结果发送给所述控制模块104，所述控制模块104还用于在所述第一数据保持时间小于所述预设修复时间时，判定所述目标芯片为失效芯片；
其中，所述预设修复时间小于所述预设参考时间。
本发明的封装芯片的测试系统与封装芯片的测试方法一一对应，在上述封装芯片的测试方法的实施例阐述的技术特征及其有益效果均适用于所述封装芯片的测试系统的实施例中，特此声明。
在其中一个实施例中，提供一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一项所述的测试方法的步骤。
在其中一个实施例中，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述的方法的步骤。
上述封装芯片的测试系统、计算机设备及计算机可读存储介质，通过在崩应后测试过程中测试目标芯片上各个存储单元的第一数据保持时间，在第一数据保持时间均不小于预设参考时间时，判定所述目标芯片为合格芯片，继续进行后续的测试；本申请在崩应测试过程中即可筛选出符合要求的产品，与现有技术相比，降低了测试成本，提高了测试效率。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种封装芯片的测试方法，其特征在于，包括：
获取目标芯片；
在崩应后测试过程中，测试所述目标芯片上各个存储单元的第一数据保持时间；
比较各个所述存储单元的所述第一数据保持时间和预设参考时间；
若所述第一数据保持时间均不小于预设参考时间，则判定所述目标芯片为合格芯片。
2.根据权利要求1所述的测试方法，其特征在于，所述获取目标芯片之后还包括：
在崩应前测试过程中，测试所述目标芯片上各个存储单元的第二数据保持时间；
所述测试所述目标芯片上各个存储单元的第一数据保持时间之后还包括：
根据所述第一数据保持时间、第二数据保持时间，获取所述存储单元的数据保持时间的劣化情况。
3.根据权利要求1所述的测试方法，其特征在于，所述方法还包括：
若所述第一数据保持时间小于所述预设参考时间，则判定所述存储单元为异常存储单元；
对所述异常存储单元进行修复；
测试所述异常存储单元的第三数据保持时间；
若所述第三数据保持时间小于所述预设参考时间，则判定所述目标芯片为失效芯片。
4.根据权利要求3所述的测试方法，其特征在于，所述若所述第一数据保持时间小于所述预设参考时间，则判定所述存储单元为异常存储单元的步骤包括：
若所述第一数据保持时间小于预设修复时间，则判定所述目标芯片为失效芯片；
其中，所述预设修复时间小于所述预设参考时间。
5.根据权利要求3所述的测试方法，其特征在于，所述对所述异常存储单元进行修复的步骤包括：
当目标芯片具有闲置的冗余存储单元，且所述闲置的冗余存储单元的数量不小于所述异常存储单元的数量时，使用冗余存储单元替换所述异常存储单元，其中，所述异常存储单元和所述冗余存储单元一一对应；
通过所述冗余存储单元的熔丝调整所述第三数据保持时间。
6.一种封装芯片的测试系统，其特征在于，用于测试目标芯片，所述系统包括：
测试模块，用于测试所述目标芯片上各个存储单元的数据保持时间；
控制模块，与所述测试模块连接，用于在崩应后测试过程中，控制所述测试模块对各个所述存储单元的数据保持时间进行测试，得到第一数据保持时间；
设置模块，用于设置所述存储单元的预设参考时间；
计算模块，分别与所述测试模块、所述设置模块和所述控制模块连接，用于比较各个所述存储单元的所述第一数据保持时间和所述预设参考时间，并将比较结果发送给所述控制模块，所述控制模块用于在所述第一数据保持时间均不小于所述预设参考时间时，判定所述目标芯片为合格芯片。
7.根据权利要求6所述的测试系统，其特征在于，所述控制模块还用于在崩应前测试过程中，控制所述测试模块对各个所述存储单元的数据保持时间进行测试，得到第二数据保持时间；
所述计算模块还用于比较所述第一数据保持时间和所述第二数据保持时间，并将比较结果发送给所述控制模块，所述控制模块用于根据所述比较结果获取所述存储单元的数据保持时间的劣化情况。
8.根据权利要求6所述的测试系统，其特征在于，所述设置模块还用于设置所述存储单元的预设修复时间；
所述比较模块还用于比较所述第一数据保持时间和所述预设修复时间，并将比较结果发送给所述控制模块，所述控制模块还用于在所述第一数据保持时间小于所述预设修复时间时，判定所述目标芯片为失效芯片；
其中，所述预设修复时间小于所述预设参考时间。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至5中任一项所述的测试方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至5中任一项所述的方法的步骤。
CN202010689689.9A 2020-07-17 2020-07-17 封装芯片的测试方法、系统、计算机设备和存储介质 Active CN113948145B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010689689.9A CN113948145B (zh) 2020-07-17 2020-07-17 封装芯片的测试方法、系统、计算机设备和存储介质
US17/615,566 US11862269B2 (en) 2020-07-17 2021-05-17 Testing method for packaged chip, testing system for packaged chip, computer device and storage medium
PCT/CN2021/094113 WO2022012147A1 (zh) 2020-07-17 2021-05-17 封装芯片的测试方法、系统、计算机设备和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010689689.9A CN113948145B (zh) 2020-07-17 2020-07-17 封装芯片的测试方法、系统、计算机设备和存储介质

Publications (2)

Publication Number Publication Date
CN113948145A true CN113948145A (zh) 2022-01-18
CN113948145B CN113948145B (zh) 2024-05-14

Family

ID=79326971

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010689689.9A Active CN113948145B (zh) 2020-07-17 2020-07-17 封装芯片的测试方法、系统、计算机设备和存储介质

Country Status (3)

Country Link
US (1) US11862269B2 (zh)
CN (1) CN113948145B (zh)
WO (1) WO2022012147A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117148091A (zh) * 2023-11-01 2023-12-01 杭州高坤电子科技有限公司 一种半导体测试方法、系统、终端及存储介质

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116469448B (zh) * 2022-02-18 2024-02-02 武汉置富半导体技术有限公司 一种闪存颗粒的筛选方法和装置
CN114676599B (zh) * 2022-05-26 2022-08-30 绍兴圆方半导体有限公司 一种芯片参数修调方法、装置、电子设备和存储介质
CN115616374B (zh) * 2022-09-20 2023-05-23 重庆鹰谷光电股份有限公司 一种基于机器学习的半导体芯片的测试系统
CN115440292B (zh) * 2022-11-02 2023-01-06 深圳市芯片测试技术有限公司 存储芯片的测试方法、装置、设备及存储介质
CN117828450B (zh) * 2024-03-06 2024-05-17 深圳市铨天科技有限公司 一种基于大数据的封装测试方法、系统和介质

Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040019838A1 (en) * 2002-07-29 2004-01-29 Marr Kenneth W. Method, circuit and system for determining burn-in reliability from wafer level burn-in
CN1509479A (zh) * 2001-03-15 2004-06-30 用于测试和修复的电路和方法
US20060136791A1 (en) * 2004-12-16 2006-06-22 Klaus Nierle Test method, control circuit and system for reduced time combined write window and retention testing
CN102903395A (zh) * 2012-10-19 2013-01-30 上海宏力半导体制造有限公司 存储器的可靠性测试方法
CN102915764A (zh) * 2012-09-04 2013-02-06 邹粤林 提高闪存芯片缺陷容忍度的方法、闪存存储系统及其控制器
CN102915770A (zh) * 2012-10-17 2013-02-06 邹粤林 降低闪存芯片内部数据互相串扰的方法、闪存存储系统及其控制器
US20140056052A1 (en) * 2012-08-23 2014-02-27 Jung-Hyuk Lee Resistive memory device performing selective refresh and method of refreshing resistive memory device
CN103680599A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 存储器件以及包括存储器件的存储系统
WO2014047225A1 (en) * 2012-09-18 2014-03-27 Mosys, Inc. Substitute redundant memory
US20140195995A1 (en) * 2013-01-07 2014-07-10 International Business Machines Corporation Systems and methods for single cell product path delay analysis
US20140198581A1 (en) * 2013-01-14 2014-07-17 Eun-Kyoung Kim Method of storing data in nonvolatile memory device and method of testing nonvolatile memory device
US20140369144A1 (en) * 2013-06-18 2014-12-18 SK Hynix Inc. Chip tester and test method of semiconductor device
US20150261632A1 (en) * 2014-03-13 2015-09-17 Qualcomm Incorporated Systems and methods for reducing memory failures
US20160240269A1 (en) * 2015-02-16 2016-08-18 Texas Instruments Incorporated Screening for Data Retention Loss in Ferroelectric Memories
US9824745B1 (en) * 2016-10-20 2017-11-21 SK Hynix Inc. Refresh time detection circuit and semiconductor device including the same
US20180011962A1 (en) * 2016-07-07 2018-01-11 International Business Machines Corporation Physically aware test patterns in semiconductor fabrication
CN108109668A (zh) * 2017-11-28 2018-06-01 中电海康集团有限公司 一种磁存储器的测试方法、装置、存储介质及电子装置
CN108899061A (zh) * 2018-07-20 2018-11-27 北京嘉楠捷思信息技术有限公司 一种电源常开芯片中的存储器内建自测试方法和系统
CN109524050A (zh) * 2018-11-13 2019-03-26 中国电子科技集团公司第四十七研究所 一种反熔丝存储器自检测和自修复方法
CN110364214A (zh) * 2019-06-28 2019-10-22 珠海博雅科技有限公司 一种读失效存储单元的替换方法、装置、设备及存储介质
WO2020048047A1 (zh) * 2018-09-03 2020-03-12 平安科技（深圳）有限公司 系统故障的预警方法、装置、设备及存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102043119A (zh) 2009-10-26 2011-05-04 中芯国际集成电路制造(上海)有限公司 崩应测试方法
CN103366831B (zh) * 2013-07-25 2018-08-21 上海华虹宏力半导体制造有限公司 存储器的检测方法
CN107831391B (zh) 2017-11-28 2019-06-07 英特尔产品（成都）有限公司 一种用于老化测试的方法、装置和设备

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1509479A (zh) * 2001-03-15 2004-06-30 用于测试和修复的电路和方法
US20040019838A1 (en) * 2002-07-29 2004-01-29 Marr Kenneth W. Method, circuit and system for determining burn-in reliability from wafer level burn-in
US20060136791A1 (en) * 2004-12-16 2006-06-22 Klaus Nierle Test method, control circuit and system for reduced time combined write window and retention testing
US20140056052A1 (en) * 2012-08-23 2014-02-27 Jung-Hyuk Lee Resistive memory device performing selective refresh and method of refreshing resistive memory device
CN103680599A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 存储器件以及包括存储器件的存储系统
CN102915764A (zh) * 2012-09-04 2013-02-06 邹粤林 提高闪存芯片缺陷容忍度的方法、闪存存储系统及其控制器
WO2014047225A1 (en) * 2012-09-18 2014-03-27 Mosys, Inc. Substitute redundant memory
CN102915770A (zh) * 2012-10-17 2013-02-06 邹粤林 降低闪存芯片内部数据互相串扰的方法、闪存存储系统及其控制器
CN102903395A (zh) * 2012-10-19 2013-01-30 上海宏力半导体制造有限公司 存储器的可靠性测试方法
US20140195995A1 (en) * 2013-01-07 2014-07-10 International Business Machines Corporation Systems and methods for single cell product path delay analysis
US20140198581A1 (en) * 2013-01-14 2014-07-17 Eun-Kyoung Kim Method of storing data in nonvolatile memory device and method of testing nonvolatile memory device
US20140369144A1 (en) * 2013-06-18 2014-12-18 SK Hynix Inc. Chip tester and test method of semiconductor device
US20150261632A1 (en) * 2014-03-13 2015-09-17 Qualcomm Incorporated Systems and methods for reducing memory failures
US20160240269A1 (en) * 2015-02-16 2016-08-18 Texas Instruments Incorporated Screening for Data Retention Loss in Ferroelectric Memories
US20180011962A1 (en) * 2016-07-07 2018-01-11 International Business Machines Corporation Physically aware test patterns in semiconductor fabrication
US9824745B1 (en) * 2016-10-20 2017-11-21 SK Hynix Inc. Refresh time detection circuit and semiconductor device including the same
CN108109668A (zh) * 2017-11-28 2018-06-01 中电海康集团有限公司 一种磁存储器的测试方法、装置、存储介质及电子装置
CN108899061A (zh) * 2018-07-20 2018-11-27 北京嘉楠捷思信息技术有限公司 一种电源常开芯片中的存储器内建自测试方法和系统
WO2020048047A1 (zh) * 2018-09-03 2020-03-12 平安科技（深圳）有限公司 系统故障的预警方法、装置、设备及存储介质
CN109524050A (zh) * 2018-11-13 2019-03-26 中国电子科技集团公司第四十七研究所 一种反熔丝存储器自检测和自修复方法
CN110364214A (zh) * 2019-06-28 2019-10-22 珠海博雅科技有限公司 一种读失效存储单元的替换方法、装置、设备及存储介质

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117148091A (zh) * 2023-11-01 2023-12-01 杭州高坤电子科技有限公司 一种半导体测试方法、系统、终端及存储介质
CN117148091B (zh) * 2023-11-01 2024-02-06 杭州高坤电子科技有限公司 一种半导体测试方法、系统、终端及存储介质

Also Published As

Publication number Publication date
US11862269B2 (en) 2024-01-02
CN113948145B (zh) 2024-05-14
WO2022012147A1 (zh) 2022-01-20
US20230187005A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
CN113948145A (zh) 封装芯片的测试方法、系统、计算机设备和存储介质
US5867505A (en) Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit
US7839707B2 (en) Fuses for memory repair
US5841711A (en) Semiconductor memory device with redundancy switching method
CN107039084B (zh) 带冗余单元的存储器芯片的晶圆测试方法
CN113901675B (zh) 电子元器件寿命预测方法、装置、计算机设备和存储介质
CN116540059B (zh) 半导体芯片测试方法、装置、设备及存储介质
US5815404A (en) Method and apparatus for obtaining and using antifuse testing information to increase programmable device yield
US10818376B2 (en) Testing method for semiconductor memory
CN115810388A (zh) 存储器的检测方法及检测装置
CN114974386A (zh) 非易失存储芯片数据保持能力异常测试方法
JPH04290458A (ja) 半導体装置
US20020109522A1 (en) Test system and test method of semiconductor device
KR100542694B1 (ko) 반도체 메모리 장치의 불량 셀 리페어 방법
US20120109561A1 (en) Wafer test apparatus, wafer test method, and program
US6717870B2 (en) Method for assessing the quality of a memory unit
TWI724937B (zh) 記憶體測試電路
US20050249002A1 (en) Integrated semiconductor memory
US6715114B2 (en) Test method and apparatus for semiconductor device
CN115267479A (zh) 电路检测方法
CN117991005A (zh) 动态老化筛选方法、装置、电子设备及存储介质
CN115019872A (zh) 芯片的筛选方法
CN118484052A (zh) 一种芯片内部电源自校准和监控方法和系统
CN118675597A (zh) 存储器测试方法及装置
CN116110480A (zh) 一种有效分辨闪存真假数据保留性失效的测试方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant