CN115632044B - 半导体测试结构及半导体测试方法 - Google Patents

半导体测试结构及半导体测试方法 Download PDF

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Abstract

本发明涉及一种半导体测试结构及半导体测试方法。半导体测试结构包括：测试单元，测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，第一测试焊盘与第一传输晶体管的第一端和第二传输晶体管的第一端均相连接；第二测试焊盘与第三传输晶体管的第一端、第四传输晶体管的第一端、第一下拉晶体管的第一端和第二下拉晶体管的第一端均相连接。通过测试各焊盘之间的漏电流的大小，从而能够确认对应的层间介质层内是否存在空洞，从而无需对半导体结构进行切片，从而能够节约成本。

Description

半导体测试结构及半导体测试方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体测试结构及半导体测试方法。
背景技术
随着半导体技术的发展，出现了静态随机存取存储器（Static Random-AccessMemory，SRAM），SRAM通过切换晶体管状态来实现存储数据的功能，只要保持通电就可以一直保存存储的数据。最小的SRAM单元称为一个bit，其只能存储一个信号0或者1，这样的一个bit的SRAM单元由6个晶体管构成，分别为2个上拉晶体管（pull up，PU）、2个下拉晶体管（pull down，PD）以及2个传输晶体管（pass gate，PG）。
SRAM中的层间介质层可以用于充当两层导电金属或者相邻金属线条之间的隔离绝缘层，SRAM在形成层间介质层时，在两个晶体管的多晶硅栅极之间的间隙容易形成孔洞（void）缺陷，进而影响整个SRAM的性能。传统技术中，通常需要对两个多晶硅栅极之间的位置进行切片，以确定此位置是否存在void。然而，传统技术属于破坏性测试，经切片后的SRAM无法继续使用，存在成本较高的问题。
发明内容
基于此，有必要针对传统技术中的成本较高的问题提供一种半导体测试结构及半导体测试方法。
为了实现上述目的，一方面，本发明提供了一种半导体测试结构，包括：测试单元，所述测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，
所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接，所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接，所述第一传输晶体管的控制端和所述第三传输晶体管的控制端相连接，所述第二传输晶体管的控制端和所述第四传输晶体管的控制端相连接；
所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端相连接；所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端相连接；所述第一下拉晶体管的控制端和所述第一上拉晶体管的控制端相连接，所述第二下拉晶体管的控制端和所述第二上拉晶体管的控制端相连接；
所述第一测试焊盘与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；所述第二测试焊盘与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；所述第三测试焊盘与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接；
所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管与所述第四传输晶体管的控制端之间、所述第一下拉晶体管与所述第二下拉晶体管的控制端之间以及所述第一上拉晶体管与所述第二上拉晶体管的控制端之间均设有层间介质层。
上述半导体测试结构，包括测试单元，测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接，所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接，所述第一传输晶体管的控制端和所述第三传输晶体管的控制端相连接，所述第二传输晶体管的控制端和所述第四传输晶体管的控制端相连接；所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端相连接；所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端相连接；所述第一下拉晶体管的控制端和所述第一上拉晶体管的控制端相连接，所述第二下拉晶体管的控制端和所述第二上拉晶体管的控制端相连接；所述第一测试焊盘与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；所述第二测试焊盘与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；所述第三测试焊盘与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接；所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管与所述第四传输晶体管的控制端之间、所述第一下拉晶体管与所述第二下拉晶体管的控制端之间以及所述第一上拉晶体管与所述第二上拉晶体管的控制端之间均设有层间介质层。通过使各测试焊盘之间的电压保持不同，并通过测试各焊盘之间的漏电流的大小，从而能够确认两个多晶硅结构之间填充的层间介质层内是否存在空洞，从而无需对半导体结构进行切片，从而能够节约成本。
在其中一个实施例中，所述测试单元还包括：
第一互连线，所述第一互连线一端与所述第一测试焊盘相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；
第二互连线，所述第二互连线一端与所述第二测试焊盘相连接，另一端与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；
第三互连线，所述第三互连线一端与所述第三测试焊盘相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。
在其中一个实施例中，所述测试单元还包括：
第一导电插塞，位于所述第一互连线与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端之间，一端与所述第一互连线相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接；
第二导电插塞，位于所述第二互连线与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接；
第三导电插塞，位于所述第二互连线与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；
第四导电插塞，位于所述第三互连线与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端之间，一端与所述第三互连线相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。
在其中一个实施例中，所述层间介质层还位于所述第一互连线与所述第一传输晶体管的控制端和所述第二传输晶体管的控制端之间，位于所述第二互连线与所述第三传输晶体管的控制端、所述第四传输晶体管的控制端、所述第一下拉晶体管的控制端及所述第二下拉晶体管的控制端之间，以及位于所述第三互连线与所述第一上拉晶体管和所述第二上拉晶体管之间。
在其中一个实施例中，所述第一互连线、所述第二互连线、所述第三互连线、所述第一测试焊盘、所述第二测试焊盘及所述第三测试焊盘位于同一层。
在其中一个实施例中，所述半导体测试结构还包括：
衬底，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；
所述第一传输晶体管的第一端和第二端与所述第二传输晶体管的第一端和第二端均位于同一所述有源区内；所述第三传输晶体管的第一端和第二端与共所述第四传输晶体管的第一端和第二端均位于同一所述有源区内；所述第一下拉晶体管的第一端和第二端与所述第二下拉晶体管的第一端和第二端均位于同一所述有源区内；所述第一上拉晶体管的第一端和第二端与所述第二上拉晶体管的第一端和第二端均位于同一所述有源区内；
所述第一传输晶体管的控制端与所述第三传输晶体管的控制端横跨两个相邻的所述有源区；所述第二传输晶体管的控制端与所述第四传输晶体管的控制端横跨两个相邻的所述有源区；所述第一下拉晶体管的控制端与所述第一上拉晶体管的控制端横跨两个相邻的所述有源区；所述第二下拉晶体管的控制端与所述第二上拉晶体管的控制端横跨两个相邻的所述有源区。
在其中一个实施例中，一个所述测试单元中，所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体、所述第四传输晶体管、所述第一下拉晶体管、所述第二下拉晶体管、所述第一上拉晶体管及所述第二上拉晶体管的数量均为多个。
在其中一个实施例中，所述半导体测试结构包括多个所述测试单元。
另一方面，本申请还提供了一种基于上述任一项实施例中所述的半导体测试结构的半导体测试方法，其特征在于，所述半导体测试方法包括：
执行第一测试步骤，包括：于所述第一测试焊盘和所述第二测试焊盘上分别施加不同的测试电压，基于所述第一测试焊盘和所述第二测试焊盘之间的漏电流，判断所述第一传输晶体管和所述第三传输晶体管的控制端与所述第二传输晶体管和所述第四传输晶体管的控制端之间的层间介质层内是否存在空洞；
执行第二测试步骤，包括：于所述第二测试焊盘和所述第三测试焊盘上分别施加不同的测试电压，基于所述第二测试焊盘和所述第三测试焊盘之间的漏电流，判断所述第一下拉晶体管和所述第一上拉晶体管的控制端与所述第二下拉晶体管和所述第二上拉晶体管的控制端之间的层间介质层内是否存在空洞。
上述半导体测试方法，通过执行第一测试步骤以及第二测试步骤，所述第一测试步骤包括：于所述第一测试焊盘和所述第二测试焊盘上分别施加不同的测试电压，基于所述第一测试焊盘和所述第二测试焊盘之间的漏电流，判断所述第一传输晶体管和所述第三传输晶体管的控制端与所述第二传输晶体管和所述第四传输晶体管的控制端之间的层间介质层内是否存在空洞；所述第二测试步骤包括：于所述第二测试焊盘和所述第三测试焊盘上分别施加不同的测试电压，基于所述第二测试焊盘和所述第三测试焊盘之间的漏电流，判断所述第一下拉晶体管和所述第一上拉晶体管的控制端与所述第二下拉晶体管和所述第二上拉晶体管的控制端之间的层间介质层内是否存在空洞。从而无需对半导体结构进行切片，从而能够节约成本。
在其中一个实施例中，执行所述第一测试步骤时，于所述第一测试焊盘上施加第一测试电压，且将所述第二测试焊盘接地；执行所述第二测试步骤时，于所述第二测试焊盘上施加第二测试电压，且将所述第三测试焊盘接地。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体测试结构的俯视结构示意图；
图2为另一实施例中提供的半导体测试结构的俯视结构示意图；
图3为又一实施例中提供的半导体测试结构的俯视结构示意图；
图4为又一实施例中提供的半导体测试结构的俯视结构示意图；
图5为一实施例中提供的半导体测试方法的流程示意图。
附图标记说明：10-有源区，20-多晶硅结构，101-第一传输晶体管，102-第二传输晶体管，103-第三传输晶体管，104-第四传输晶体管，201-第一下拉晶体管，202-第二下拉晶体管，301-第一上拉晶体管，302-第二上拉晶体管，401-第一测试焊盘，402-第二测试焊盘，403-第三测试焊盘，404-第四测试焊盘，405-第五测试焊盘，406-第六测试焊盘，501-第一互连线，502-第二互连线，503-第三互连线，601-第一导电插塞，602-第二导电插塞，603-第三导电插塞，604-第四导电插塞。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
如图1所示，本发明提供了一种半导体测试结构，包括测试单元，测试单元包括：第一传输晶体管101、第二传输晶体管102、第三传输晶体管103、第四传输晶体管104、第一下拉晶体管201、第二下拉晶体管202、第一上拉晶体管301、第二上拉晶体管302、第一测试焊盘401、第二测试焊盘402及第三测试焊盘403；其中，第一传输晶体管101的第一端和第二传输晶体管102的第一端相连接，第三传输晶体管103的第一端和第四传输晶体管104的第一端相连接，第一传输晶体管101的控制端和第三传输晶体管103的控制端相连接，第二传输晶体管102的控制端和第四传输晶体管104的控制端相连接；第一下拉晶体管201的第一端和第二下拉晶体管202的第一端相连接；第一上拉晶体管301的第一端和第二上拉晶体管302的第一端相连接；第一下拉晶体管201的控制端和第一上拉晶体管301的控制端相连接，第二下拉晶体管202的控制端和第二上拉晶体管302的控制端相连接；第一测试焊盘401与第一传输晶体管101的第一端和第二传输晶体管102的第一端均相连接；第二测试焊盘402与第三传输晶体管103的第一端、第四传输晶体管104的第一端、第一下拉晶体管201的第一端和第二下拉晶体管202的第一端均相连接；第三测试焊盘403与第一上拉晶体管301的第一端和第二上拉晶体管302的第一端均相连接；第一传输晶体管101、第二传输晶体管102、第三传输晶体管103与第四传输晶体管104的控制端之间、第一下拉晶体管201与第二下拉晶体管202的控制端之间以及第一上拉晶体管301与第二上拉晶体管302的控制端之间均设有层间介质层。
本实施例中的半导体测试结构均可以视为静态随机存储器（Static Random-Access Memory，SRAM）中的一部分，对于SRAM而言，通常通过上拉晶体管以及下拉晶体管组成反相器，而传输晶体管的作用是向反相器输入或输出信号。其中，各晶体管的第一端可以为各晶体管的源极或者漏极，例如，在实际应用中，第一传输晶体管101与第二传输晶体管102所共用的第一端是源极还是漏极可以根据各传输晶体管具体是需要向反相器输入还是输出信号而确定。
其中，各晶体管的控制端指各晶体管的栅极，例如，如图1所示，第一传输晶体管101的控制端和第三传输晶体管103的控制端相连接是指第一传输晶体管101和第三传输晶体管103共用同一多晶硅结构20，此多晶硅结构20与第一传输晶体管101所在的有源区10的重合部分作为第一传输晶体管101的控制端（即第一传输晶体管101的栅极），此多晶硅结构20与第三传输晶体管103所在的有源区10的重合部分作为第三传输晶体管103的控制端（即第三传输晶体管103的栅极）。
通过使各测试焊盘之间的电压保持不同，从而能够使各测试焊盘之间产生漏电流。并通过测试各焊盘之间的漏电流的大小，从而能够确认两个多晶硅结构20之间填充的层间介质层内是否存在空洞（void）。例如，如图1所示，通过对第一测试焊盘401施加测试电压，并将第二测试焊盘402接地，从而通过第一测试焊盘401以及第二测试焊盘402之间的漏电流大小能够确认区域A中填充的层间介质层是否存在void；通过对第二测试焊盘402施加测试电压，并将第三测试焊盘403接地，从而通过第二测试焊盘402以及第三测试焊盘403之间的漏电流大小能够确认区域B中填充的层间介质层是否存在void。从而无需对半导体结构进行切片，从而能够节约成本。
上述半导体测试结构，包括测试单元，测试单元包括：第一传输晶体管101、第二传输晶体管102、第三传输晶体管103、第四传输晶体管104、第一下拉晶体管201、第二下拉晶体管202、第一上拉晶体管301、第二上拉晶体管302、第一测试焊盘401、第二测试焊盘402及第三测试焊盘403；其中，第一传输晶体管101的第一端和第二传输晶体管102的第一端相连接，第三传输晶体管103的第一端和第四传输晶体管104的第一端相连接，第一传输晶体管101的控制端和第三传输晶体管103的控制端相连接，第二传输晶体管102的控制端和第四传输晶体管104的控制端相连接；第一下拉晶体管201的第一端和第二下拉晶体管202的第一端相连接；第一上拉晶体管301的第一端和第二上拉晶体管302的第一端相连接；第一下拉晶体管201的控制端和第一上拉晶体管301的控制端相连接，第二下拉晶体管202的控制端和第二上拉晶体管302的控制端相连接；第一测试焊盘401与第一传输晶体管101的第一端和第二传输晶体管102的第一端均相连接；第二测试焊盘402与第三传输晶体管103的第一端、第四传输晶体管104的第一端、第一下拉晶体管201的第一端和第二下拉晶体管202的第一端均相连接；第三测试焊盘403与第一上拉晶体管301的第一端和第二上拉晶体管302的第一端均相连接；第一传输晶体管101、第二传输晶体管102、第三传输晶体管103与第四传输晶体管104的控制端之间、第一下拉晶体管201与第二下拉晶体管202的控制端之间以及第一上拉晶体管301与第二上拉晶体管302的控制端之间均设有层间介质层。通过使各测试焊盘之间的电压保持不同，并通过测试各焊盘之间的漏电流的大小，从而能够确认两个多晶硅结构20之间填充的层间介质层内是否存在空洞，从而无需对半导体结构进行切片，从而能够节约成本。
可选的，可以通过将上述测得的漏电流与预设的电流阈值进行比较，从而确定对应的层间介质层内是否存在空洞，例如，若漏电流大于预设的电流阈值，则说明存在空洞；若漏电流小于预设的电流阈值，则说明不存在空洞。其中，预设的电流阈值可以为0.5微安~5微安。当然，预设的电流阈值的大小还可以根据测试场景以及实际的制备工艺而确定，本实施例在此不做限制。
在一个实施例中，如图2所示，测试单元还包括：第一互连线501、第二互连线502及第三互连线503，第一互连线501一端与第一测试焊盘401相连接，另一端与第一传输晶体管101的第一端和第二传输晶体管102的第一端均相连接；第二互连线502一端与第二测试焊盘402相连接，另一端与第三传输晶体管103的第一端、第四传输晶体管104的第一端、第一下拉晶体管201的第一端和第二下拉晶体管202的第一端均相连接；第三互连线503一端与第三测试焊盘403相连接，另一端与第一上拉晶体管301的第一端和第二上拉晶体管302的第一端均相连接。
其中，各互连线的材料可以包括铜、金、钛、银、铝等金属，也可以包括由上述材料的金属组成的多层金属，还可以包括金属合金等等，本实施例在此不做限制。
在一个实施例中，如图3所示，测试单元还包括：第一导电插塞601、第二导电插塞602、第三导电插塞603及第四导电插塞604。其中，第一导电插塞601位于第一互连线501与第一传输晶体管101的第一端和第二传输晶体管102的第一端之间，一端与第一互连线501相连接，另一端与第一传输晶体管101的第一端和第二传输晶体管102的第一端相连接；第二导电插塞602位于第二互连线502与第三传输晶体管103的第一端和第四传输晶体管104的第一端之间，一端与第二互连线502相连接，另一端与第三传输晶体管103的第一端和第四传输晶体管104的第一端相连接；第三导电插塞603位于第二互连线502与第一下拉晶体管201的第一端和第二下拉晶体管202的第一端之间，一端与第二互连线502相连接，另一端与第一下拉晶体管201的第一端和第二下拉晶体管202的第一端均相连接；第四导电插塞604位于第三互连线503与第一上拉晶体管301的第一端和第二上拉晶体管302的第一端之间，一端与第三互连线503相连接，另一端与第一上拉晶体管301的第一端和第二上拉晶体管302的第一端均相连接。
在一个实施例中，层间介质层还位于第一互连线501与第一传输晶体管101的控制端和第二传输晶体管102的控制端之间，位于第二互连线502与第三传输晶体管103的控制端、第四传输晶体管104的控制端、第一下拉晶体管201的控制端及第二下拉晶体管202的控制端之间，以及位于第三互连线503与第一上拉晶体管301和第二上拉晶体管302之间。
在一个实施例中，第一互连线501、第二互连线502、第三互连线503、第一测试焊盘401、第二测试焊盘402及第三测试焊盘403位于同一层。
在一个实施例中，半导体测试结构还包括衬底，衬底内具有浅沟槽隔离结构，浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区10；第一传输晶体管101的第一端和第二端与第二传输晶体管102的第一端和第二端均位于同一有源区10内；第三传输晶体管103的第一端和第二端与第四传输晶体管104的第一端和第二端均位于同一有源区10内；第一下拉晶体管201的第一端和第二端与第二下拉晶体管202的第一端和第二端均位于同一有源区10内；第一上拉晶体管301的第一端和第二端与第二上拉晶体管302的第一端和第二端均位于同一有源区10内；第一传输晶体管101的控制端与第三传输晶体管103的控制端横跨两个相邻的有源区10；第二传输晶体管102的控制端与第四传输晶体管104的控制端横跨两个相邻的有源区10；第一下拉晶体管201的控制端与第一上拉晶体管301的控制端横跨两个相邻的有源区10；第二下拉晶体管202的控制端与第二上拉晶体管302的控制端横跨两个相邻的有源区10。
其中，各晶体管的第二端可以为各晶体管的源极或者漏极，各晶体管的第一端与第二端分别位于各晶体管的控制端的两侧的有源区10内。各晶体管的第一端与各晶体管的第二端所代表的源极以及漏极可以不一致（可以理解为当第一端为源极时，第二端为漏极；当第一端为漏极时，第二端为源极）。例如，如图1中，当第一传输晶体管101的第一端为源极时，第一传输晶体管101的第二端为漏极；当第一传输晶体管101的第一端为漏极时，第一传输晶体管101的第二端为源极。
另外，根据晶体管的不同，第一端和第二端所代表的源/漏极可以相同，也可以不同。例如，如图1所示，当第一传输晶体管101的第一端和第二传输晶体管102的第一端为源极时，此时第三传输晶体管103的第一端和第四传输晶体管104的第一端可以为源极，也可以为漏极；此时第一下拉晶体管201的第一端和第二下拉晶体管202的第一端可以为源极，也可以为漏极；此时第一上拉晶体管301的第一端与第二上拉晶体管302的第一端可以为源极，也可以为漏极。也就是说，各晶体管的第一端以及第二端具体是代表源极还是漏极可以根据实际的应用场景而确定，本实施例在此不做限制。
其中，衬底的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
在一个实施例中，如图4所示，一个测试单元中，第一传输晶体管101、第二传输晶体管102、第三传输晶体管103、第四传输晶体管104、第一下拉晶体管201、第二下拉晶体管202、第一上拉晶体管301及第二上拉晶体管302的数量均可以为多个。
可选的，如图4所示，测试单元还包括第四测试焊盘404、第五测试焊盘405以及第六测试焊盘406。各焊盘通过如图4所示的连接方式与各晶体管的第一端相连接，并利用上述同样的半导体测试方法对各焊盘之间施加不同的电压，从而能够对各个多晶硅结构20之间填充的层间介质层同时测试其漏电流，从而能够进一步地节约成本。
在一个实施例中，半导体测试结构可以包括多个测试单元。
本申请还提供了一种基于上述任一项实施例中的半导体测试结构的半导体测试方法，如图5所示，半导体测试方法包括如下步骤：
S101：执行第一测试步骤，包括：于第一测试焊盘401和第二测试焊盘402上分别施加不同的测试电压，基于第一测试焊盘401和第二测试焊盘402之间的漏电流，判断第一传输晶体管101和第三传输晶体管103的控制端与第二传输晶体管102和第四传输晶体管104的控制端之间的层间介质层内是否存在空洞。
其中，若执行第一测试步骤的过程中，测得的第一测试焊盘401和第二测试焊盘402之间的漏电流大于预设的电流阈值，则说明第一传输晶体管101和第三传输晶体管103的控制端与第二传输晶体管102和第四传输晶体管104的控制端之间的层间介质层内存在空洞；若第一测试焊盘401和第二测试焊盘402之间的漏电流小于预设的电流阈值，则说明第一传输晶体管101和第三传输晶体管103的控制端与第二传输晶体管102和第四传输晶体管104的控制端之间的层间介质层内不存在空洞。
S102：执行第二测试步骤，包括：于第二测试焊盘402和第三测试焊盘403上分别施加不同的测试电压，基于第二测试焊盘402和第三测试焊盘403之间的漏电流，判断第一下拉晶体管201和第一上拉晶体管301的控制端与第二下拉晶体管202和第二上拉晶体管302的控制端之间的层间介质层内是否存在空洞。
其中，若执行第二测试步骤的过程中，测得的第二测试焊盘402和第三测试焊盘403之间的漏电流大于预设的电流阈值，则说明第一下拉晶体管201和第一上拉晶体管301的控制端与第二下拉晶体管202和第二上拉晶体管302的控制端之间的层间介质层内存在空洞；若第二测试焊盘402和第三测试焊盘403之间的漏电流小于预设的电流阈值，则说明第一下拉晶体管201和第一上拉晶体管301的控制端与第二下拉晶体管202和第二上拉晶体管302的控制端之间的层间介质层内不存在空洞。
其中，预设的电流阈值可以为0.5微安~5微安。当然，预设的电流阈值的大小还可以根据测试场景以及实际的制备工艺而确定，本实施例在此不做限制。
本实施例中的半导体测试方法，通过执行第一测试步骤以及第二测试步骤，第一测试步骤包括：于第一测试焊盘401和第二测试焊盘402上分别施加不同的测试电压，基于第一测试焊盘401和第二测试焊盘402之间的漏电流，判断第一传输晶体管101和第三传输晶体管103的控制端与第二传输晶体管102和第四传输晶体管104的控制端之间的层间介质层内是否存在空洞；第二测试步骤包括：于第二测试焊盘402和第三测试焊盘403上分别施加不同的测试电压，基于第二测试焊盘402和第三测试焊盘403之间的漏电流，判断第一下拉晶体管201和第一上拉晶体管301的控制端与第二下拉晶体管202和第二上拉晶体管302的控制端之间的层间介质层内是否存在空洞。从而无需对半导体结构进行切片，从而能够节约成本。
在一个实施例中，在执行第一测试步骤时，于第一测试焊盘401上施加第一测试电压，且将第二测试焊盘402接地；在执行第二测试步骤时，于第二测试焊盘402上施加第二测试电压，且将第三测试焊盘403接地。
其中，各测试电压的大小可以根据测试场景以及实际的制备工艺而确定，本实施例在此不做限制。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体测试结构，其特征在于，包括：测试单元，所述测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，
所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接，所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接，所述第一传输晶体管的控制端和所述第三传输晶体管的控制端相连接，所述第二传输晶体管的控制端和所述第四传输晶体管的控制端相连接；
所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端相连接；所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端相连接；所述第一下拉晶体管的控制端和所述第一上拉晶体管的控制端相连接，所述第二下拉晶体管的控制端和所述第二上拉晶体管的控制端相连接；
所述第一测试焊盘与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；所述第二测试焊盘与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；所述第三测试焊盘与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接；
所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管与所述第四传输晶体管的控制端之间、所述第一下拉晶体管与所述第二下拉晶体管的控制端之间以及所述第一上拉晶体管与所述第二上拉晶体管的控制端之间均设有层间介质层。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述测试单元还包括：
第一互连线，所述第一互连线一端与所述第一测试焊盘相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；
第二互连线，所述第二互连线一端与所述第二测试焊盘相连接，另一端与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；
第三互连线，所述第三互连线一端与所述第三测试焊盘相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。
3.根据权利要求2所述的半导体测试结构，其特征在于，所述测试单元还包括：
第一导电插塞，位于所述第一互连线与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端之间，一端与所述第一互连线相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接；
第二导电插塞，位于所述第二互连线与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接；
第三导电插塞，位于所述第二互连线与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；
第四导电插塞，位于所述第三互连线与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端之间，一端与所述第三互连线相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。
4.根据权利要求2所述的半导体测试结构，其特征在于，所述层间介质层还位于所述第一互连线与所述第一传输晶体管的控制端和所述第二传输晶体管的控制端之间，位于所述第二互连线与所述第三传输晶体管的控制端、所述第四传输晶体管的控制端、所述第一下拉晶体管的控制端及所述第二下拉晶体管的控制端之间，以及位于所述第三互连线与所述第一上拉晶体管和所述第二上拉晶体管之间。
5.根据权利要求2所述的半导体测试结构，其特征在于，所述第一互连线、所述第二互连线、所述第三互连线、所述第一测试焊盘、所述第二测试焊盘及所述第三测试焊盘位于同一层。
6.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：
衬底，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；
所述第一传输晶体管的第一端和第二端与所述第二传输晶体管的第一端和第二端均位于同一所述有源区内；所述第三传输晶体管的第一端和第二端与所述第四传输晶体管的第一端和第二端均位于同一所述有源区内；所述第一下拉晶体管的第一端和第二端与所述第二下拉晶体管的第一端和第二端均位于同一所述有源区内；所述第一上拉晶体管的第一端和第二端与所述第二上拉晶体管的第一端和第二端均位于同一所述有源区内；
所述第一传输晶体管的控制端与所述第三传输晶体管的控制端横跨两个相邻的所述有源区；所述第二传输晶体管的控制端与所述第四传输晶体管的控制端横跨两个相邻的所述有源区；所述第一下拉晶体管的控制端与所述第一上拉晶体管的控制端横跨两个相邻的所述有源区；所述第二下拉晶体管的控制端与所述第二上拉晶体管的控制端横跨两个相邻的所述有源区。
7.根据权利要求1至6中任一项所述的半导体测试结构，其特征在于，一个所述测试单元中，所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管、所述第四传输晶体管、所述第一下拉晶体管、所述第二下拉晶体管、所述第一上拉晶体管及所述第二上拉晶体管的数量均为多个。
8.根据权利要求7所述的半导体测试结构，其特征在于，所述半导体测试结构包括多个所述测试单元。
9.一种基于权利要求1至8中任一项所述的半导体测试结构的半导体测试方法，其特征在于，所述半导体测试方法包括：
执行第一测试步骤，包括：于所述第一测试焊盘和所述第二测试焊盘上分别施加不同的测试电压，基于所述第一测试焊盘和所述第二测试焊盘之间的漏电流，判断所述第一传输晶体管和所述第三传输晶体管的控制端与所述第二传输晶体管和所述第四传输晶体管的控制端之间的层间介质层内是否存在空洞；
执行第二测试步骤，包括：于所述第二测试焊盘和所述第三测试焊盘上分别施加不同的测试电压，基于所述第二测试焊盘和所述第三测试焊盘之间的漏电流，判断所述第一下拉晶体管和所述第一上拉晶体管的控制端与所述第二下拉晶体管和所述第二上拉晶体管的控制端之间的层间介质层内是否存在空洞。
10.根据权利要求9所述的半导体测试方法，其特征在于，执行所述第一测试步骤时，于所述第一测试焊盘上施加第一测试电压，且将所述第二测试焊盘接地；执行所述第二测试步骤时，于所述第二测试焊盘上施加第二测试电压，且将所述第三测试焊盘接地。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204067350U (zh) * 2014-08-29 2014-12-31 中芯国际集成电路制造(北京)有限公司 一种等离子诱导损伤的测试结构
TW201725692A (zh) * 2016-01-12 2017-07-16 聯華電子股份有限公司 測試鍵結構
CN113410152A (zh) * 2021-06-02 2021-09-17 长江存储科技有限责任公司 3d nand存储器的空洞检测方法
CN113410153A (zh) * 2021-06-02 2021-09-17 长江存储科技有限责任公司 3d nand存储器的空洞检测方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI269041B (en) * 2004-03-09 2006-12-21 Nanya Technology Corp A test key for detecting leakage current between deep trench capacitors
KR101318946B1 (ko) * 2007-08-09 2013-10-17 삼성전자주식회사 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
KR101400328B1 (ko) * 2008-07-17 2014-05-26 삼성전자주식회사 테스트 장치 및 반도체 집적 회로 장치
US8969104B2 (en) * 2012-06-05 2015-03-03 International Business Machines Corporation Circuit technique to electrically characterize block mask shifts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204067350U (zh) * 2014-08-29 2014-12-31 中芯国际集成电路制造(北京)有限公司 一种等离子诱导损伤的测试结构
TW201725692A (zh) * 2016-01-12 2017-07-16 聯華電子股份有限公司 測試鍵結構
CN113410152A (zh) * 2021-06-02 2021-09-17 长江存储科技有限责任公司 3d nand存储器的空洞检测方法
CN113410153A (zh) * 2021-06-02 2021-09-17 长江存储科技有限责任公司 3d nand存储器的空洞检测方法

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