CN101281898A - 栅介质层完整性的测试结构、其形成方法及其测试方法 - Google Patents

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Abstract

一种栅介质层完整性的测试结构的形成方法，包括：在半导体衬底中形成隔离槽作为有源区隔离；在半导体衬底上依次形成介质层、多晶硅层及电极层；蚀刻介质层、多晶硅层及电极层依次形成栅介质层、栅多晶硅层及栅极电极层。相应地，本发明提供一种栅介质层完整性的测试结构以及测试方法。本发明通过两层掩模版形成了栅介质层完整性的测试结构。与现有采用四层掩模板形成的栅介质层完整性的测试结构的电学测试结果误差不大，可相比拟，同时本发明的栅介质层完整性的测试结构的电学测试结果重复性好。节约了工艺成本，缩短了工艺循环周期，降低了工艺风险。

Description

栅介质层完整性的测试结构、其形成方法及其测试方法
技术领域
本发明涉及半导体技术领域，特别涉及栅介质层完整性的测试结构、其形成方法及其测试方法。
背景技术
由于栅介质层在集成电路(IC)中起着重要作用，因此在集成电路制造业中栅介质层完整性(GOI)的控制非常重要。目前专利中对于如何制备栅介质层有很多报道，比如申请号为200510129150及申请号为200510081046的中国专利申请给出了如何制备栅介质层的工艺，但是没有公开采用如何测试栅介质层的完整性。所述栅介质层的完整性包括栅介质层的绝缘性和栅介质层的晶体质量等指标。在现有技术中，因产品流片周期较长(一般为45天以上)，如果栅介质有缺陷将造成很大的影响。因此现有技术中一般在流片生产线上使用专用测试晶片形成栅介质层的完整性的测试结构，用以监控生产线上栅介质层的完整性。
现有技术中，栅介质层的完整性的测试制结构一般通过四块掩模版制成，下面参照附图1A至1D加以说明。参照1A，在半导体衬底11上形成第一p阱12a、第二p阱12b以及隔离槽13。工艺为，在半导体衬底11上形成第一光刻胶层，以第一掩模版为掩模，对第一光刻胶层进行曝光，显影，去除第一p阱12a、第二p阱12b及隔离槽13区域的第一光刻胶层，然后分别通过离子注入和热氧化形成第一p阱12a和第二p阱12b以及隔离槽13。
接着参照附图1B，在半导体衬底11的第一p阱12a上形成栅介质层14、栅多晶硅层及栅电极层16，所述栅电极层16为硅化钨。工艺为，在半导体衬底11上整个区域形成介质层、多晶硅层及电极层，所述栅电极层为硅化钨；在电极层上形成第二光刻胶层；以第二掩模版为掩模，对第二光刻胶层进行曝光；显影；去除第一p阱12a、第二p阱12b及隔离槽13区域以外的介质层、多晶硅层及电极层形成栅介质层14、栅多晶硅层15及栅电极层16。
参照附图1C，在半导体衬底11上形成第一层间介质层17以及在第一层间介质层17中对着栅电极层16中心位置形成第一开口17a、在对着第二p阱12b中心位置形成第二开口17b，形成第一开口17a和第二开口17b工艺为，在第一层间介质层17上形成第三光刻胶层；以第三掩模板为掩模，对第三光刻胶层曝光；显影；蚀刻第一层间介质层17，形成第一开口17a和第二开口17b。然后在第一开口17a和第二开口17b中填充入导电层。
参照附图1D，在第一层间介质层17以及第一开口17a和第二开口17b上形成第一金属层，在第一金属层上形成第四光刻胶层；以第四掩模版为掩模，对第四光刻胶层曝光；显影；在对着第一开口17a和第二开口17b中的导电层位置各自形成第一金属垫层18a和第二金属垫层18b。所述第一金属垫层18a与栅电极层16相电连接，所述第二金属垫层18b与第二p阱17b相电连接。
最终完成用于控制栅介质层完整性的测试结构，然后在第一金属垫层18a上加栅电压Vg，所述栅电压Vg为负电压，第二金属垫层18b上接地电势，进行测试，获得的栅介质层的击穿电压的测试值，将测试值与参考值进行比较，当测试值大于参考值时表明栅介质层的完整性符合要求，当测试值小于参考值时表明栅介质层的完整性不符合要求。制备上述栅介质层完整性的测试结构的循环周期较长，一般需要大于两周时间，由于循环时间较长，相应的风险提高，例如，当发现栅介质层有缺陷时，工艺线上已经有许多晶片形成了栅介质层，这些产品相应的也会受到影响。同时，由于在制备栅介质层完整性的测试结构需要经过许多生长、光刻、刻蚀等工艺，增加了工艺成本。
发明内容
本发明解决的问题是现有技术中形成栅介质层完整性的测试结构周期较长，工艺成本较高和工艺风险较大。
为解决上述问题，本发明提供一种栅介质层完整性的测试结构，包括：形成于半导体衬底中的隔离槽；依次位于半导体衬底上的栅介质层、栅多晶硅层及栅极电极层。
所述栅介质层为氧化硅，所述氧化硅采用热氧化方式形成。
所述热氧化为在含氧气氛中，在800至1000℃下，退火10至30分钟，形成的栅介质层厚度范围为1.5至20nm。
所述栅多晶硅层厚度范围为80至300nm。
所述栅极电极层为硅化钨。
相应地，本发明提供一种栅介质层完整性的测试结构的形成方法，包括：在半导体衬底中形成隔离槽作为有源区隔离；在半导体衬底上依次形成介质层、多晶硅层及电极层；依次蚀刻介质层、多晶硅层及电极层，形成栅介质层、栅多晶硅层及栅极电极层。
所述栅介质层为氧化硅，所述氧化硅采用热氧化方式形成。
所述热氧化为在含氧气氛中，在800至1000℃下，退火10至30分钟，形成的栅介质层厚度范围为1.5至20nm。
所述栅多晶硅层厚度范围为80至300nm。
所述栅极电极层为硅化钨。
相应地，本发明还提供一种采用上述的栅介质层完整性的测试结构的测试方法，包括：将栅极电极层接负电压，所述负电压为0至-30V；将半导体衬底接地；当测试电流达到1μA，获得击穿电压的测试值；将击穿电压的测试值与参考值进行比较，如果击穿电压的测试值大于或者等于参考值，表示栅介质层完整性符合要求；如果击穿电压的测试值小于参考值，表示栅介质层完整性不符合要求。
所述栅介质层为二氧化硅，所述栅介质层厚度为
Figure A20071003925200071
所述栅介质层的击穿电压的参考值为7.5V。
与现有技术相比，本发明具有以下优点：本发明通过两层掩模版形成了栅介质层完整性的测试结构，与现有采用四层掩模板形成的栅介质层完整性的测试结构的电学测试结果误差不大，可相比拟，同时本发明的栅介质层完整性的测试结构的电学测试结果重复性好。
本发明通过两层掩模版形成了栅介质层完整性的测试结构，节约了工艺成本，缩短了工艺循环周期，降低了工艺风险。
附图说明
图1A至图1D是现有技术形成栅介质层完整性的测试结构示意图。
图2A至图2D是本发明的形成栅介质层完整性的测试结构示意图。
图3是本发明的及现有技术的栅介质层完整性的测试结构的栅介质层击穿电压测试结果。
图4是不同半导体衬底上采用本发明的栅介质层完整性的测试结构的击穿电压分布。
具体实施方式
本发明的实质是提供一种栅介质层完整性的测试结构及其形成方法，本发明通过在半导体衬底上分别形成隔离槽、栅介质层、栅极电极层构成本发明的栅介质层完整性的测试结构。通过探针在栅极电极上加负栅电压，把半导体衬底接地，进行电学测试，由于探针与栅极电极的接触电阻较小，电学测试结果与现有技术的栅介质层完整性的测试结构的测试结果可相比拟，同时测试结果重复性好，表明采用本发明的栅介质层完整性的测试结构测试结果可靠，能够准确反应栅介质层的完整性。
以下通过依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。
首先，本发明提供一种栅介质层完整性的测试结构的形成方法，包括：在半导体衬底中形成隔离槽作为有源区隔离；在半导体衬底上依次形成介质层、多晶硅层以及电极层；分别蚀刻电极层、多晶硅层以及介质层，形成栅介质层、栅多晶硅层及栅极电极层，构成栅介质完整性测试结构。
参照图2A，在半导体衬底21上形成隔离槽22，所述隔离槽22可以为局域氧化隔离(LOCOS)也可以为浅沟槽隔离，作为本发明的一个实施方式，采用局域氧化隔离作为本发明的隔离槽22。形成本发明的隔离槽22工艺为：在半导体衬底21上形成第一光刻胶层26；采用现有光刻技术，以第一掩模版为掩模，所述第一掩模版定义出隔离槽22所在区域，对第一光刻胶层26进行曝光；显影，去除隔离槽22所在区域的光刻胶；采用热氧化方法形成隔离槽22。
参照图2B，在半导体衬底21上依次形成介质层23、多晶硅层24及电极层25。
所述介质层23作为MOS晶体管的栅介质层，可以为氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆等。形成所述介质层23为本技术领域人员公知技术，作为本发明的一个实施方式，所述介质层23为氧化硅，采用热氧化方法形成氧化硅，所述热氧化为在含氧气氛中，在800至1000℃下，退火10至30分钟时间，最终形成的栅介质层厚度范围为1.5至20nm。
形成多晶硅层24为本技术领域人员公知技术，作为本发明的一个实施方式，采用化学汽相沉积装置制备多晶硅层24，形成的多晶硅层24的厚度范围为80至300nm。
所述电极层25为难熔金属入的硅化物层，所述难熔金属为金属钨、钽、钼等。由于多晶硅与金属的接触电阻较大，采用难熔金属硅化物层作为栅极即多晶硅层上与金属之间的缓冲层，减小了栅极的接触电阻。
形成电极层25为本领域技术人员公知技术，作为本发明的一个实施方式，所述电极层25为硅化钨，采用自对准工艺形成硅化钨。首先在多晶硅层24上淀积硅化钨层，所述硅化钨为采用物理气相沉积(PVD)装置，以硅化钨作为靶，真空腔内气压范围为900至1600Pa，真空腔内气氛为Ar，半导体衬底21的温度为150至250℃，功率为1400至1600W，形成的硅化钨层。
然后，对硅化钨进行退火，退火工艺中，硅化钨与多晶硅发生固化反应，形成欧姆接触。所述硅化钨层的厚度范围为800至
Figure A20071003925200091
参照图2C，在电极层25上形成第二光刻胶层27；以第二掩模板为掩模，定义出栅极电极图形，采用现有光刻技术，对第二光刻胶层27进行曝光；显影；去除栅极电极图形以外光刻胶。
参照图2D，以第二光刻胶层27为掩模，蚀刻电极层25，然后继续蚀刻多晶硅层24及介质层23，形成实际或者正式工艺中采用的栅极结构，包括栅介质层23a、栅多晶硅层24a及栅极电极层25a。
基于上述工艺实施后，形成本发明的栅介质层完整性的测试结构，包括：形成于半导体衬底中的隔离槽22；依次位于半导体衬底上的栅介质层23a、栅多晶硅层24a及栅极电极层25a。
本发明提供一种采用上述栅介质层完整性的测试结构的测试方法，包括：将栅极电极层接负电压，所述负电压为0至-30V；将半导体衬底接地；当测试电流达到1μA，获得击穿电压的测试值；将击穿电压的测试值与参考值进行比较，如果击穿电压的测试值大于或者等于参考值，表示栅介质层完整性符合要求；如果击穿电压的测试值小于参考值，表示栅介质层完整性不符合要求。
继续参考图2D，在栅极电极层25a上加栅电压Vg，所述栅电压Vg为负电压，大小为0至-30V，衬底电压Vb接地，通过测量栅极上的电流大小来对栅介质层23的完整性进行表征。所述栅介质层23a的完整性包括栅介质层23a的晶体质量和栅介质层23a中的针孔等缺陷。业界对栅介质层23a的击穿通用的标准为，当栅极上的电流增大到1.0μA时，栅介质层23a的电压为击穿电压。
作为本发明的一个实施方式，所述栅介质层23a为二氧化硅，所述栅介质层23a的厚度为
Figure A20071003925200101
所述栅介质层的击穿电压的参考值为7.5V。采用本发明的栅介质层完整性的测试结构以及现有技术的栅介质层完整性的测试结构分别进行了测试。测试结果如图3所示，图中的曲线A为本发明的测试结果，曲线B为现有技术的栅介质层完整性的测试结构的击穿电压测试结果。由图可知，采用本发明的栅介质层完整性的测试结构的击穿电压为为-8.36V，大于参考电压的7.5V，表明栅介质层23a的完整性符合要求。同时，采用现有技术的栅介质层完整性的测试结构的击穿电压为-8.38V，这两个数值误差较小可相比拟。说明本发明的栅介质层完整性的测试结构能够如实反映实际栅介质层的完整性。
作为本发明的另一个实施方式，所述栅介质层23a为二氧化硅，所述栅介质层23a的厚度为
Figure A20071003925200102
所述栅介质层的击穿电压的参考值为7.5V。在不同的晶片上采用本发明的栅介质层完整性的测试结构进行了测试，结果如图4给出的击穿电压结果分布。可以看出，栅介质层的击穿电压围绕-8.4V稍微上下波动，表明本发明的栅介质层完整性的测试结构的重复性好，结果可靠。这里值得一提的是，在测试栅介质层的击穿电压中，由于测试探针与栅极电极直接接触，其接触电阻比在栅极电极上再形成金属层的接触电阻稍大，但是对测试结果并未造成很大影响。本发明的栅介质层完整性的测试结构采用两层掩模版形成，比现有技术中的采用四层掩模版降低了工艺成本、缩短了工艺循环时间，现有技术需要两周以上完成，而本发明的测试结构仅需要4天就可以完成，降低了工艺风险。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1. 一种栅介质层完整性的测试结构，其特征在于，包括：形成于半导体衬底中的隔离槽；依次位于半导体衬底上的栅介质层、栅多晶硅层及栅极电极层。
2. 根据权利要求1所述的栅介质层完整性的测试结构，其特征在于：所述栅介质层为氧化硅，所述氧化硅采用热氧化方式形成。
3. 根据权利要求2所述的栅介质层完整性的测试结构，其特征在于：所述热氧化为在含氧气氛中，在800至1000℃下，退火10至30分钟，形成的栅介质层厚度范围为1.5至20nm。
4. 根据权利要求1所述的栅介质层完整性的测试结构，其特征在于：所述栅多晶硅层厚度范围为80至300nm。
5. 根据权利要求1所述的栅介质层完整性的测试结构，其特征在于：所述栅极电极层为硅化钨。
6. 一种栅介质层完整性的测试结构的形成方法，其特征在于，包括：在半导体衬底中形成隔离槽作为有源区隔离；在半导体衬底上依次形成介质层、多晶硅层及电极层；依次蚀刻介质层、多晶硅层及电极层，形成栅介质层、栅多晶硅层及栅极电极层。
7. 根据权利要求6所述的栅介质层完整性的测试结构的形成方法，其特征在于：所述栅介质层为氧化硅，所述氧化硅采用热氧化方式形成。
8. 根据权利要求7所述的栅介质层完整性的测试结构的形成方法，其特征在于：所述热氧化为在含氧气氛中，在800至1000℃下，退火10至30分钟，形成的栅介质层厚度范围为1.5至20nm。
9. 根据权利要求6所述的栅介质层完整性的测试结构的形成方法，其特征在于：所述栅多晶硅层厚度范围为80至300nm。
10. 根据权利要求6所述的栅介质层完整性的测试结构的形成方法，其特征在于：所述栅极电极层为硅化钨。
11. 一种采用权利要求1所述的栅介质层完整性的测试结构的测试方法，其特征在于，包括：
将栅极电极层接负电压，所述负电压为0至-30V；
将半导体衬底接地；
当测试电流达到1μA，获得击穿电压的测试值；
将击穿电压的测试值与参考值进行比较，如果击穿电压的测试值大于或者等于参考值，表示栅介质层完整性符合要求；如果击穿电压的测试值小于参考值，表示栅介质层完整性不符合要求。
12. 根据权利要求11所述的测试方法，其特征在于：所述栅介质层为二氧化硅，所述栅介质层厚度为
Figure A2007100392520003C1
所述栅介质层的击穿电压的参考值为7.5V。
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