CN203026497U - 漏电测试结构 - Google Patents
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Abstract
本实用新型提出一种漏电测试结构，用于晶圆可接受性测试，所述漏电测试结构的多晶硅区内多晶硅的密度不同，一方面，能够更加真实的反映出元器件的多晶硅密度不同的情况；另一方面，由多晶硅密度差异引起的金属线以及介质层平整度的差异也能够被真实模拟；多晶硅区与金属线区的漏电状况能被本实用新型提出的漏电测试结构所侦测。从而能够精确的反映出元器件的工艺过程和漏电情况。
Description
技术领域
本实用新型涉及半导体制造领域，尤其涉及一种漏电测试结构。
背景技术
半导体芯片的工艺制作中，利用批量处理技术在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路的迅速发展，半导体芯片集成度越来越高，集成在半导体芯片上的元器件的尺寸越来越小，因元器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。随着元器件的尺寸越来越小，元器件之间的距离也越来越小，当半导体制作工艺过程中出现任何异常（例如介质层厚度发生异常等）都将导致元器件之间出现短路或者漏电，那么半导体芯片上元器件之间的漏电便成为一项必须严格监测的项目。
现有技术中，通常在半导体芯片上形成测试区（Test Key），其形成条件与半导体芯片的元器件形成条件一致，后续可以通过对所述测试区漏电的检测来判断半导体芯片的元器件是否存在漏电。如图1所示，形成于测试区内的漏电测试结构包括：若干多晶硅10以及若干金属线20，所述多晶硅10和所述金属线20分别首尾电连接；所述多晶硅10与所述金属线20之间形成有介质层（图未示），使多晶硅10与金属线20保持电隔离状态。在测试时，只需在金属线20（或多晶硅10）处施加一电压，测量金属线20与多晶硅10之间是否存在漏电流即可。
现有技术中形成于测试区内的漏电测试结构形成的多晶硅10排列整齐，相邻的多晶硅10之间的间隙L1范围一般是0.07nm~4.5nm。然而，集成于半导体芯片上作为元器件的多晶硅由于作用不同（有些作为栅极，有些作为电阻等），多晶硅之间的间距也不尽相同。有些区域多晶硅排列稠密，有些区域则排列稀疏。后续形成金属线时，需要对整个半导体芯片进行化学机械研磨工艺处理，多晶硅排列不规则会导致形成于多晶硅上金属线与介质层被研磨的程度不同。多晶硅密度差异引起的金属线以及介质层被化学机械研磨平整度的差异，会造成不同区域多晶硅与金属线之间的漏电程度不同。现有技术中形成于测试区内的漏电测试结构便无法真实、精确的反映出元器件的漏电情况。
实用新型内容
本实用新型的目的在于提出一种漏电测试结构，以更加精确的反映出半导体芯片上元器件的漏电情况。
为了实现上述目的，本实用新型提出一种漏电测试结构，包括：多晶硅区，所述多晶硅区设有若干首尾相连的多晶硅，所述多晶硅区内多晶硅的排列密度不同；
金属线区，所述金属线区设有若干首尾相连的金属线；
介质层，形成于所述多晶硅区与所述金属线区之间。
进一步的，所述多晶硅区分为多晶硅稠密区和多晶硅稀疏区；所述多晶硅稠密区和多晶硅稀疏区均设有若干纵向排列的多晶硅以及连接相邻的纵向排列的多晶硅的横向排列的多晶硅；所述多晶硅稠密区内相邻的纵向排列的多晶硅之间的间隙小于所述多晶硅稀疏区内相邻的纵向排列的多晶硅之间的间隙。
进一步的，所述多晶硅稠密区内相邻的纵向排列的多晶硅之间的间隙范围是0.07μm~4.5μm。
进一步的，所述多晶硅稠密区内多晶硅的个数大于等于5。
进一步的，所述多晶硅稀疏区内相邻的纵向排列的多晶硅之间的间隙范围是0.35μm~22.5μm。
进一步的，所述多晶硅稀疏区内多晶硅的个数大于等于1。
进一步的，所述金属线的线宽大于等于0.05μm。
与现有技术相比，本实用新型的有益效果主要体现在：所述漏电测试结构的多晶硅区内多晶硅的密度不同，一方面，能够更加真实的反映出元器件的多晶硅密度不同的情况；另一方面，由多晶硅密度差异引起的金属线以及介质层平整度的差异也能够被真实模拟；多晶硅区与金属线区的漏电状况能被本实用新型提出的漏电测试结构所侦测。从而能够精确的反映出元器件的工艺过程和漏电情况。
附图说明
图1为现有技术中漏电测试结构的结构示意图；
图2为本发明一实施例中漏电测试结构的结构示意图。
具体实施方式
为了便于理解，下面结合具体实施例与附图来对本实用新型进行更加详细的描述。
请参考图2，本实施例提出一种漏电测试结构，包括：
多晶硅区，所述多晶硅区设有若干首尾相连的多晶硅100，所述多晶硅区内多晶硅100的排列密度不同；
金属线区，所述金属线区设有若干首尾相连的金属线200；
介质层（图未示），形成于所述多晶硅区与所述金属线区之间，使所述多晶硅区与所述金属线区保持电隔离。
其中，在形成金属线200时，需要对所述金属线200以及所述介质层进行化学机械研磨工艺处理，以形成平坦化的金属线区以及介质层。在本实施例中，所述漏电测试结构形成于同一个测试区，所述测试区形成所需的工艺步骤与半导体芯片上形成元器件所需的工艺步骤一致，从而能够通过检测所述测试区内的各项参数来判断半导体芯片上元器件性能的好坏。
在本实施例中，所述多晶硅区分为多晶硅稠密区300和多晶硅稀疏区400，所述多晶硅稠密区300和所述多晶硅稀疏区400内均设有若干多晶硅100，所述多晶硅100包括若干纵向排列的多晶硅和连接相邻的纵向排列的多晶硅的横向排列的多晶硅。
在本实施例中，同一个区域内相邻的纵向排列的多晶硅之间的间隙相等。如图2所示，所述多晶硅稠密区300内相邻的纵向排列的多晶硅之间的间隙L2小于所述多晶硅稀疏区400内相邻的纵向排列的多晶硅之间的间隙L3。所述多晶硅稠密区300内多晶硅100的总个数大于等于5，例如是6；所述多晶硅稠密300区内相邻的纵向排列的多晶硅之间的间隙L2范围是0.07μm~4.5μm，例如是2μm。所述多晶硅稀疏区内400内多晶硅100的总个数大于等于1，例如是3；所述多晶硅稀疏区400内相邻的纵向排列的多晶硅之间的间隙L3范围是0.35μm~22.5μm，例如是18μm。上述多晶硅稀疏区400设置于两个多晶硅稠密区300中间。
在本实施例中，所述金属线200的线宽大于等于0.05μm，例如是0.06μm；当金属线200的线宽越大，越容易检测到金属线200与多晶硅100之间是否出现漏电现象。
一般来说，多晶硅100和金属线200的个数越多，越容易检测到金属线200与多晶硅100之间是否出现漏电现象。然而，正如所背景技术提及，随着半导体芯片集成度越来越高，元器件的高密度越来越高，而半导体芯片的大小确定，这就限制了多晶硅100和金属线200的最大个数，所以多晶硅100的个数与所述金属线200的个数可以根据不同工艺和需求来进行具体的选择。
在本实施例中，所述多晶硅100连接一焊接垫（图未示），所述金属线200也连接一焊接垫（图未示），所述焊接垫便于后续检测时对所述多晶硅100或者所述金属线200外加电压和测量电流。
在检测过程中，首先通过所述焊接垫对所述金属线200添加一外接电压，接着通过所述焊接垫检测所述多晶硅100与所述金属线200之间是否存在电流，以此来判断所述多晶硅100与所述金属线200是否之间存在漏电现象，进而判断半导体芯片制作工艺在生产的过程中是否存在缺陷，是否需要进行改进和优化等。
以上仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属技术领域的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
Claims (7)
1.一种漏电测试结构，其特征在于，包括：
多晶硅区，所述多晶硅区设有若干首尾相连的多晶硅，所述多晶硅区内多晶硅的排列密度不同；
金属线区，所述金属线区设有若干首尾相连的金属线；
介质层，形成于所述多晶硅区与所述金属线区之间。
2.如权利要求1所述的漏电测试结构，其特征在于，所述多晶硅区分为多晶硅稠密区和多晶硅稀疏区；所述多晶硅稠密区和多晶硅稀疏区均设有若干纵向排列的多晶硅以及连接相邻的纵向排列的多晶硅的横向排列的多晶硅；所述多晶硅稠密区内相邻的纵向排列的多晶硅之间的间隙小于所述多晶硅稀疏区内相邻的纵向排列的多晶硅之间的间隙。
3.如权利要求2所述的漏电测试结构，其特征在于，所述多晶硅稠密区内相邻的纵向排列的多晶硅之间的间隙范围是0.07μm~4.5μm。
4.如权利要求3所述的漏电测试结构，其特征在于，所述多晶硅稠密区内多晶硅的个数大于等于5。
5.如权利要求2所述的漏电测试结构，其特征在于，所述多晶硅稀疏区内相邻的纵向排列的多晶硅之间的间隙范围是0.35μm~22.5μm。
6.如权利要求5所述的漏电测试结构，其特征在于，所述多晶硅稀疏区内多晶硅的个数大于等于1。
7.如权利要求1所述的漏电测试结构，其特征在于，所述金属线的线宽大于等于0.05μm。
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| CN104465620A (zh) * | 2014-04-22 | 2015-03-25 | 上海华力微电子有限公司 | 一种新的芯片测试结构 |
| CN104617004A (zh) * | 2013-11-01 | 2015-05-13 | 北大方正集团有限公司 | 一种监测金属间介质层的装置和方法 |
| CN112103202A (zh) * | 2020-11-10 | 2020-12-18 | 晶芯成(北京)科技有限公司 | 半导体测试结构及半导体钝化层的质量测试方法 |
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