CN106531720B - 漏电测试结构及晶圆结构 - Google Patents

Abstract

本发明涉及一种漏电测试结构，包括：半导体衬底；位于半导体衬底内的阱区和至少一个注入窗口，从所述注入窗口注入的离子的类型与所述形成阱区的类型一致，所述类型为P型或N型；位于所述阱区上方的依次层叠的导电层和绝缘层；嵌入在所述绝缘层中的至少两个接触孔；及位于绝缘层上方的测试层；所述测试层通过在接触孔中填充导电介质与所述导电层电连接。该漏电测试结构的工艺与管芯工艺相同，在制作管芯时，会同时形成该漏电测试结构。当管芯工艺存在缺陷时，会导致栅极存在空洞缺陷，该漏电测试结构也会形成同样的空洞。通过对形成的漏电测试结构测试其电流，就能够判断半导体管芯工艺是否存在缺陷。

Description

漏电测试结构及晶圆结构

技术领域

本发明涉及半导体制造领域，特别是涉及一种漏电测试结构及晶圆结构。

背景技术

随着集成电路技术的持续发展，半导体芯片上将集成更多器件，在半导体芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。为了提高器件的生产效率和成品率，在器件的开发和制造过程中一直进行监控和测试，一直到最终产品的完成。

在半导体芯片制造过程中沉积薄膜有可能形成多晶硅残余或缺陷(defect)，在进行刻蚀时，刻蚀会沿着缺陷过刻蚀，会导致不应被刻蚀掉的部分被刻蚀穿，致使导电层与半导体衬底接触。一般会在在晶片(wafer)固定位置设有漏电测试结构，起到监控在线工艺状态的作用，但在传统的检测技术中，当半导体栅极存在空洞缺陷，接触孔直接与半导体衬底接触时，不能检测出漏电现象，不能真实的反馈制造过程中的工艺异常现象。

发明内容

基于此，有必要针对半导体栅极存在空洞缺陷时不能真实地反馈制造过程中的漏电问题，提供一种漏电测试结构。

一种漏电测试结构，包括：

半导体衬底；

位于半导体衬底内的阱区和至少一个注入窗口，从所述注入窗口注入的离子的类型与所述形成阱区的类型一致，所述类型为P型或N型；

位于所述阱区上方的依次层叠的导电层和绝缘层；

嵌入在所述绝缘层中的至少两个接触孔；

及位于绝缘层上方的测试层；所述测试层通过在接触孔中填充导电介质与所述导电层电连接。

在其中一个实施例中，所述导电层包括多晶硅层。

在其中一个实施例中，所述导电层还包括位于多晶硅层上方的硅化钨层。

在其中一个实施例中，所述导电层为梳状结构，所述梳状结构包括第一梳状结构和第二梳状结构，所述第一梳状结构与第二梳状结构相对设置，且相互间隔交错。

在其中一个实施例中，所述至少两个接触孔分别嵌入在所述第一梳状结构和所述第二梳状结构边缘上方的绝缘层中。

在其中一个实施例中，所述接触孔内填充的介质为钨，用作测试导线。

在其中一个实施例中，所述测试层包括第一测试盘和第二测试盘，所述测试层为铝层，所述第一测试盘与电源连接，所述第二测试盘接地。

在其中一个实施例中，所述第一测试盘覆盖位于所述第一梳状结构上方的绝缘层中的接触孔；所述第二测试盘覆盖位于所述第二梳状结构上方的绝缘层中的接触孔。

在其中一个实施例中，半导体衬底为N型半导体或P型半导体中的一种。

此外还提供一种晶圆结构，包括管芯区域和划管芯区域之间的划片道，所述划片道内设有所述漏电测试结构。

上述漏电测试结构中，包括了位于半导体衬底内的阱区和至少一个注入窗口，从所述注入窗口注入的离子的类型与所述形成阱区的类型一致。若工艺出现异常，就会形成空洞缺陷，就是使得接触孔直接接触到衬底，即填充在接触孔内的导电介质钨就相当于导线，使得导电层、测试层与衬底相互导通，由于衬底中设有同类型掺杂的阱区，则在阱区内可实现电流导通，即可通过第一测试盘和第二测试盘测得漏电的电流值。该漏电测试结构的工艺与管芯工艺相同，在制作管芯时，会同时形成该漏电测试结构。当管芯工艺存在缺陷时，会导致栅极存在空洞缺陷，该漏电测试结构也会形成同样的空洞。通过对形成的漏电测试结构测试其电流，就能够判断半导体管芯工艺是否存在缺陷。

附图说明

图1为漏电测试结构俯视图；

图2为漏电测试结构A-A剖视图；

图3为漏电测试结构在晶圆中的布局图；

图4为漏电测试结构工艺异常剖视图；

图5为漏电测试结构工艺异常俯视图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

如图1的漏电测试结构俯视图所示，该漏电测试结构包括半导体衬底100。在本实施例中，半导体衬底100为P型半导体，在半导体中掺入受主杂质，就得到P型半导体。在另一实施例中，半导体衬底为N型半导体，在半导体中掺入施主杂质，就得到N型半导体。

该漏电测试结构包括依次层叠的半导体衬底100、导电层200、绝缘层300以及测试层400。其中导电层200形成于半导体衬底100的阱区110表面，导电层200被绝缘层300整体覆盖。测试层400通过在穿过绝缘层300的接触孔301内填充导电介质与导电层200形成电连接。

如图2的漏电测试结构俯视图中A-A的剖面图所示，结合图1和图2，半导体衬底100上刻蚀出至少一个用于对半导体衬底100进行离子注入的注入窗口101，注入窗口101的数量可根据实际需求来设定，注入窗口101一般为多个，既会加快注入速度，同时若其中一个注入窗口101没有完全打开时，还有其他注入窗口101来完成注入，就不会影响注入进度和阱区110的形成。

通过注入窗口101向半导体衬底100中注入离子，例如受主杂质硼离子或者铟离子，待充分注入即形成阱区110，则阱区110的类型为P阱，这样就形成P型掺杂的P型注入窗口-P阱-P型注入窗口的结构。

在另一实施例中，通过注入窗口101向半导体衬底100中注入离子，例如施主杂质砷离子或者锑离子，待充分注入即形成阱区110，阱区110的类型为N阱，这样就形成N型掺杂的N型的注入窗口-N阱-N型注入窗口的结构，该结构可用于漏电测试结构的导电沟槽。

如图1所示，导电层200采用梳状和梳状交错(Comb to comb structure)结构所述梳状和梳状交错结构包括第一梳状结构201和第二梳状结构202，所述第一梳状结构201与第二梳状结构202相对设置，且相互交错，但不接触。这样设计既方便监控漏电，又节省面积。所述测试结构可以包含多个这样的重复单元，本发明的图示仅仅是示例性的。

导电层200包括层叠的多晶硅层210和硅化钨层220。一般多晶硅层210的电阻率为(3000～5000)Ω·m，对于掺杂了导电介质钨后的硅化钨层220的电阻率一般为(4000～6000)Ω·m或者更高，当硅化钨层220位于多晶硅层210的上层，如图2所示放置时，多晶硅层210和硅化钨层220形成并联，其并联后的电阻小于其中任意一者的电阻，即可降低导电层200的整体电阻。

在导电层200的上方设有绝缘层300，在绝缘层300上继续刻蚀，形成至少两个接触孔301。如图1和图2所示，在本实施例中，所述接触孔301分别位于在绝缘层300的两侧，同时与第一梳状结构201和第二梳状结构202两侧边缘相对应。

在另一实施例中，接触孔301的位置可以嵌入在导电层200上方的绝缘层300中其他合适的位置。

接触孔301内填充的导电介质形成漏电测试结构的导线，导电介质可以为钨。对于工艺要求不高的结构也可以用铝来填充。而对于0.35微米以上的工艺用的填充介质为钨。

在绝缘层300的上方还设置有测试层400，所述测试层400包括第一测试盘410和第二测试盘420。所述第一测试盘410覆盖位于所述第一梳状结构201上方的绝缘层300中的接触孔301；所述第二测试盘420覆盖位于所述第二梳状202结构上方的绝缘层中300的接触孔301。

如图3所示的漏电测试结构在晶圆中的布局图，图中包括晶圆基底10，晶圆基底10上分布多个管芯区域20，各个管芯区域20之间还设有划片道12，本发明的漏电测试结构11则固定在管芯区域20之间的划片道12中，用于监测并反馈在线异常。该漏电测试结构的工艺与管芯工艺相同，在制作管芯时，会同时形成该漏电测试结构。

如图1所示，当工艺正常时，第一梳状结构201和第二梳状结构202是交错设置，并不接触，其导电层200的电阻值相当于无穷大，根据欧姆定律，测得的电流值为，即为10^-12A。

在进行刻蚀时，在多晶腐蚀后，后续的带氧热处理(例如多晶硅氧化)时，如图4所示，硅化钨(WSI)下的多晶硅层210内的Si原子被氧化消耗，即在硅化钨层220下形成空洞，使得多晶硅210上面硅化钨220也随着形成空洞缺陷，继而在接触孔腐蚀导致接触孔301直接腐蚀到阱区110，而填充在接触孔301内的导电介质钨就相当于导线，使得导电层200、测试层400与衬底100相互导通，由于衬底100中设有同类型掺杂的阱区110，在阱区110内可实现电流导通，即可通过第一测试盘410和第二测试盘420测得漏电的电流值。所测得的电流值一般为微安(μA)量级，从微安(μA)量级到皮安(pA)量级差10的6个数量级，所以该结构会敏感的反应工艺的异常。

该漏电测试结构除了可以测试上述提到的空洞缺陷的工艺异常，还可以测试多晶硅残余的工艺异常，如图5所示，第一测试盘410与接通5伏的电源，第二测试盘420接地，在工艺加工过程中，若在导电层200上有多晶硅残余203存在时，多晶硅残余203会使得第一梳状结构201和第二梳状结构202接触或不完全接触，即第一梳状结构201与第二梳状结构202导通形成回路，漏电电流增大。通过第一测试盘410和第二测试盘420就可以测得毫安(mA)或微安(μA)量级的电流值。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种漏电测试结构，包括：

半导体衬底；

位于半导体衬底内的阱区和至少一个注入窗口，从所述注入窗口注入的离子的类型与所述形成阱区的类型一致，所述类型为P型或N型，所述阱区是通过所述注入窗口向半导体衬底中注入所述离子形成；

位于所述阱区上方的依次层叠的导电层和绝缘层，所述导电层包括多晶硅层；

嵌入在所述绝缘层中的至少两个接触孔；

及位于绝缘层上方的测试层；所述测试层通过在接触孔中填充导电介质与所述导电层电连接。

2.根据权利要求1所述的漏电测试结构，其特征在于，所述导电层还包括位于多晶硅层上方的硅化钨层。

3.根据权利要求1所述的漏电测试结构，其特征在于，所述导电层为梳状结构，所述梳状结构包括第一梳状结构和第二梳状结构，所述第一梳状结构与第二梳状结构相对设置，且相互间隔交错。

4.根据权利要求3所述的漏电测试结构，其特征在于，所述至少两个接触孔分别嵌入在所述第一梳状结构和所述第二梳状结构边缘上方的绝缘层中。

5.根据权利要求1所述的漏电测试结构，其特征在于，所述接触孔内填充的介质为钨，用作测试导线。

6.根据权利要求3所述的漏电测试结构，其特征在于，所述测试层包括第一测试盘和第二测试盘，所述测试层为铝层，所述第一测试盘与电源连接，所述第二测试盘接地。

7.根据权利要求6所述的漏电测试结构，其特征在于，所述第一测试盘覆盖位于所述第一梳状结构上方的绝缘层中的接触孔；所述第二测试盘覆盖位于所述第二梳状结构上方的绝缘层中的接触孔。

8.根据权利要求1所述的漏电测试结构，其特征在于，半导体衬底为N型半导体或P型半导体中的一种。

9.一种晶圆结构，包括管芯区域和划管芯区域之间的划片道，其特征在于，所述划片道内设有如权利要求1～8任一项所述的漏电测试结构。