CN105551989A - 具有包含双向保护二极管的测试结构的集成电路 - Google Patents

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Abstract

本发明揭示具有包含双向保护二极管的测试结构的集成电路。在一项实施例中，集成电路包括用于在制造集成电路期间或之后测试集成电路功能的测试电路部分。测试电路部分包括第一、第二、和第三二极管结构以及电阻器结构。第一及第三二极管结构互相并联并与电阻器串联，并且电阻器及第一和第三二极管结构与第二二极管结构串联。第一及第三二极管结构组构成供电流依第一方向流动，并且第二二极管结构组构成供电流依与第一方向相反的第二方向流动。

Description

具有包含双向保护二极管的测试结构的集成电路
技术领域
本发明大致上涉及集成电路。特别是，本发明涉及具有含双向保护二极管的测试结构的集成电路。
背景技术
现今大多数集成电路都是通过使用称为金属氧化物半导体场效晶体管(MOSFET)或简称MOS晶体管的多个互连场效晶体管(FET)来实施。MOS晶体管包括作为控制电极的栅极电极、以及电流可流动于其间的隔开的源极与漏极。施加至栅极电极的控制电压控制流经介于源极与漏极区间的通道的电流。
在集成电路制造设施中，通常同时制造多种不同产品类型，例如不同设计与储存容量的记忆体芯片、不同设计与操作速率之类的CPU，其中不同产品类型的数目在用于制造ASIC(特定应用IC)的生产线中甚至可达到一百及更多个。由于不同产品类型的各个皆可能需要特定的制造方法流程，所以可能需要用于微影的不同掩膜组、各种制造方法工具(诸如沉积工具、蚀刻工具、布植工具、化学机械研磨(CMP)工具、度量衡工具之类)中的特定设定。所以，在制造环境中可能同时遭遇多种不同的工具参数设定及产品类型，从而也产生巨量的测量数据，原因在于测量数据典型为根据产品类型、制造方法流程特定细节及类似者而加以分类者。
用于控制诸如微影制造方法之类的生产制造方法的测量数据可通过专用结构获得，如果这些结构的对应区域消耗可与所考虑的电路布局的总体设计准则相容，便可置于半导体晶圆的晶粒区内。在其它例子中，测试结构通常可设置在实际晶粒区外侧的区域中，该区域也可称为晶圆的框体，该框体可在隔开个别晶粒区时用于切割晶圆。如本发明中所使用者，集成电路的用语“主动部分”是指晶粒中包括在集成电路的标准操作期间所用到的功能电路的那些部分，而“测试部分”是指包括前述测试结构并可包括例如框体的那些部分。在用于完成诸如CPU之类的半导体装置的复杂制造序列期间，由于大量的复杂制造程序，其相互相依性可能难以评定。因此可例如通过检验工具及类似者来产生巨量的测量数据，其通常可建立用于特定制造方法或序列的工厂目标，一般假设所述工厂目标可提供制造方法窗(processwindow)，用以获得所完成的装置的最终电性行为的所欲程度。也就是说，复杂的个别制造方法或有关序列可基于各别线内测量数据而被监测并控制，使得可在指定的制造方法裕度内维持对应的制造方法结果，该制造方法结果又可基于所考虑的产品的最终电性效能来测定。
所以，鉴于增强的总体制造方法控制以及基于最终电性效能而适当标定的各种制造方法，可基于专用测试结构产生电性测量数据，可在非常后期的制造阶段时结合金属化系统中形成的适当探针垫而于框体区中设置该专用测试结构。这些电性测试结构可包含诸如晶体管、导线、电容器之类适当的电路元件，该电性测试结构可适当地连接至探针垫，以便能以专用的测量策略评定测试结构中的各种电路元件的电性效能，该电性效能又可与实际晶粒区中的电路元件的效能有关。这些电性测量数据可包括导电结构的电阻值、晶体管的临限电压、晶体管的驱动电流能力、漏电流等等，其中这些电性特性可因涉及大量制造程序而受到影响。
为了确保专用测试结构准确地反映集成电路在主动部分中的装置的效能，用于制造主动部分中的装置及专用测试结构的设计规则通常都相同。一种此类所属领域众所周知的设计规则为用于防止“天线效应”的“天线规则”。举例而言，在新近的半导体制造方法配线步骤中，已使用各种等离子技术。代表性等离子技术包括配线层图案化时的干蚀刻、多层配线步骤中配线层绝缘薄膜的等离子TEOS薄膜沉积等等，举例而言，其将在下文中称为等离子步骤。在执行等离子蚀刻时，若扩散层未连接至金属配线，则金属配线中会累积等离子电荷，并且电流流入金属配线所连接的晶体管的栅极氧化物薄膜。由于栅极氧化物薄膜的薄膜品质改变、或热载子寿命衰减，故该电流可能会造成栅极氧化物薄膜损坏、晶体管特性改变。此类现象称为“天线效应”，并且天线效应所造成的损坏在下文中将称为“天线损坏”。
为了避免天线损坏，可根据各项设计规则采行防范措施，所述设计规则包括加入保护二极管结构。如所属领域已知，二极管仅允许电流流经一个方向。若设置保护二极管，则等离子电荷会经由保护二极管的扩散层脱逸，从而得以消除天线损坏的发生。
然而，在利用测试结构的特定测试程序期间，电性测试结构需要非标准性电性偏压条件。这在必须对NFET施加负栅极偏压或必须对PFET施加正栅极偏压的情况下特别会发生。再者，空乏装置或零Vt装置正常需要相反的栅极偏压。当需要相反的偏压条件时，在测试结构中包括保护二极管会导致测试问题。也就是说，目前使用的保护二极管不能够在非标准栅极偏压条件下操作。
因此，希望提供具有测试结构的改良型集成电路，其可在广泛的测试条件范围下操作，包括同时施加正及负偏压。另外，希望提供包括附有保护二极管的测试结构的集成电路，其在正及负偏压条件下都能够操作。再者，搭配附图及前述技术领域与背景技术，经由下文的实施方式及所附权利要求书，本发明的其它理想特征及特性将变得显而易见。
发明内容
揭示包括双向保护二极管结构的集成电路。在一项例示性具体实施例中，集成电路包括用于在制造集成电路期间或之后测试集成电路功能的测试电路部分。测试电路部分包括第一、第二、和第三二极管结构以及电阻器结构。第一及第三二极管结构互相并联并与电阻器串联，并且电阻器及第一和第三二极管结构与第二二极管结构串联。第一及第三二极管结构组构成供电流依第一方向流动，并且第二二极管结构组构成供电流依与第一方向相反的第二方向流动。
在另一例示性具体实施例中，集成电路包括主动电路部分以及测试电路部分，该主动电路部分含多个主动半导体装置，该测试电路部分与该主动电路部分隔开且含测试电路结构，该测试电路结构包括晶体管及双向保护二极管结构。双向保护二极管结构包括半导体衬底、以及位于该半导体衬底内具有第一导电类型的第一阱区、及相邻于该第一阱区并具有第二导电类型的第二阱区。双向保护二极管结构更包括第一隆起结构、第二隆起结构、以及第三隆起结构，该第一隆起结构布置于该第一阱区上方并相邻于该第一阱区且包括第一p-n接面二极管，该第二隆起结构布置于该第二阱区上方并相邻于该第二阱区且具有该第二导电类型，该第三隆起结构布置于该第二阱区上方并相邻于该第二阱区且包括第二p-n接面二极管。又再者，双向保护二极管结构包括第一导电连接线以及第二导电连接线，该第一导电连接线电性连接该第一隆起结构至该第二隆起结构，该第二导电连接线电性连接该第三隆起结构至该晶体管的栅极。
在又另一例示性具体实施例中，集成电路包括主动电路部分以及测试电路部分，该主动电路部分含多个主动半导体装置，该测试电路部分与该主动电路部分隔开并置于该集成电路的框体部分内，该测试电路部分包括测试电路结构，该测试电路结构包括p型或n型晶体管及双向保护二极管结构。双向保护二极管结构包括含p型半导体材料的半导体衬底，其中晶体管为n型晶体管或n型半导体材料，其中晶体管为p型晶体管，并且半导体衬底内包括p型阱区及相邻于p型阱区的n型阱区。双向保护二极管结构更包括布置于p型阱区上方并相邻于p型阱区且包括第一p-n接面二极管的第一隆起结构(其中第一p-n接面二极管的p型部分相邻于p型阱，并且第一p-n接面二极管的n型部分通过p型部分与p型阱实体隔开)、布置于n型阱上方并相邻于n型阱的第二隆起结构(第二隆起结构为完全n型并包括第一与第二部分，其中第二隆起结构的第一部分相邻于n型阱并具有小于第一隆起结构第二部分掺杂浓度的掺杂浓度，第二部分通过第二隆起结构的第一部分与n型阱实体隔开)、以及布置于n型阱区上方并相邻于n型阱区且包括第二p-n接面二极管的第三隆起结构(其中第二p-n接面二极管的n型部分相邻于n型阱，并且第二p-n接面二极管的p型部分通过n型部分与n型阱实体隔开)。双向保护二极管更包括电性连接该第一p-n接面二极管的该n型部分至该集成电路的第一金属化层的第一接触结构、电性连接该第二隆起结构的该第二部分至该第一金属化层的第二接触结构、以及电性连接该第二p-n接面二极管的该p型部分至该第一金属化层的第三接触结构。又再者，双向保护二极管包括该第一金属化层中电性连接该第一接触结构至该第二接触结构的第一导电连接线、以及该第一金属化层中电性连接该第三接触结构至该晶体管的栅极的第二导电连接线。
附图说明
在下文中，将搭配下列图式描述本发明，其中相同的元件符号表示相似的元件，并且其中：
图1根据本发明的各项具体实施例，提供双向保护二极管叠加电路图的截面图；
图2A及2B分别提供例示性n型场效晶体管功能背景中所应用的图1双向保护二极管的截面图及俯视图；以及
图3提供例示性三重阱半导体衬底背景中所应用的图1双向保护二极管叠加电路图的截面图。
附图标记说明：
100双向保护二极管
101半导体衬底
102p型阱区
103n型阱区
104第一隆起结构
105第二隆起结构
106第三隆起结构
110p型部分
111n型部分
112第一部分
113第二部分
114n型部分
115p型部分
121接触结构
122第一导电连接线
123接触结构
124接触结构
125第二导电连接线
130ILD层
140第二阱
141第一阱
142部分
143部分
144部分
145部分
146导线
150三重阱结构
200双向保护二极管
300双向保护二极管。
具体实施方式
以下详细描述本质仅属于说明性且未意味着限制专利标的的具体实施例或此类具体实施例的应用及用途。再者，用意不在于受到前述技术领域、背景技术、发明内容或以下实施方式中所示任何明显或隐喻理论所约束。
本发明的具体实施例大致上针对包括双向保护二极管结构的集成电路。为了简洁起见，与集成电路装置制造有关的现有技术可能不会在本文详述。此外，本文所述的各项工作及制造方法步骤都可并入更全面性的程序或制造方法，这些程序或制造方法具有本文中未详述的附加步骤或功能。特别的是，制造以半导体为基础的晶体管的各项步骤为众所周知，所以，为了简洁起见，许多现有步骤在本文中将仅简述或将全部省略而不提供众所周知的制造方法细节。
如本文所使用，将了解的是，元件或层若称为在另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，则可直接位于该另一元件或层上、连接至或耦接至该另一元件或层，或可存在中介元件或层件。再者，诸如“下方”、“下面”、“下”、“上面”、“上”及类似者等空间相对用语在本文中为了便于描述，可用于描述一元件或特征对于如图中所示另一(多)个元件或特征的关系。将了解的是，空间相对用语意味着含括图中所示定向以外，装置在使用或操作时另外的不同定向。举例而言，图中的装置若翻转，描述为在其它元件或特征“下面”或“下方”的元件接着会定向在该其它元件或特征“上面”。因此，例示性用语“下面”可含括上面及下面两者的定向。装置可按另一种方式定向(旋转90度或采其它定向)，并且本文中使用的空间相对描述符从而可照样加以诠释。
图1根据本发明的各项具体实施例，提供双向保护二极管100的叠加电路图的截面图。如上面一开始所述，现代集成电路可制造成在晶粒上具有所谓的“主动部分”以及在框体上与该主动部分隔开的“测试部分”，该主动部分包括集成电路操作所需的所有半导体电路装置，该测试部分包括在制造集成电路期间或之后为了测试此类装置的良率及功能的主动部分的特定装置后被模型化的电路功能。图1中所示的双向保护二极管100应该理解为被设置成与集成电路的测试部分有关联，并且可用于抵挡上述制造集成电路期间的“天线效应”。
在一具体实施例中，双向保护二极管100被设置成与同样在测试部分内(未图示)的晶体管结构电性连接。有利的是，本发明目前揭示的双向保护二极管能够利用n型或p型晶体管操作，因此，测试电路可为任何MOS装置，例如：NMOS装置、PMOS装置、或CMOS装置。虽然用语“MOS装置”适当地是指具有金属栅极电极及氧化物栅极绝缘体的装置，但该用语在全文中将用于意指包括导电栅极电极(金属或其它导电材料都可以)的任何半导体装置，该导电栅极电极置于栅极绝缘体(氧化物或其它绝缘体都可以)上方，进而置于半导体衬底上方。为了例示性说明的目的，图2中说明n型晶体管背景中双向保护二极管的实施，下面有更详细的描述。
在一具体实施例中，双向保护二极管结构100包括由半导体材料制成的半导体衬底101。对于n型晶体管而言，半导体衬底101包括p型掺杂，而对于p型晶体管而言，半导体衬底101包括n型掺杂。半导体材料较佳为如半导体产业中常用的硅材料，例如较纯硅以及与诸如锗、碳之类的其它元素搀和的硅。或者，半导体材料可为锗、砷化镓、或类似者。半导体材料可作为主体半导体衬底或在硅绝缘体(SOI)衬底上提供，该硅绝缘体(SOI)衬底包括支撑衬底、该支撑衬底上的绝缘体层、以及该绝缘体层上的一层硅材料。
p型阱区102及相邻于p型阱区102的n型阱区103都布置于半导体衬底101内。在一具体实施例中，为了要形成阱区102、103，在衬底上方形成阻隔掩膜以保护其它区域免于接收用于阱形成的各种植入物。阻隔掩膜可包括禁止离子在后续布植程序期间穿进阻隔区的现有的掩膜材料。阱区102、103是用高能量布植制造方法形成，其中布植能量通常为约200keV或更大能量(例如：自约200keV至约1000keV)，并且掺质的剂量为约1013cm-2或更大剂量(例如：自约1013cm2至约1011cm-2)。
在一具体实施例中，请继续参考图1，双向保护二极管100更包括三个隆起结构，包括布置于p型阱区102并相邻于p型阱区102的第一隆起结构104、布置于n型阱区103上方并相邻于n型阱区103的第二隆起结构105、以及布置于n型阱区103上方并相邻于n型阱区103的第三隆起结构106。第一隆起结构104包括第一p-n接面二极管D1、其包括相邻于p型阱102的p型部分110、以及通过p型部分110与p型阱102实体隔开的n型部分111。图1以符号N+表示的n型部分111可用相比于阱体102、103更大的掺质离子浓度而相对重浓度掺杂。
第二隆起结构105完全为n型并包括第一与第二部分112、113。第二隆起结构105的第一部分112相邻于n型阱103，并且具有与第一隆起结构103的第二部分113的掺杂浓度相比较小的掺杂浓度。如同第一隆起部分104，第二隆起结构105的第二部分113以符号N+表示。第二部分113通过第一部分112与n型阱103实体隔开。
第三隆起结构106包括第二p-n接面二极管D2，其包括相邻于n型阱103的n型部分114、以及通过n型部分114与n型阱103实体隔开的p型部分115。图1中以符号P+表示的p型部分115可用相较阱体102、103更大的掺质离子浓度而相对重浓度掺杂。
可基于掩膜及蚀刻制造方法结合磊晶硅成长制造方法而形成第一、第二、以及第三隆起部分104、105、106。起先，可使用光微影图案化及蚀刻程序而在部分110、112、以及114之间形成空间。也就是说，光阻层经沉积然后曝露至影像图案并且以显影溶液处理以在光阻层内形成图案开口。在开口因此而形成之后，衬底101可例如通过使用合适的蚀刻化学的反应性离子蚀刻而在部分110、112、以及114之间形成空间。在部分110、113、以及114的顶部上，可使用硅磊晶成长制造方法形成相对重浓度掺杂部分111、113、以及115。在一具体实施例中，举例而言，可使用四氯化硅连同诸如砷化氢、膦、或乙硼烷等合适的掺质提供气体，以气相进行磊晶。第一、第二、以及第三隆起结构104、105、106各可在衬底101之上形成为实质相等高度，但在其它具体实施例中高度也可能不同。再者，第一、第二、以及第三隆起结构104、105、106各可在其之间形成有实质相等的间隔，但在其它具体实施例中也可能有不规则的间隔。
部分111、113、以及115一经形成完毕之后，便可沉积层间介电质(ILD)材料以形成布置于衬底101上方的ILD层130、以及三个隆起结构104、105、及106的各者。ILD层可由一或多种低k介电材料、无掺杂硅酸盐玻璃(USG)、氮化硅、氮氧化硅、或其它常用材料所构成。低k介电材料的介电常数(k值)可小于约3.9，举例而言，小于约2.8。
双向保护二极管100更包括各用于与各别隆起结构104、105、以及106电性连接的至少三个接触结构121、123、以及124。接触部形成于ILD层130内，并且设置成与相对重浓度掺杂部分111、113、以及115直接实体连接。举例而言，接触部121、123、124可通过图案化并蚀刻ILD层130中的接触孔洞至隆起结构104、105、以及106，然后沉积诸如钨、铝、或铜等导电材料来形成。随后可进行合适的平坦化或蚀刻制造方法以从ILD层130上方移除任何过量的导电材料，并且提供具有实质均匀高度的接触结构121、123、以及124。
请继续参照图1，可在ILD层130上方形成第一金属化层(Ml)。Ml层可包括电性连接集成电路的各个部分(且尤其是测试结构的各个部分)的多条导线。Ml层可包括电性连接第一接触结构121至第二接触结构123(从而电性连接第一隆起结构104至第二隆起结构105)的第一导电连接线122。Ml层也可包括电性连接第三接触结构124至MOS晶体管栅极(未单独图示)的第二导电连接线125。举例而言，可使用铝或铜(如导电材料)，基于合适的导电材料沉积及图案化制造方法而形成第一与第二导电连接线122、125。
为了说明前述双向二极管结构的功能，现请参照图1的覆加的(overlaid)电路图部分。如图1所示，电路可于一端接地(“G”)至衬底101，并可于另一端与MOS晶体管栅极(未图示)电性连通。电路包括第一、第二、及第三二极管结构(分别是D1、D2、D3)以及电阻器结构(R)。D1位于第一隆起结构104的p-n接面并允许电流从p型部分110流动至n型部分111。D2位于第三隆起结构106的p-n接面并允许电流从p型部分115流动至n型部分114，如图所示，电流的流向与D1相反。D3位于p型阱102与n型阱103的p-n接面处。再者，电阻器R示于n型掺杂区中，起自第二隆起结构105，穿过介于第二与第三隆起结构105、106间的n型阱区。第一与第三二极管结构(D1、D3)互相并联且与电阻器(R)串联。电阻器(R)以及第一及第三二极管结构(D1、D3)与第二二极管结构(D2)串联。关于由两个阱体所形成的D3，此二极管结构具有比D1的接面崩溃电压明显更高的崩溃电压。因此，当电位差施加至电路时，全部电流都将流经D1而未流经D3。如此，D3未促成双向保护二极管100的功能。再者，关于电阻器R，串联电阻应被维持成低到足以允许有充分电流通过电路用于以所需测试电压进行测试，这是一种可通过n型阱103及第二隆起结构105的掺杂浓度及相对尺寸与位置而加以适当控制的特性。
图2A及2B分别提供例示性n型场效晶体管功能背景中所应用的图1双向保护二极管200的截面图及俯视图。二极管200与图1所示的二极管100在所有材料方面全都相同，前提是衬底100需指定为p型衬底。图2B也提供双向保护二极管200的俯视图。如图所示，双向保护二极管200可于隆起结构104、105、以及106的各者包括多个接触部121、123、以及124。如此，隆起结构可侧向延展(也就是说与此类结构间的间隔的方向垂直)一段足以容纳所欲接触部数目的距离。也可提供具备足以容纳接触部(尽管提供有许多个)各者并对接触部各者提供连接的侧向宽度的导电连接线122、125。
如上述，使用本发明的双向保护二极管也可与p型场效晶体管功能有关联。在此类例子中，会提供n型衬底，并且二极管会置于衬底的p型“切口”区域内，以允许形成具有上述掺杂轮廓的阱体及隆起部分。会提供尺寸足以允许在保护二极管与n型衬底间保有侧向间隔裕度(也就是说面积稍大于保护二极管所占面积)的切口部分。
图3提供例示性三重阱半导体衬底背景中所应用的双向保护二极管300叠加电路图的截面图。二极管300与图1所示的二极管100在材料方面全都相同，前提是衬底100指明为包括三重阱结构，如下面所述。如所属领域一般所熟知者，并且如图3所示，三重阱结构一般定义为包括掺有第一类型掺质材料(例如：如所示的p型)、以及在衬底中形成的第一阱(具有侧向延展部分150与垂直延展部分150)，第一(141、150)阱掺有类型与第一类型掺质材料相反(例如：如所示的n型)的第二类型掺质材料。三重阱结构更在衬底中且在第一阱内(也就是说部分150之上且介于部分141与部分141之间)包括第二或“内“阱140，第二140阱掺有与第一类型掺质材料相同类型(例如：如所示的p型)的掺质材料。又再者，三重阱结构包括用于第一阱的电性接触及用于该第二阱的电性接触。可使用与部分141的其中一个接触的相同掺杂类型(例如：n型)的附加隆起结构来实施用于第一阱的电性接触，该隆起结构具有部分142与143(部分143经加重浓度掺杂)，该隆起结构与M1的导线146电性连接。可使用与第二阱140接触的相同掺杂类型(例如：p型)的附加隆起结构来实施用于第二阱的电性接触，该隆起结构具有部分144与145(部分145经加重浓度掺杂)。Wei等人的美国专利7,180,136B2中揭示关于例示性三重阱组构的额外细节。
可如图3所示相邻于三重结构实施双向二极管300。也就是说，可在三重阱结构的第一阱(141、150)所定义的区域外侧的p型衬底101中提供p型阱102及n型阱103。按照这种方式，可在相同衬底101中提供三重阱结构的阱体(141/150、140)及双向保护二极管300的阱体(102、103)两者。应注意的是，在三重阱结构的背景中，连接线125延展至三重阱结构内侧的受保护装置。也就是说，连接线125延展至三重阱结构内侧的受保护装置的栅极(未图示)。
因此，本文所述为包括双向保护二极管结构的集成电路的各项具体实施例。所揭示的具体实施例可在宽范围的测试条件下操作，包括施加正及负偏压两者。也就是说，集成电路包括具有能够在正及负偏压两条件下操作的保护二极管的测试结构。如此，所揭示的结构适用于在各项测试程序期间运用非标准偏压条件的测试结构中使用。
尽管已在前述实施方式中介绍至少一例示性具体实施例，但仍应领会存在有大量变例。也应领会的是，这项例示性具体实施例或多项例示性具体实施例仅为实施例，且非意味着以任何方式限制本发明的范畴、适用性、或组构。反而，前述实施方式将提供本领域技术人员用于实施这项例示性具体实施例或多项例示性具体实施例的便利手段。应了解的是，可在元件的功能及配置方面进行各种改变而不脱离如所附权利要求书及其法律均等内容所提的本发明的范畴。

Claims (20)

1.一种集成电路，其包括含多个主动半导体装置的主动电路部分、以及与该主动电路部分隔开且含测试电路结构的测试电路部分，该测试电路结构包含晶体管及双向保护二极管结构，其中该双向保护二极管结构包含：
半导体衬底、第一阱区、以及第二阱区，该第一阱区位于该半导体衬底内且具有第一导电类型的第一阱区，该第二阱区相邻于该第一阱区并具有第二导电类型；
第一隆起结构、第二隆起结构、以及第三隆起结构，该第一隆起结构布置于该第一阱区上方并相邻于该第一阱区且包含第一p-n接面二极管，该第二隆起结构布置于该第二阱区上方并相邻于该第二阱区且具有该第二导电类型，该第三隆起结构布置于该第二阱区上方并相邻于该第二阱区且包含第二p-n接面二极管；以及
第一导电连接线、以及第二导电连接线，该第一导电连接线电性连接该第一隆起结构至该第二隆起结构，该第二导电连接线电性连接该第三隆起结构至该晶体管的栅极。
2.如权利要求1所述的集成电路，其中，该半导体衬底包含p型衬底。
3.如权利要求1所述的集成电路，其中，该半导体衬底包含n型衬底。
4.如权利要求1所述的集成电路，其中，该第一导电类型为p型。
5.如权利要求1所述的集成电路，其中，该第二导电类型为n型。
6.如权利要求1所述的集成电路，其中，该第一隆起结构包含相邻于该第一阱区的p型部分以及相邻于该p型部分的n型部分。
7.如权利要求1所述的集成电路，其中，该第二隆起结构包含相邻于该第二阱的第一部分及相邻于该第一部分的第二部分，并且其中该第二部分具有该第二导电类型的掺杂浓度，该第二导电类型的掺杂浓度大于该第一部分中的掺杂浓度。
8.如权利要求1所述的集成电路，其中，该第三隆起结构包含相邻于该第二阱区的n型部分及相邻于该n型部分的p型部分。
9.如权利要求1所述的集成电路，更包含从该第一、第二、以及第三隆起结构的各个延展至第一金属化层的接触结构。
10.如权利要求1所述的集成电路，其中，该第一与第二隆起结构的该接触结构与该第一导电连接线实体连接，该第一导电连接线置于该第一金属化层中，并且其中该第三隆起结构的该接触结构与该第二导电连接线实体连接，该第二导电连接线置于该第一金属化层中。
11.如权利要求1所述的集成电路，更包含在该半导体衬底内的三重阱结构。
12.如权利要求1所述的集成电路，更包含布置于该半导体衬底上方以及该第一、第二、及第三隆起结构上方的层间介电质。
13.如权利要求1所述的集成电路，其中，该测试电路部分置于该集成电路的框体部分内。
14.一种集成电路，包含：
主动电路部分，其包含多个主动半导体装置；以及
测试电路部分，其与该主动电路部分隔开并置于该集成电路的框体部分内，并且包括含p型或n型晶体管的测试电路结构及双向保护二极管结构，其中该双向保护二极管结构包含：
半导体衬底，其包含p型半导体材料，其中该晶体管为n型晶体管或包含n型半导体材料，其中该晶体管为p型晶体管；
p型阱区及n型阱区，其位于该半导体衬底内且该n型阱区相邻于该p型阱区；
第一隆起结构，其布置于该p型阱区上方并相邻于该p型阱区且包含第一p-n接面二极管，其中该第一p-n接面二极管的p型部分相邻于该p型阱，并且该第一p-n接面二极管的n型部分通过该p型部分与该p型阱实体隔开；
第二隆起结构，其布置于该n型阱上方并相邻于该n型阱，该第二隆起结构为完全n型并包含第一与第二部分，其中该第二隆起结构的该第一部分相邻于该n型阱并具有小于该第一隆起结构的该第二部分的掺杂浓度的掺杂浓度，该第二部分通过该第二隆起结构的该第一部分与该n型阱实体隔开；
第三隆起结构，其布置于该n型阱区上方并相邻于该n型阱区且包含第二p-n接面二极管，其中该第二p-n接面二极管的n型部分相邻于该n型阱，并且该第二p-n接面二极管的p型部分通过该n型部分与该n型阱实体隔开；
第一接触结构、第二接触结构和第三接触结构，该第一接触结构电性连接该第一p-n接面二极管的该n型部分至该集成电路的第一金属化层，该第二接触结构电性连接该第二隆起结构的该第二部分至该第一金属化层，以及该第三接触结构电性连接该第二p-n接面二极管的该p型部分至该第一金属化层；以及
第一导电线和第二导电线，该第一导电连接线在该第一金属化层中电性连接该第一接触结构至该第二接触结构，以及该第二导电连接线在该第一金属化层中电性连接该第三接触结构至该晶体管的栅极。
15.如权利要求14所述的集成电路，更包含布置于该半导体衬底上方、以及该第一、第二、及第三隆起结构上方的层间介电质。
16.如权利要求14所述的集成电路，更包含在该半导体衬底内的三重阱结构。
17.一种集成电路，包含：
用于在制造期间或之后测试该集成电路的功能的测试电路部分，其包含第一、第二、及第三二极管结构以及电阻器结构，其中该第一及第三二极管结构互相并联并与该电阻器串联，其中该电阻器及该第一和第三二极管结构与该第二二极管结构串联，并且其中该第一及第三二极管结构组构成供电流依第一方向流动，并且该第二二极管结构组构成供电流依与该第一方向相反的第二方向流动。
18.如权利要求17所述的集成电路，其中，该第一及第三二极管结构接地至该集成电路的衬底。
19.如权利要求18所述的集成电路，其中，该第二二极管结构与该集成电路的晶体管的栅极电性连接。
20.如权利要求19所述的集成电路，其中，该第三二极管结构具有大于该第一二极管结构的崩溃电压的崩溃电压，使得在施加电位差之后，电流流经该第一二极管结构但未流经该第三二极管结构。
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