TWI431783B - Semiconductor device and manufacturing method thereof - Google Patents

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Hideki Yasuoka
Masatoshi Taya
Masami Koketsu
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，特別是關於適用於具備肖特基障壁二極體之半導體裝置的有效技術者。
作為顯示用裝置而廣泛實用化之液晶顯示器(LCD：Liquid Crystal Display)等，朝向更加高精細化、長壽命化等進行開發。LCD之動作控制時，使用稱為LCD驅動用積體電路(驅動器IC：積體電路，或簡稱為驅動器)的半導體裝置。
除了LCD驅動器之外，在接近電源之部位使用的驅動用積體電路中，如藉由施加電源時之電壓逆轉而導入主要裝置內的反方向電流，可能成為特別是在寄生元件等中引起異常發熱之所謂閉鎖(latch up)現象的原因。用於防止此種閉鎖現象之器件，在各種驅動器中內藏有將流至其主要部分之反方向電流加以整流的二極體。特別是經本發明人檢討之LCD驅動器係適用肖特基障壁二極體(SBD：Schottky Barrier Diode，或簡稱為肖特基二極體)。以下為了揭示其理由，而簡單地說明必要之肖特基障壁二極體的動作基本原理及電特性。
肖特基障壁二極體藉由金屬材料與半導體材料之接合而構成。特別是考慮在金屬材料中之功函數與半導體材料中之電子親和力之間有差異情況下的接合時，熱平衡狀態 下，係在接合面中保持上述能差，且在材料內部使兩者之費米能級相同地接合。因此，在接合面中產生相當於上述功函數與電子親和力之原本差分的位壘(barrier)。特別是障壁之高度遠比熱能大時，妨礙在金屬/半導體材料間往來之載體的輸送，特別將此種障壁稱為肖特基障壁。以下，將具有可產生肖特基障壁之物性的金屬材料與半導體材料之接合稱為肖特基接合。
在此，於肖特基接合中施加電場時，在半導體側電位分布變化。亦即，雖然在接合界面之電位不連續量之肖特基障壁的高度本身不改變，但是從半導體側之多數載體觀察之肖特基障壁的高度變化。因此，依電場條件，發現僅以熱能即越過肖特基障壁而輸送至金屬側的多數載體，且相當於其之電流流動(正方向特性)。另外，在即使施加電場，電位分布不產生大幅變化之金屬側，從載體觀察之肖特基障壁的高度不變化。亦即，金屬側之絕大部分的載體依然不致成為可越過肖特基障壁的狀態。因此，即使施加電場，從金屬側向半導體側輸送載體之電流不變成短路狀態，而以非常低之值大致保持一定(反方向特性)。如此，具有肖特基障壁之肖特基接合，通常具有僅准許從半導體側向金屬側輸送載體的整流性，而利用該整流作用者即是肖特基障壁二極體。
從上述瞭解肖特基障壁二極體之正方向特性係藉由半導體側之多數載體的舉動而決定。因此，與利用佈植少數載體之通常的pn接合二極體比較，具有正方向之電壓下降 小，對高頻之切換快的特徵。此外，通常肖特基接合中之肖特基障壁的高度比pn接合之擴散電位低。因此，具有肖特基障壁二極體之正方向特性中電流上昇時之電壓比pn接合二極體低的特徵。基於此等特性，肖特基障壁二極體適用於如標準邏輯IC、音頻機器之電源電路、切換電源等之上述LCD驅動器，希望以高頻．低電壓而高速切換動作的驅動器。
先前，係以作為分立製品而製造之肖特基障壁二極體構成防止閉鎖用之電路，並以外掛之形式搭載於LCD驅動器。另外，按照本發明人之檢討，由於近年來LCD之需求動向，對移動式通訊終端等的搭載急速增加，而要求LCD驅動器本身之小型晶片化、低耗電化等，而創出使肖特基障壁二極體內藏於LCD驅動器的技術。特別是希望藉由在形成LCD驅動器之晶片內置入肖特基障壁二極體，而以低成本實現省空間且低耗電之LCD驅動器。
如在日本特開2006－310791號公報(專利文獻1)、日本特開平10－117002號公報(專利文獻2)、或是日本特開平8－64845號公報(專利文獻3)等中揭示有形成於半導體基板上之肖特基障壁二極體的構造及製法等。
[專利文獻1]日本特開2006－310791號公報[專利文獻2]日本特開平10－117002號公報[專利文獻3]日本特開平8－64845號公報
但是，本發明人經檢討在與LCD驅動器同一個半導體晶片中形成肖特基障壁二極體的技術時，發現了損害防止上述閉鎖時之可靠性的問題。以下顯示其詳細內容。
如上述之說明，肖特基障壁二極體基於防止反方向電流導入LCD驅動器主要部分之目的，而內藏於LCD驅動器本體。因此，除了可發揮以低電壓之高速切換性能的顯示低上昇電壓．低電阻特性的正方向特性之外，顯示作為本來二極體之功能的反方向電流之整流性的反方向特性之性能亦重要。
在肖特基障壁二極體中施加了反方向電壓時，亦藉由穩定地從金屬側輸送至半導體側之少許載體，而流入一定之微小電流(飽和電流)。而後，持續施加更高之反方向電壓時，因所謂齊納效應及雪崩效應，大之反方向電流(漏電流)開始流動。將此時之反方向電壓稱為擊穿(break down)電壓。亦即，擊穿電壓高之肖特基障壁二極體可以說是可發揮將反方向電流整流至更高之反方向電壓的功能之反方向耐壓高的元件。
就這一點，本發明人所檢討之肖特基障壁二極體的擊穿電壓約為15[V]。這表示考慮本發明人檢討導入之LCD驅動器的實際使用電壓係13[V]附近時，僅多出2[V]程度。
一般而言，在製造步驟中之半導體裝置中，在接近完成階段所實施之測試步驟，係以比通常使用更嚴苛的條件測試電性導通。藉此，藉由鑑別(篩選)不良半導體裝置，最後保留可靠性高之半導體裝置。在本發明人檢討之LCD驅 動器的製造步驟中，藉由對成批形成於半導體晶圓上之LCD驅動器實施施加比實際使用電壓更高之電壓的測試，而對出貨前之製品實施篩選。
但是，如上述，本發明人檢討之肖特基障壁二極體，與實際使用電壓比較，達到反方向擊穿電壓之範圍小。藉此篩選時，無法對實際使用電壓施加大之測試電壓。結果僅停留在實施效果低之篩選，經本發明人檢討而發現了造成半導體裝置可靠性降低的問題。
因此，本發明之目的為提供一種在同一晶片內具備肖特基障壁二極體之半導體裝置及其製造技術中，提高可靠性的技術。
本發明之前述及其他目的與新型特徵，從本說明書之內容及附圖應可明瞭。
本申請案中雖揭示數個發明，不過，將其中一個實施例為例，而簡單說明其概要如下。
亦即，其特徵為具有：第一井區域，其係形成於第一導電型之半導體基板的主面上，且為與第一導電型相反之第二導電型；第一半導體區域，其係形成於其中之一部分，且為雜質濃度比第一井區域高之第二導電型；第二半導體區域，其係環狀地包圍其而形成之第一導電型；第一導體膜，其係一體地覆蓋第一半導體區域與第二半導體區域，且分別電性連接地形成；第三半導體區域，其係隔以分離部而形成於第二半導體區域之外側；及第二導體膜，其係 覆蓋第三半導體區域，且電性連接地形成；且肖特基連接第一導體膜與第一半導體區域。
 [發明之效果]
本申請案中揭示之數個發明中，以藉由上述一種實施例而獲得之效果為代表，簡單說明如下。
亦即，在同一晶片內具備肖特基障壁二極體之半導體裝置及其製造技術中，由於可使肖特基障壁二極體之反方向耐壓上昇，因此可使可靠性提高。
以下之實施形態中，權宜上於必要時，分割成數個部分或實施形態作說明，不過，除特別明示之情況外，此等並非彼此無關係者，而為一方係另一方之一部分或全部的變形例、詳細、補充說明等之關係。此外，在以下之實施形態中，提及要素之數等(包含個數、數值、量、範圍等)的情況，除了特別明示之情況及在原理上顯然限定於特定之數的情況等之外，並非限定於其特定之數，亦可為特定數以上或以下。再者，以下之實施形態中，其構成要素(亦包含要素步驟等)，除了特別明示之情況及原理上顯然認為必須之情況等之外，當然未必為必須者。同樣地，在以下之實施形態中，提及構成要素等之形狀、位置關係等時，除了特別明示之情況及原理上顯然認為並非如此之情況等之外，係包含實質地近似或類似其形狀等者等。這在上述數值及範圍中亦同。此外，用於說明本實施形態之全部圖式中，具有同一功能者註記同一符號，而儘可能省略 其重複之說明。以下，依據圖式詳細說明本發明之實施形態。
(第一種實施形態)首先，就本發明人所檢討之肖特基障壁二極體的結構及其電特性中發現的問題作說明。
通常，半導體裝置之製造步驟中，如將矽(Si)等作為母材之高純度且單結晶的半導體材料，以稱為晶圓之平面概略圓形薄板的狀態作處理。而後，將其主面區分成成為半導體晶片之區域，藉由在多數之晶片區域中成批地形成同樣之元件群，而形成具備了具有希望之電路功能的半導體積體電路之半導體晶片。本發明人所檢討之肖特基障壁二極體形成於與形成LCD驅動器之半導體晶片同一個晶片內。圖1係顯示形成於其半導體晶片內之肖特基障壁二極體SBDa的平面圖者。此外，圖2係顯示圖1之A1－A1線的剖面圖者。另外，圖1之平面圖的陰影係權宜上附加者，並非在結構上具有特定意義者。此外，該圖1之平面圖中僅顯示半導體區域，而省略了金屬導體膜、絕緣分離部及金屬電極。此等省略之部位的結構藉由圖2之剖面圖詳細說明。
在p型(第一導電型)之半導體基板1的主面S1上形成有分離部2，在藉由該分離部所規定之活性區域中，形成有肖特基障壁二極體SBDa等之各種半導體元件(無圖示)。在此，所謂p型表示母材係IV族元素之矽的半導體材料或半導體區域中，如含有硼(B)等可成為受體的III族雜質，且多數載體係電洞(hole)。以下，只要未事先說明時均同。 分離部2如係藉由在形成於半導體基板1之主面S1的淺溝內埋入由氧化矽等構成之絕緣膜所形成的稱為所謂STI(淺溝渠隔離)之溝形分離部。
在半導體基板1之主面S1上形成有p型之半導體區域的p井區域w1x，其中形成有1個元件部分之肖特基障壁二極體SBDa。
在p井區域w1x內形成有多數載體係電子之n型(第二導電型)的半導體區域之n型陰極區域nCax。在此，所謂n型，係表示在母材為IV族元素之矽的半導體材料或半導體區域中，如含有磷(P)及砷(As)等可成為施體之V族雜質，且多數載體係電子者。以下，只要未事先說明時均同。
n型陰極區域nCax構成肖特基障壁二極體SBDa中之肖特基接合的半導體側，亦即構成電流流入之陰極側。而後，在n型陰極區域nCax中之半導體基板1的主面S1之一部分形成有陽極導體膜EAx。陽極導體膜EAx如作為將矽與鈷(Co)之化合物的矽化鈷(CoSix)作為主體的導體膜等。該陽極導體膜EAx構成肖特基障壁二極體SBDa中之肖特基接合的金屬側，亦即構成電流流出之陽極側。n型陰極區域nCax與陽極導體膜EAx係藉由肖特基接合而電性連接者。以下，將藉由肖特基接合之電性連接簡稱為肖特基連接。
在位於陽極導體膜EAx之端部下方的n型陰極區域nCax中，形成有p型之半導體區域的p型保護環區域(第二半導體區域)pg。p型保護環區域pg係基於在肖特基障壁二極體SBDa中施加電壓時，緩和因在肖特基接合面之端部發生 的電場集中造成耐壓減少的效應之目的而形成。關於該效應，在爾後之電特性評估時詳細作說明。
藉由形成以上之結構，以一體地覆蓋n型陰極區域nCax與p型保護環區域pg之方式，且兩者分別電性連接之方式，特別是與n型陰極區域nCax肖特基連接之方式，而在半導體基板1之主面S1上形成有陽極導體膜EAx。
此外，為了與n型陰極區域nCax取得電性連接，而成為以下之結構。亦即，在n型陰極區域nCax之一部分形成有雜質濃度比其高(亦即電阻低)之n型的半導體區域之n型陰極導通區域(第三半導體區域)nCb。該n型陰極導通區域nCb隔以分離部2而形成於肖特基接合之端部的p型保護環區域pg外側。此外，為了與n型陰極導通區域nCb取得電性連接，以覆蓋半導體基板1之主面S1，且為n型陰極導通區域nCb之表面的方式，而形成有陰極導體膜(第二導體膜)EC。在此，為了實現n型陰極導通區域nCb與陰極導體膜EC之間的歐姆連接，亦可形成雜質濃度更高之n型半導體區域nCc。陰極導體膜EC需要係實現與n型陰極導通區域nCb或n型半導體區域nCc歐姆連接之材料，如亦可為與陽極導體膜EAx同樣地形成之矽化鈷膜，與鎢(W)、鎳(Ni)等其他元素之矽化合物，或是由鋁(Al)、銅(Cu)等單體金屬元素構成之導體膜。
在具有上述結構之半導體基板1的主面S1上，形成數個導電部及布線，並形成有用於將此等絕緣之層間絕緣膜IP1。以貫穿層間絕緣膜IP1之方式，且電性連接於陽極導 體膜EAx之方式，而形成有陽極接觸插塞(第一導電部)CPA。藉此，可電性導通於肖特基障壁二極體SBDa之金屬側，亦即陽極側。同樣地，以貫穿層間絕緣膜IP1之方式，且電性連接於陰極導體膜EC之方式而形成有陰極接觸插塞(第二導電部)CPC。藉此，可電性導通於肖特基障壁二極體SBDa之半導體側，亦即陰極側。
藉由以上之結構，已說明了肖特基障壁二極體SBDa之基本構成要素。除此之外，本發明人檢討之半導體裝置具有以下之結構。亦即，係用於在形成有肖特基障壁二極體SBDa之p井區域w1x中施加電壓的所謂井供電部。為了與p井區域w1x取得電性導通，而在p井區域w1x內之半導體基板1的主面S1中，以環狀包圍n型陰極區域nCax之方式，形成有p型之半導體區域的p型井供電區域(第四半導體區域)psw。
為了與p型井供電區域psw取得電性連接，以覆蓋半導體基板1之主面S1，且為p型井供電區域psw之表面的方式，形成有井供電用導體膜(第三導體膜)Ew。在此，為了實現p型井供電區域psw與井供電用導體膜Ew間之歐姆連接，亦可形成雜質濃度更高之p型半導體區域pc。形成井供電用導體膜Ew之材料如與上述陰極導體膜EC相同。而後，以貫穿層間絕緣膜IP1之方式，且電性連接於井供電用導體膜Ew之方式，而形成有井供電接觸插塞(第三導電部)CPw。
在形成了上述結構之肖特基障壁二極體SBDa的半導體 晶片內之半導體基板1上，形成有構成用於發揮希望之功能的積體電路之數個場效電晶體(FET：Field Effect Transistor)等。因此，為了將此等連線，以電性連接於電性導通於肖特基障壁二極體SBDa之主要構成部分的各接觸插塞CPA，CPC，CPw的方式形成有第一布線層M1。第一布線層M1如由鋁或銅等構成。
關於本發明人檢討之以上結構的肖特基障壁二極體SBDa，將彙整各半導體區域之平面尺寸及深度尺寸之一例者顯示於圖3。半導體基板1之平面方向的尺寸中，代表性部位之一例係陰極區域寬WCa＝1.5[μm]，陰極電極寬WCb＝0.86[μm]，保護環寬Wga＝0.32[μm]，保護環間距離Lgg＝5[μm]，保護環/陰極間距離Lgc＝2.68[μm]，陰極/供電部間距離Lcs＝2.2[μm]，井/供電間距離Lws＝2.31[μm]。此外，半導體基板1之深度方向的尺寸中代表性部位之一例係井深度Dw＝5[μm]，供電部深度Ds＝1.1[μm]，陰極深度DCa＝0.8[μm]，分離部深度Dst＝0.35[μm]，保護環深度Dga＝0.25[μm]。
在上述結構之肖特基障壁二極體SBDa的電特性中，藉由本發明人之評估而發現出問題，關於此，在以下詳細說明。
本發明人檢討之肖特基障壁二極體SBDa的電特性，係將測定施加於陽極接觸插塞CPA與陰極接觸插塞CPC之間的電壓Va，與此時流入陽極導體膜EAx與n型陰極區域nCax間之電流Ia的結果顯示於圖4及圖5。圖4中顯示對n型 陰極區域nCax，以陽極導體膜EAx成為正之方式而施加電壓Va時之電流Ia－電壓Va特性，圖5中顯示在其反方向施加電壓Va時之電流Ia－電壓Va特性。以下，只要未特別事先說明，包含全部之實施形態，均將施加前者之電壓時的電特性稱為正方向特性，並將施加後者之電壓時的電特性稱為反方向特性。
本發明人在同一半導體晶片或是同一半導體晶圓上，藉由相同製程形成有數個肖特基障壁二極體SBDa，圖4，圖5中彙整顯示有從此等肖特基障壁二極體SBDa所獲得之數個電特性。此外，將測定正方向特性時之電壓Va之值，及此時流動之電流Ia的方向分別作為正值，反方向特性之圖的圖5係將電壓Va、電流Ia均作為負的絕對值來顯示。以後，只要未事先說明，本實施形態之肖特基障壁二極體顯示相同的電特性。另外，此時通過井供電接觸插塞CPw而施加於p井區域w1x的電壓，對接地電位為－13[V]者。
與一般之肖特基障壁二極體SBDa的特性相同，在正方向特性中成為上昇快的特性。進一步定量化時，如電壓Va＝0.3[V]時，獲得電流Ia＝1.0×10－5 [A]程度之值。按照本發明人之檢討，在LCD驅動器中可發揮目的之功能的肖特基障壁二極體之正方向特性，該特性滿足要求。
但是反方向特性中，從超過反方向之電壓Va＝15[V]的邊緣開始急遽地流出反方向電流，而喪失二極體之整流性。亦即，本發明人檢討之肖特基障壁二極體SBDa的擊穿電壓可以說約為15[V]。這表示考慮實際使用電壓係13[V]程 度時，僅有2[V]程度之餘量。而後，如此與實際使用電壓之餘量低時，無法施加大之篩選時的電壓，不良晶片之檢測精度降低，而成為半導體裝置之可靠性降低的原因。
因此，本發明人進一步檢討以下構造之肖特基障壁二極體SBDb。圖6中係本發明人檢討之其他構造的肖特基障壁二極體SBDb的重要部分剖面圖，且相當於與圖2相同之部位。與使用圖2作說明的之前肖特基障壁二極體SBDa不同之處為：n型陰極區域nCay之雜質濃度為比上述n型陰極區域nCax低之值。
此外，使用圖2作說明者係形成有肖特基障壁二極體SBDa之基本結構的n型陰極區域nCax形成於p井區域w1x內。另外，使用圖6作說明之本發明人檢討的其他肖特基障壁二極體SBDb，係以與p型之半導體基板1直接接合的方式形成n型陰極區域nCay，進一步其接合邊界形成與上述p井區域w1x相同程度之深度。此因，為了防止因將n型陰極區域nCay低濃度化，施加反方向電壓時之耗盡層的擴大至基底之p型區域(此時為p型之半導體基板1)，而發生所謂穿通之漏電流。
此外，如上述，藉由在p型之半導體基板1上直接形成n型陰極區域nCay的結構，在圖2中說明之井供電部，在圖6中替換成基板供電部。亦即，係以可供電於本發明人檢討之形成了其他肖特基障壁二極體SBDb的n型陰極區域nCay基底之p型區域的半導體基板1之方式，設有p型半導體區域之2層p型基板供電區域(第四半導體區域)psa，psb。在 此，形成2層構造者係為了分擔以分離為目的之低雜質濃度的p型基板供電區域psa，與電性連接於供電部用之電阻較低的高雜質濃度之p型基板供電區域psb的角色。進一步形成電性連接於p型基板供電區域psa，psb用之基板供電用導體膜(第三導體膜)Es，並以與其電性連接之方式而形成有基板供電接觸插塞(第三導電部)CPs。
本發明人檢討之其他肖特基障壁二極體SBDb的結構中，除了上述特別說明之部位以外，與之前說明之本發明人之前檢討的肖特基障壁二極體SBDa相同，因此在此省略詳細之說明。
基於提高反方向耐壓之目的，本發明人檢討具有雜質濃度低之n型陰極區域nCay的肖特基障壁二極體SBDb之構造者，係以下所考察者。
一般而言，瞭解在二極體上施加反方向電壓時，擊穿電壓之後急遽的漏電流開始流動者，係因雪崩效應及齊納效應。前者於高之反方向電壓造成耗盡層中之電場變化急遽時，越過障壁而少許佈植之載體被加速，與晶格碰撞而使其離子化(衝擊離子化)，產生之載體進一步引起同樣之衝擊離子化，藉由雪崩放大地增加導電載體之效應，而產生大之反方向電流者。後者，同樣地於高之反方向電壓造成耗盡層中之電場變化急遽時，在載體之漂移方向看到之禁帶寬更薄，載體之存在概率藉由波動函數之染出，越過禁帶，藉由即使半導體側亦非0(穿隧效應)，而產生反方向電流者。
按照本發明人之檢討，瞭解上述效應在電場集中之肖特基接合面的端部特別容易發生。因此，使用前述圖1，圖2作說明之本發明人之前檢討的肖特基障壁二極體SBDa，上述肖特基接合面之端部並非肖特基接合，而係pn接合，為了緩和因電場集中造成反方向耐壓減少的效應，而設置了p型保護環區域pg。此因，一般而言，接合材料之兩者係半導體材料之pn接合者的反方向耐壓比一方係金屬材料之肖特基接合高。
但是，如上述，即使是設置了p型保護環區域pg之肖特基障壁二極體SBDa，其反方向耐壓仍然不足。因此，為了使該p型保護環區域pg之功能更有效地發揮，本發明人考慮到只須使有助於接合之半導體區域的雜質濃度降低即可。
此因，半導體區域之雜質濃度低時，為了獲得相同量之蓄積載體，需要在更廣之區域使雜質原子離子化，且耗盡層擴大至比接合面更深之區域。因此，如上述，使反方向耐壓降低之雪崩效應及齊納效應，係因反方向電壓造成耗盡層中急遽之電場變化，因此本發明人考慮到進一步延長擴大耗盡層，係使電場降低的有效手段。
實際上，本發明人測定了具有雜質濃度低之n型陰極區域nCay的肖特基障壁二極體SBDb之電特性。並在圖7中顯示正方向特性，在圖8中顯示反方向特性。
在此，由於將反方向特性中之擊穿電壓的上昇作為檢討課題，因此先提到反方向特性。如圖8所示，在反方向特 性中，引起電流急遽地開始流動之擊穿，係反方向之電壓Va＝22~23[V]附近，與圖5所示之擊穿電壓約15[V]之肖特基障壁二極體SBDa比較，看到電壓提高。即使與本發明人檢討之實際使用電壓13[V]比較，仍多出10[V]程度。
另外，觀察正方向特性時(圖7)，於正方向之電壓Va＝0.3[V]附近時，係電流Ia＝1.0×10－9 [A]程度之值，與圖4所示之該1.0×10－5 [A]之肖特基障壁二極體SBDa比較，成為低了4位數之值。如前述，在正方向特性中，除了上昇快之外，以低電壓可處理大電流(亦即低電阻)者，反而是使用肖特基障壁二極體，而並非pn接合二極體的主要一個優點。因此，在此，於本發明人檢討之其他肖特基障壁二極體SBDb中，發現了反方向特性中雖可提高擊穿電壓，但是無法實現正方向特性中之優點的低電壓動作之新的課題。
如以上所述，本發明人檢討出為了使對反方向電壓之耐壓提高，而將在半導體中可進一步擴大耗盡層之雜質濃度低的n型半導體區域作為陰極。但是陰極之雜質濃度降低表示同時造成多數載體之絕對數降低，對藉由多數載體之舉動而決定特性的肖特基障壁二極體而言，成為引起其電流值降低的主因。
亦即，藉由以上本發明人一連串之檢討，發現形成於半導體基板上之肖特基障壁二極體中，因為正方向之低的上昇電壓及低電阻特性的保持，與反方向之耐壓提高為取捨之關係，所以解決課題困難。
其次，就本第一種實施形態之半導體裝置作說明。
本發明之第一種實施形態的半導體裝置中，可發現希望之功能的LCD驅動器，係在同一半導體晶片中形成有數個場效電晶體等構成之積體電路與肖特基障壁二極體者。
圖9係顯示形成於其半導體晶片內之肖特基障壁二極體SBD1的平面圖者。此外，圖10係顯示圖9之A2－A2線的剖面圖者。以下，係使用圖9，圖10詳細說明在本第一種實施形態例示之肖特基障壁二極體SBD1的結構，不過，除了下述特別說明之構成要素之外，與之前本發明人檢討之上述使用圖1，圖2或圖6而說明之肖特基障壁二極體SBDa，SBDb相同，而省略重複之說明。
在由多數載體係電洞(hole)的p型之單晶矽構成的半導體基板1之主面S1上形成有分離部2，並在藉由該分離部2所規定之活性區域中形成有肖特基障壁二極體SBD1等各種半導體元件(無圖示)。
在半導體基板1之主面S1上形成有n型之半導體區域的n井區域(第一井區域)w1n，其中形成有1個元件部分之肖特基障壁二極體SBD1。
在n井區域w1n內，於半導體基板1之主面S1的一部分上形成有n型之半導體區域的n型陰極區域(第一半導體區域)nCa1。如以後詳細之說明，該n型陰極區域nCa1構成肖特基接合之半導體側，亦即構成電流流入之陰極側。在此，n型陰極區域nCa1具有與使用圖1，圖2而說明之本發明人檢討的肖特基障壁二極體SBDa中之n型陰極區域nCax 相同程度的雜質濃度。此外，n井區域w1n具有與使用圖6而說明之本發明人檢討的肖特基障壁二極體SBDb中之n型陰極區域nCay相同程度的雜質濃度。亦即，n型陰極區域nCa1之雜質濃度比n井區域w1n之雜質濃度高。
進一步在n井區域w1n內，形成有以環狀地包圍上述n型陰極區域nCa1之方式，而形成於半導體基板1之主面S1的p型之半導體區域的p型保護環區域(第二半導體區域)pg。此時，n型陰極區域nCa1與p型保護環區域pg係彼此不接觸地隔著距離而形成者。
在此，半導體基板1之主面S1中，在包含形成環狀之p型保護環區域pg本身的其環狀內之表面形成有陽極導體膜(第一導體膜)EA。藉由如此構成，在n井區域w1n內，以一體地覆蓋p型保護環區域pg與形成於其環狀內之n型陰極區域nCa1的方式，形成有陽極導體膜EA。陽極導體膜EA如係以矽化鈷為主體之導體膜等，而形成分別電性連接於n型陰極區域nCa1及p型保護環區域pg。
特別是n型陰極區域nCa1與陽極導體膜EA之電性連接係肖特基連接。因此，陽極導體膜EA在n型陰極區域nCa1上，構成肖特基接合之金屬側，亦即構成電流流出之陽極側。而後，在陽極導體膜EA之端部下方形成p型保護環區域pg，這是基於緩和在肖特基接合面之端部發生的電場集中引起之反方向耐壓減少的效應之目的而形成。
再者，為了與n型陰極區域nCa1取得電性連接，而在p型保護環區域pg之外側，隔以分離部2，形成有n型陰極導通 區域(第三半導體區域)nCb、n型半導體區域nCc及陰極導體膜(第二導體膜)EC。此等具有與使用圖2或圖6作說明之本發明人檢討的肖特基障壁二極體SBDa，SBDb中相同符號之結構相同的特徵，而在此省略詳細之說明。
此外，為了與上述之陽極導體膜EA及陰極導體膜EC取得電性導通，而形成有被層間絕緣膜IP1絕緣之陽極接觸插塞(第一導電部)CPA及陰極接觸插塞(第二導電部)CPC。此等之結構亦與上述同樣地具有與本發明人檢討之肖特基障壁二極體SBDa，SBDb中相同符號的結構相同之特徵。
再者，本第一種實施形態中，基於元件分離及基板供電之目的而形成有以下之結構。亦即，以環狀地包圍形成了肖特基障壁二極體SBD1之主要部分的n井區域w1n之外側的方式，而形成有雜質濃度不同之2層p型基板供電區域(第四半導體區域)psa，psb、p型半導體區域pc、基板供電用導體膜(第三導體膜)Es及基板供電接觸插塞(第三導電部)CPs。此外，以電性連接於上述各接觸插塞CPA，CPC，CPs之方式，而形成有第一布線層M1。此等之結構亦與上述同樣地，具有與本發明人檢討之肖特基障壁二極體SBDa，SBDb中相同符號之結構相同的特徵。
此外，關於本第一種實施形態中例示之以上結構的肖特基障壁二極體SBD1，將彙整各半導體區域之平面尺寸及深度尺寸之一例者顯示於圖11。半導體基板1之平面方向的尺寸中，代表性部位之一例係陽極區域寬WA＝2.6[μm]，陰極區域寬WCa＝1.5[μm]，陰極電極寬WCb＝0.86 [μm]，保護環寬Wga＝0.32[μm]，保護環間距離Lgg＝5[μm]，保護環/陰極間距離Lgc＝2.68[μm]，陰極/供電部間距離Lcs＝2.2[μm]，井/供電間距離Lws＝2.31[μm]。此外，半導體基板1之深度方向的尺寸中代表性部位之一例係井深度Dw＝5[μm]，陽極深度DA＝1.3[μm]，供電部深度Ds＝1.1[μm]，陰極深度DCa＝0.8[μm]，分離部深度Dst＝0.35[μm]，保護環深度Dga＝0.25[μm]。
如以上所述，本第一種實施形態中之肖特基障壁二極體SBD1，與本發明人檢討之肖特基障壁二極體SBDa，SBDb比較，在以下之處具有不同之構成要素。亦即，按照本發明人之檢討，可獲得充分大之正方向電流，及在陽極導體膜EA下之一部分，不與p型保護環區域pg接觸之方式，而形成相同程度之雜質濃度的n型陰極區域nCa1。再者，n型陰極區域nCa1與p型保護環區域pg之間，係以雜質濃度低之n井區域w1n隔著。
藉此可期待以下之效果。藉由將n型陰極區域nCa1形成高雜質濃度，可確保正方向電流，亦即可保持正方向特性之低電阻性。此外，在與藉由電場集中造成以低之反方向電壓擊穿的p型保護環區域pg接合的n型半導體材料中，藉由離開高雜質濃度之n型陰極區域nCa1，而與雜質濃度低之n井區域w1n接合，可更加擴大耗盡層。因此，耗盡層中對反方向電壓之電場變化緩和，可使擊穿電壓提高。
本發明人實際地評估本第一種實施形態所例示之肖特基障壁二極體SBD1的電特性。圖12中顯示正方向特性，圖 13中顯示反方向特性。圖中以淡灰色表示之曲線群，係顯示在圖4，圖5，圖7及圖8所示之本發明人所檢討之肖特基障壁二極體SBDa，SBDb的相同特性者，且為了作比較而同時記載。特別是本發明人檢討者中，註記符號ref1者係表示使用圖4，圖5所說明之肖特基障壁二極體SBDa的特性者，註記符號ref2者係表示使用圖7，圖8所說明之肖特基障壁二極體SBDb的特性者。本第一種實施形態所例示之結構的肖特基障壁二極體SBD1之特性中註記有符號ex1，並以黑實線表示。
如圖12所示，正方向特性中，如電壓Va＝0.3[V]時，獲得電流Ia＝1.0×10－5 [A]程度之值。如此，上昇之特性成為與本發明人檢討之肖特基障壁二極體SBDa的特性ref1同樣的特性，其低電阻特性良好。另外，並未發現本發明人檢討之其他肖特基障壁二極體SBDb之高上昇電壓、高電阻特性。這是在電特性中特別是有助於電流值之提高n型陰極區域nCa1之雜質濃度者造成的效果。
此外，如圖13所示，在反方向特性中，從電壓Va＝17.5[V]附近擊穿現象顯著。這是顯示本發明人檢討之2種肖特基障壁二極體SBDa，SBDb間之特性者。換言之，雖無法獲得如將陰極區域全部予以低濃度化之肖特基障壁二極體SBDb的高耐壓特性，不過，與之前例示的構造之肖特基障壁二極體SBDa比較，實現了提高2~2.5[V]程度的擊穿電壓。
亦即，本第一種實施形態所例示之結構的肖特基障壁二 極體SBD1中，可獲得在將正方向電流保持大的值之狀態下，使擊穿電壓提高2~2.5[V]程度的上述所期待之效果。因此，可形成對實際使用耐壓13[V]具有4~4.5[V]餘量之肖特基障壁二極體SBD1，而可提高篩選時之施加電壓。結果，藉由使用本第一種實施形態所例示之結構的肖特基障壁二極體SBD1，可使半導體裝置之可靠性提高。
在此，本第一種實施形態所例示之肖特基障壁二極體SBD1係在LCD驅動器中，搭載於與其他元件同一個半導體晶片上，亦即與其他元件同時形成。以下例示其製造步驟。特別是在本第一種實施形態所例示之半導體裝置中，在形成由耐壓不同之3種MIS(金屬絕緣體半導體)型之場效電晶體(以後簡稱為電晶體)構成的LCD驅動器用之積體電路的半導體晶片中，亦合併形成肖特基障壁二極體SBD1。在以下詳細作說明，不過其製造步驟不具肖特基障壁二極體SBD1專用之步驟。亦即，形成肖特基障壁二極體SBD1之全部步驟歸屬於與上述3種電晶體之形成步驟的任何一個同一個步驟。
本第一種實施形態所例示之半導體裝置的製造方法，使用圖14~圖29依序作說明。圖14~圖29顯示在半導體基板1中形成數個元件之主面S1側的重要部分剖面圖。
首先，在半導體基板1之主面S1上，形成用於形成元件之區域。如圖14所示，在半導體基板1之主面S1上形成絕緣膜3。絕緣膜3如為將氧化矽(SiOx )作為主體之膜與氮化矽(SiNx )作為主體之膜的疊層膜等。此時之絕緣膜3係底層 以氧化矽為主體之膜，如藉由熱氧化法等而形成。上層係以氮化矽為主體之膜，如藉由化學氣相生長(CVD：Chemical Vapor Deposition)法等而形成。在以下詳細作說明，而圖14所示之步驟階段，由於除去了上層之以氮化矽為主體的膜，因此在此無圖示。
其後，藉由實施光抗蝕膜(無圖示)塗布、經由遮罩圖案曝光及顯像之一連串光微影步驟，而在光抗蝕膜上形成希望之圖案。此時，欲將更精密之圖案正確地加工時等，亦可在光抗蝕膜之下塗布稱為所謂BARC(底層防反射塗布)等之防反射劑。藉此，可防止曝光之光在階差部等散射(halation)，而進行更正確之圖案顯像。以後，關於光微影步驟亦同。藉由以上之步驟，而在半導體基板1之主面S1上形成加工成希望之圖案的光抗蝕膜，成為在其開口部形成於主面S1之絕緣膜3露出的形狀。另外，使用上述BARC情況下，係在開口部露出BARC，以下只要未特別說明，均省略該記述。
其次，將圖案化之光抗蝕膜作為蝕刻遮罩，而在露出於開口部之絕緣膜3及其下之半導體基板1上實施各向異性蝕刻。藉此，在半導體基板1之主面S1上形成淺溝部ST。其後，如藉由電漿灰化法等灰化除去光抗蝕膜，而成為圖14所示之構造。
繼續，如圖15所示，以埋入淺溝部ST之方式，而在半導體基板1之主面S1上形成以氧化矽為主體之絕緣膜2L。絕緣膜2L如係藉由乾式熱氧化法等在淺溝部ST之表面堆積成 為基底之薄氧化矽膜後，藉由將TEOS(原矽酸乙酯)及臭氧(O3 )作為原料之CVD法等而形成者。
其後，在絕緣膜2L上，如藉由化學機械研磨(CMP：Chemical Mechanical Polishing)法等，從半導體基板1之主面S1側實施表面研磨，後退至由氮化矽等構成之絕緣膜3的程度。藉此，形成以氧化矽等構成之絕緣膜2L埋入淺溝部ST的STI型之分離部2。
藉由以上之步驟而在半導體基板1之主面S1上規定被上述分離部2絕緣分離之數個元件區域act。而後，在該數個元件區域act中形成各種半導體元件。本第一種實施形態所例示之半導體裝置中，係在此等數個元件區域act中形成數個電晶體及肖特基障壁二極體等。以下顯示在數個元件區域act中之低耐壓電晶體區域(第一區域)RLF中形成低耐壓電晶體(第一場效電晶體)(圖23~圖29中之符號QL)，在中耐壓電晶體區域(第二區域)RMF中形成中耐壓電晶體(第二場效電晶體)(圖23~圖29中之符號QM)，在高耐壓電晶體區域(第三區域)RHF中形成高耐壓電晶體(第三場效電晶體)(圖23~圖29中之符號QH)，在二極體區域(第四區域)RSBD形成肖特基障壁二極體(圖24~圖29中之符號SBD1)的步驟。
本第一種實施形態中例示之半導體裝置的製造步驟，係顯示在二極體區域RSBD中同樣地適用實施於各電晶體區域RLF，RMF，RHF的電晶體形成步驟之任何一個，而形成圖10中例示之構造的肖特基障壁二極體SBD1的步驟 者。因此，以下係將形成於二極體區域RSBD之構成要素的製造步驟與圖10中例示之肖特基障壁二極體SBD1的構成要素對比作說明。此外，由於形成之肖特基障壁二極體SBD1的構造與在上述使用圖10而說明之構造相同，因此，在此省略形成於製造步驟中之構造的詳細說明。
如圖16所示，在高耐壓電晶體區域RHF中之數個元件區域act中的一部分形成p型之半導體區域的高耐壓用p井(電晶體形成用第五井區域)pw1。在此，首先藉由光微影法等，將開口欲形成高耐壓用p井pw1之區域的光抗蝕膜等形成於半導體基板1之主面S1上(無圖示)。其後，使用離子佈植法等，以希望之能及劑量從半導體基板1之主面S1側佈植如由硼離子等之III族元素構成的雜質離子。此時之劑量與決定該半導體區域中之載體濃度的雜質濃度有關。繼續，除去光抗蝕膜，在惰性氣體氣氛中，以希望之時間實施加熱至希望溫度之稱為所謂退火處理的熱處理。藉此，高耐壓用p井pw1擴散至希望之深度。此時，同時被佈植之雜質進入結晶位置(site)而成為受體離子，並成為可產生成為載體之電洞的狀態(被活化)。如活化率係1時，雜質濃度與載體濃度大致相等。以後，形成p型半導體區域之步驟，只要未事先說明均同。
本第一種實施形態中，高耐壓用p井pw1之雜質濃度為比p型之半導體基板1高者。
本第一種實施形態中，藉由在高耐壓電晶體區域RHF中形成高耐壓用p井pw1之步驟，同時在二極體區域RSBD中 形成p型基板供電區域(第四半導體區域)psa。
其後，在形成於半導體基板1之主面S1上的數個元件區域act中，在低耐壓電晶體區域RLF及中耐壓電晶體區域RMF的全體中形成n型半導體區域之元件用n井(元件形成用井區域)dnw。此外，同樣地，在高耐壓電晶體區域RHF中之上述高耐壓用p井pw1以外的區域之一部分，形成n型之半導體區域的高耐壓用n井(電晶體形成用第六井區域)nw1。上述元件用n井dnw與高耐壓用n井nw1亦可由不同之步驟形成，亦可由同一步驟形成。在此，n型半導體區域之形成與上述說明之由高耐壓用p井pw1所代表之p型半導體區域的形成方法相同。亦即，係將藉由光微影法等而形成於半導體基板1之主面S1上的具有希望之開口圖案的光抗蝕膜作為離子佈植遮罩，藉由離子佈植法等，佈植如由磷離子或砷離子等V族元素構成之雜質離子，藉由實施退火處理使其擴散及活化，而形成希望之擴散深度及載體濃度的n型半導體區域。以後，形成n型半導體區域之步驟只要未事先說明均同。
在此，上述係說明高耐壓用p井pw1比元件用n井dnw及高耐壓用n井nw1先形成，不過並非限於此者，亦可將後者以之前的步驟形成。此外，亦可依兩者所希望之擴散深度及載體濃度等的條件，而同時進行退火處理步驟。
本第一種實施形態中，元件用n井dnw及高耐壓用n井nw1之雜質濃度係與上述高耐壓用p井pw1之雜質濃度相同程度，且為比半導體基板1高者。
本第一種實施形態中，係藉由在低耐壓電晶體區域RLF及中耐壓電晶體區域RMF中形成元件用n井dnw之步驟，或是在高耐壓電晶體區域RHF中形成高耐壓用n井nw1之步驟的任何一方，或是此等兩者，同時在二極體區域RSBD中形成n井區域(第一井區域)w1n者。
其次，如圖17所示，在中耐壓電晶體區域RMF中之包含於元件用n井dnw的數個元件區域act中的一部分，形成n型半導體區域之中耐壓用n井(電晶體形成用第四井區域)nw2。此外，同樣地在高耐壓電晶體區域RHF中之高耐壓用p井pw1的一部分形成n型半導體區域之高耐壓用n型源極/汲極(第五源極/汲極區域)nSDH。上述中耐壓用n井nw2與高耐壓用n型源極/汲極nSDH亦可以不同之步驟形成，亦可以同一步驟形成。在此，高耐壓用n型源極/汲極nSDH成為擔任在以後形成之電晶體中放出載體至通道，或是從通道吸收載體之角色的所謂源極/汲極區域。
本第一種實施形態中，中耐壓用n井nw2及高耐壓用n型源極/汲極nSDH之雜質濃度為比元件用n井dnw、高耐壓用n井nw1及n井區域w1n之雜質濃度高者。
本第一種實施形態中，係藉由形成中耐壓用n井nw2之步驟，或是形成高耐壓用n型源極/汲極nSDH之步驟的任何一方，或此等兩者，同時在二極體區域RSBD中形成n型陰極區域(第一半導體區域)nCa1者。
其後，在高耐壓電晶體區域RHF中之高耐壓用n井nw1的一部分形成p型半導體區域之高耐壓用p型源極/汲極(第六 源極/汲極區域)pSDH。在此，高耐壓用p型源極/汲極pSDH成為擔任在以後形成之電晶體中放出載體至通道，或是從通道吸收載體之角色的所謂源極/汲極區域。
本第一種實施形態中，高耐壓用p型源極/汲極pSDH之雜質濃度為比高耐壓用p井pw1及p型基板供電區域psa之雜質濃度高者。
此外，本第一種實施形態中，如上述使用圖10之說明，係將肖特基障壁二極體SBD1對基板之供電部作為雜質濃度不同之2層p型半導體區域的情況。在此，第二層之p型基板供電區域(第四半導體區域)psb係雜質濃度比在圖16中說明之本第一種實施形態的製造步驟中，已經形成之第一層的p型基板供電區域psa高者。因此，本第一種實施形態中，為藉由形成高耐壓用p型源極/汲極pSDH之步驟，同時在二極體區域RSBD中形成p型基板供電區域psb者。
其次，如圖18所示，在高耐壓電晶體區域RHF中之高耐壓用p井pw1的一部分形成n型高耐壓用閘極絕緣膜(第五閘極絕緣膜)GIHn。此外，在高耐壓電晶體區域RHF中之高耐壓用n井nw1的一部分形成p型高耐壓用閘極絕緣膜(第六閘極絕緣膜)GIHp。
在此，n型高耐壓用閘極絕緣膜GIHn及p型高耐壓用閘極絕緣膜GIHp如為依序適用熱氧化法與TEOS－CVD法所形成之以氧化矽為主體的絕緣膜。此外，其圖案化加工時，為使用通常之光微影法等者。另外，形成於高耐壓電晶體區域RHF之上述2種閘極絕緣膜GIHn，GIHp只要是要求之 膜質及膜厚相同，亦可同時形成膜，並同時圖案化。
其後，在中耐壓電晶體區域RMF中之元件用n井dnw的上述中耐壓用n井nw2以外的區域之一部分，形成p型半導體區域之中耐壓用p井(電晶體形成用第三井區域)pw2。
本第一種實施形態中，中耐壓用p井pw2之雜質濃度係與中耐壓用n井nw2相同程度，且比元件用n井dnw、高耐壓用n井nw1及n井區域w1n之雜質濃度高者。
其次，如圖19所示，在低耐壓電晶體區域RLF中之包含於元件用n井dnw之數個元件區域act中的一部分形成n型半導體區域之低耐壓用n井(電晶體形成用第二井區域)nw3。本第一種實施形態中，低耐壓用n井nw3之雜質濃度為比中耐壓用n井nw2的雜質濃度高者。
本第一種實施形態中，係藉由形成低耐壓用n井nw3之步驟，同時在二極體區域RSBD形成n型陰極導通區域(第三半導體區域)nCb者。
此外，在低耐壓電晶體區域RLF中之包含於元件用n井dnw的數個元件區域act中，在未形成上述之低耐壓用n井nw3的區域之一部分，形成p型半導體區域之低耐壓用p井(電晶體形成用第一井區域)pw3。本第一種實施形態中，低耐壓用p井pw3之雜質濃度為與中耐壓用p井pw2之雜質濃度相同程度或比其高者。
在此，低耐壓電晶體區域RLF中之上述低耐壓用n井nw3及二極體區域RSBD中之上述n型陰極導通區域nCb，與低耐壓電晶體區域RLF中之上述低耐壓用p井pw3，亦可先形 成任何一個。此外，依兩者希望之擴散深度及載體濃度等之條件，亦可與退火處理步驟同時進行。
其次，如圖20所示，在中耐壓電晶體區域RMF中之中耐壓用p井pw2的一部分形成n型中耐壓用閘極絕緣膜(第三閘極絕緣膜)GIMn。此外，在中耐壓電晶體區域RMF中之中耐壓用n井nw2的一部分形成p型中耐壓用閘極絕緣膜(第四閘極絕緣膜)GIMp。此外，在低耐壓電晶體區域RLF中之低耐壓用p井pw3之一部分形成n型低耐壓用閘極絕緣膜(第一閘極絕緣膜)GILn。此外，在低耐壓電晶體區域RLF中之低耐壓用n井nw3的一部分形成p型低耐壓用閘極絕緣膜(第二閘極絕緣膜)GILp。
在此，上述閘極絕緣膜GIMn，GIMp，GILn，GILp如為依序適用熱氧化法與TEOS－CVD法所形成之以氧化矽為主體的絕緣膜。此等如上述亦可藉由不同之步驟形成，依條件亦可以同一步驟形成。
其後，在半導體基板1之主面S1的全面形成導體膜E1。在此，如藉由CVD法等形成以多結晶(Poly)矽為主體之膜。其後，如以藉由光微影法等而圖案化之光抗蝕膜覆蓋導體膜E1，並藉由離子佈植法等而在希望之區域實施希望之摻雜。藉此，在所形成之導體膜E1中，如在低耐壓電晶體區域RLF上與中耐壓電晶體區域RMF上之間，如使電阻率等之特性彼此不同。
其次，如圖21所示，如藉由光微影法及各向異性蝕刻法等將導體膜E1圖案化。此時，在各電晶體區域RLF， RMF，RHF中，加工成希望之閘極電極形狀。此外，在二極體區域RSBD中，於光微影時不保留光抗蝕膜，而藉由蝕刻前面，在該二極體區域RSBD中不保留導體膜E1者。
如以上所述，在高耐壓電晶體區域RHF中之高耐壓用p井pw1的上部形成n型高耐壓用閘極電極(第五閘極電極)GEHn，並在該高耐壓用n井nw1的上部形成p型高耐壓用閘極電極(第六閘極電極)GEHp。此外，在中耐壓電晶體區域RMF中之中耐壓用p井pw2的上部形成n型中耐壓用閘極電極(第三閘極電極)GEMn，在該中耐壓用n井nw2之上部形成p型中耐壓用閘極電極(第四閘極電極)GEMp。此外，在低耐壓電晶體區域RLF中之低耐壓用p井pw3之上部形成n型低耐壓用閘極電極(第一閘極電極)GELn，在該低耐壓用n井nw3之上部形成p型低耐壓用閘極電極(第二閘極電極)GELp。此等，通常藉由光微影法及各向異性蝕刻法等而成批加工形成。
其後，在低耐壓電晶體區域RLF及中耐壓電晶體區域RMF中，在位於上述所形成之各閘極電極GELp，GELn，GEMp，GEMn的側方下部之各井nw3，pw3，nw2，pw2(分別正對應)，如藉由離子佈植法等，而形成希望之極性、希望之雜質濃度的半導體區域。具體而言，係在低耐壓用n井nw3中形成低耐壓用p型延伸區域pxL，在低耐壓用p井pw3中形成低耐壓用n型延伸區域nxL，在中耐壓n井nw2中形成中耐壓用p型延伸區域pxM，在中耐壓p井pw2中形成中耐壓用n型延伸區域nxM。
上述各延伸區域pxL，nxL，pxM，nxM在分別歸屬之各電晶體中，係佈植載體於通道之所謂延伸區域，且成為決定電晶體之特性的一個因素。因此，藉由歸屬之電晶體被要求的特性，來決定與井之接合深度及雜質濃度等。定性而言，係比之後詳細說明之源極/汲極區域(圖23~圖29中之符號pSDL，nSDL，pSDM，nSDM)低的雜質濃度。
其次，如圖22所示，以覆蓋半導體基板1之主面S1的方式形成絕緣膜4。在此，絕緣膜4如為以藉由TEOS－CVD法等所形成之氧化矽作為主體的絕緣膜等。
其後，如圖23所示，對絕緣膜4從半導體基板1之主面S1側，全面地實施蝕刻(回蝕)。藉此，在突出於半導體基板1之主面S1的各閘極電極GELp，GELn，GEMp，GEMn，GEHp，GEHn之側壁形成由絕緣膜4構成之側壁間隔物SP。
其次，在形成於上述各閘極電極GELp，GELn，GEMp，GEMn之側壁間隔物SP的位於側方下部之各井nw3，pw3，nw2，pw2(分別正對應)中，如藉由離子佈植法等，形成希望之極性、希望之雜質濃度的半導體區域。具體而言，係在低耐壓用n井nw3中形成低耐壓用p型源極/汲極(第二源極/汲極區域)pSDL，在低耐壓用p井pw3中形成低耐壓用n型源極/汲極(第一源極/汲極區域)nSDL，在中耐壓用n井nw2中形成中耐壓用p型源極/汲極(第四源極/汲極區域)pSDM，在中耐壓用p井pw2中形成中耐壓用n型源極/汲極(第三源極/汲極區域)nSDM。此等成為擔任在之後形成 之電晶體中，經由上述各延伸區域pxL，nxL，pxM，nxM而放出載體於通道，或是從通道吸收載體之角色的所謂源極/汲極區域。
在此，相同極性之源極/汲極區域亦可以同一步驟形成。如低耐壓用p型源極/汲極pSDL與中耐壓用p型源極/汲極pSDM之組合，或是低耐壓用n型源極/汲極nSDL與中耐壓用n型源極/汲極nSDM之組合亦可分別以同一步驟形成。
此外，在高耐壓電晶體區域RHF中之位於各閘極電極GEHp，GEHn的側方下部之各源極/汲極區域pSDH，nSDH中，形成用於形成電性連接之雜質濃度較高的半導體區域時，亦可藉由上述步驟同時形成。具體而言，亦可藉由形成低耐壓用p型源極/汲極pSDL或中耐壓用p型源極/汲極pSDM之任何一方或是此等兩者的步驟，而在高耐壓用p型源極/汲極pSDH中形成p型半導體區域pH。此外，亦可藉由形成低耐壓用n型源極/汲極nSDL或中耐壓用n型源極/汲極nSDM之任何一方或是此等兩者的步驟，而在高耐壓用n型源極/汲極nSDH中形成n型半導體區域nH。
此外，本第一種實施形態中，低耐壓用p型源極/汲極pSDL及中耐壓用p型源極/汲極區域pSDM的雜質濃度，為比低耐壓用p型延伸區域pxL及中耐壓用p型延伸區域pxM的雜質濃度高者。此外，低耐壓用n型源極/汲極nSDL及中耐壓用n型源極/汲極區域nSDM之雜質濃度，為比低耐壓用n型延伸區域nxL及中耐壓用n型延伸區域nxM之雜質濃 度高者。
本第一種實施形態中，係藉由形成低耐壓用p型源極/汲極pSDL之步驟或是形成中耐壓用p型源極/汲極pSDM之步驟的任何一方或是此等兩者，而同時在二極體區域RSBD中形成p型保護環區域(第二半導體區域)pg者。此外，同樣地，亦可在二極體區域RSBD中形成p型半導體區域pc。
此外，本第一種實施形態中，亦可藉由形成低耐壓用n型源極/汲極nSDL之步驟，或是形成中耐壓用n型源極/汲極nSDM之步驟的任何一方或是此等兩者，同時在二極體區域RSBD中形成n型半導體區域nCc。
藉由以上之步驟，而在各電晶體區域RLF，RMF，RHF中形成耐壓不同之電晶體的基本結構。亦即，在低耐壓電晶體區域RLF中形成2種低耐壓電晶體(第一場效電晶體)QL，在中耐壓電晶體區域RMF中形成2種中耐壓電晶體(第二場效電晶體)QM，在高耐壓電晶體區域RHF中形成2種高耐壓電晶體(第三場效電晶體)QH。
特別是2種低耐壓電晶體QL係形成於低耐壓用p井pw3之n通道型低耐壓電晶體(以下，簡稱為n型低耐壓電晶體)QLn及形成於低耐壓用n井nw3之p通道型低耐壓電晶體(以下，簡稱為p型低耐壓電晶體)QLp，且各個動作耐壓係1.5[V]。此外，2種中耐壓電晶體QM係形成於中耐壓用p井pw2之n通道型中耐壓電晶體(以下簡稱為n型中耐壓電晶體)QMn，及形成於中耐壓用n井nw2之p通道型中耐壓電晶體(以下簡稱為p型中耐壓電晶體)QMp，且各個動作耐壓係 6.0[V]。此外，2種高耐壓電晶體QH係形成於高耐壓用p井pw1之n通道型高耐壓電晶體(以下簡稱為n型高耐壓電晶體)QHn及形成於高耐壓用n井nw1之p通道型高耐壓電晶體(以下簡稱為p型高耐壓電晶體)QHp，且各個動作耐壓係25.0[V]。
其次，如圖24所示，在各電晶體QL，QM，QH之各源極/汲極nSDL，pSDL，nSDM，pSDM，nSDH，pSDH(以下，全部表示為符號SD)及各閘極電極GELn，GELp，GEMn，GEMp，GEHn，GEHp(以下全部表示為符號GE)的表面形成用於取得電性連接之接觸插塞時，以實現歐姆連接之方式，而形成電阻值低之矽化物層(電性連接用導體膜)cs。具體而言藉由以下所示之方法。
在使用圖23而說明之步驟後，對半導體基板1之主面S1實施洗淨，並藉由藥劑處理等而除去藉此所形成之薄氧化膜等。此時，在半導體基板1之主面S1中，在源極/汲極SD、閘極電極GE及二極體區域RSBD中之分離部2以外的表面矽露出。其後，藉由濺鍍法等如將鈷膜等堆積於半導體基板1之主面S1上(無圖示)。繼續，在上述狀態之半導體基板1上實施退火處理。在此，上述源極/汲極SD、閘極電極GE及二極體區域RSBD中分離部2以外之表面，矽與鈷接觸，藉由上述之退火處理，而形成矽與鈷之化合物的矽化鈷層。
如此形成之矽化鈷層由於具有金屬級之低電阻值，且與形成了矽化鈷層之原來的矽層電性連接，因此適合與如電 晶體等中之源極、閘極、汲極等的構成要素電性連接。如上述，而如圖24所示地在各電晶體QL，QM，QH之源極/汲極SD及閘極電極GE上形成矽化物層cs。
此外，本第一種實施形態中，如上述，藉由在各電晶體區域RLF，RMF，RHF中形成矽化物層cs之步驟，同時在二極體區域RSBD之半導體基板1的主面S1中，在未形成分離部2的區域形成同樣之矽化物層cs。亦即，藉由該步驟而形成了陽極導體膜(第一導體膜)EA、陰極導體膜(第二導體膜)EC及基板供電用導體膜(第三導體膜)Es。特別是，陽極導體膜EA與n型陰極區域nCa1之電性連接成為肖特基連接。在此，不限定於在上述所示之全部區域形成同一個矽化物層cs。此時，上述之藉由濺鍍法等堆積鈷膜時，不欲形成矽化物層cs之區域，如預先藉由光抗蝕膜等覆蓋，以防止矽化，可選擇性地形成不形成矽化物層cs之區域。
藉由以上之步驟，在二極體區域RSBD中形成具有肖特基接合之肖特基障壁二極體SBD1的基本結構。以後，為電性連接於各個元件，而構成具有希望功能之積體電路用的布線形成步驟。
如圖25所示，在半導體基板1之主面S1上，如藉由CVD法等形成如由氮化矽等構成之絕緣膜5。其後，以覆蓋絕緣膜5之方式，如藉由TEOS－CVD法等，形成遠比基底之絕緣膜5厚的如由氧化矽等構成之層間絕緣膜IP1。
其後，形成貫穿至希望之矽化物層cs的接觸孔CH。具體 而言，係藉由光微影法等形成以將形成接觸孔CH之區域開口之方式而圖案化的光抗蝕膜等。而後，藉由從半導體基板1之主面S1側實施各向異性蝕刻，而形成接觸孔CH。
此時，由氧化矽構成之層間絕緣膜IP1對於由氮化矽構成之絕緣膜5的蝕刻速度不同。特別是以基底之絕緣膜5比層間絕緣膜IP1之蝕刻速度充分緩慢的條件實施上述之各向異性蝕刻。藉此，實施用於形成接觸孔CH之蝕刻時，在蝕刻到達基底之絕緣膜5的時點，外觀上蝕刻之進行停止。其後，藉由改變成蝕刻氮化矽之條件實施處理，而持續蝕刻絕緣膜5。因此，在較厚之層間絕緣膜IP1上實施蝕刻時，亦藉由過分蝕刻而穿通矽化物層cs，結果不致對源極/汲極SD造成損傷，而可自對準(Self Align)地形成接觸孔CH。
其次，如圖26所示，藉由如由氮化鈦(TiN)等構成之障壁金屬6a覆蓋上述之接觸孔CH內。在此，如藉由濺鍍法及CVD等之組合，而形成障壁金屬6a。其次，以埋入接觸孔CH之方式，而形成如由鎢等構成之導體膜7a。在此，如藉由CVD法等而形成導體膜7a。其後，藉由從層間絕緣膜IP1之上面以CMP法等實施研磨，而僅在接觸孔CH內保留障壁金屬6a及導體膜7a，而除去其他。
藉由以上之步驟，可在各電晶體QL，QM，QH之源極/汲極SD及閘極電極GE的表面，形成具有障壁金屬6a及導體膜7a之電晶體用接觸插塞(布線用導電部)CPt。本第一種實施形態中，係藉由形成電晶體用接觸插塞CPt之步驟， 同時在二極體區域RSBD中形成分別具有障壁金屬6a及導體膜7a之陽極接觸插塞(第一導電部)CPA、陰極接觸插塞(第二導電部)CPC及基板供電接觸插塞(第三導電部)CPs者。
在此，以氮化鈦為主體之障壁金屬6a係防止以鎢為主體之導體膜7a與矽之化學反應，及導體膜7a之電移等，此外，與鎢為主體之導體膜7a及以氧化矽為主體之層間絕緣膜IP1等的接著性優異者。基於上述之理由，以氮化鈦為主體之障壁金屬6a係用於將各接觸插塞CPt，CPA，CPC，CPs形成如希望之形狀。
其次，為了形成希望之布線，而在層間絕緣膜IP1上，如藉由濺鍍法等依序形成障壁金屬6b、導體膜8a、障壁金屬6b。在此，2層之障壁金屬6b相同，且為藉由與如上述接觸插塞CPt，CPA，CPC，CPs等具有之障壁金屬6a相同目的、材料而形成者。此外，導體膜8a如為鋁與銅之合金等為主體者。
其後，藉由光微影法及各向異性蝕刻法等，以加工成希望之布線圖案的方式，形成具有2層障壁金屬6b及導體膜8a的第一布線層M1。
其次，如圖27所示，如以由TEOS－CVD法等形成之氧化矽等構成的層間絕緣膜IP2覆蓋第一布線層M1。其後，形成電性連接於第一布線層M1之具有障壁金屬6c及導體膜7b的第一介層插塞VP1。構成障壁金屬6c及導體膜7b之材料及第一介層插塞VP1的形成方法等，如與使用上述圖26而說明之接觸插塞CPt，CPA，CPC，CPs相同。 其後，藉由與形成第一布線層M1、層間絕緣膜IP2及第一介層插塞VP1之步驟相同之步驟，進一步形成上層之第二布線層M2、層間絕緣膜IP3、第二介層插塞VP2及第三布線層M3等。如此，形成希望之布線構造，而形成要求之特性的半導體裝置。
其次，如圖28所示，本第一種實施形態中，在最上之層間絕緣膜IP4上形成金屬電極ME。該金屬電極ME中，亦藉由與各布線層M1~M3等相同的材料構成。亦即，金屬電極ME為藉由如以氮化鈦為主體之障壁金屬6d等夾著如由鋁與銅之合金等構成的導體膜8b之構造。
在此，金屬電極ME最後露出於外部。因此，為了防止構成主布線材料之導體膜8b的軟氧化性之鋁藉由爾後之步驟等而露出，而將上層之障壁金屬6d形成較厚。如第一布線層M1中之上層的障壁金屬6b約為20[nm]，則金屬電極ME中之上層的障壁金屬6d約為75[nm]。
其次，如圖29所示，以覆蓋金屬電極ME之方式，而形成如由氧化矽及氮化矽等構成之保護絕緣膜IPt。在此，如為藉由CVD法及TEOS－CVD法等而形成保護絕緣膜IPt。
其後，藉由光微影法及各向異性蝕刻法等形成金屬電極ME露出之開口部EH。在如此露出之金屬電極ME中如形成所謂引線接合或凸塊電極等。藉此，與外部電路及布線基板或是搭載不同功能之積體電路的其他半導體晶片電性連接。
如以上所述，本第一種實施形態中，使用圖10而說明之 結構的肖特基障壁二極體SBD1，如使用圖14~圖29之說明，可藉由適用形成其構成LCD驅動器之多種場效電晶體QL，QM，QH的步驟而形成。亦即，本第一種實施形態中，說明其效果之肖特基障壁二極體SBD1在將包含其基本結構及布線構造的全部結構形成於半導體晶片上時，無須導入特化成該肖特基障壁二極體SBD1之新的步驟。因此，可藉由與之前所述之半導體裝置的製造步驟同一步驟，而在與LCD驅動器同一個半導體晶片上形成具有新的效果之肖特基障壁二極體。在半導體裝置之製造步驟中導入新的步驟，將造成良率降低及製造成本上昇，亦需要導入新的檢查步驟，而成為損害半導體裝置之可靠性的原因。因此，藉由適用本第一種實施形態中例示之半導體裝置的製造方法，結果可進一步提高半導體裝置之可靠性。
(第二種實施形態)上述第一種實施形態係顯示藉由在形成於半導體晶片上之肖特基障壁二極體中，從肖特基接合端部之p型保護環，物理性隔以距離而形成濃度高之n型陰極區域，以提高對反方向電壓的耐壓之例。本第二種實施形態係例示藉由以濃度低之p型半導體區域覆蓋p型保護環之周邊，而隔離濃度高之n型陰極區域的構造之肖特基障壁二極體。
本發明之第二種實施形態的半導體裝置，可發現希望之功能的LCD.驅動器，係在同一個半導體晶片中形成數個場效電晶體等構成之積體電路與肖特基障壁二極體者。
圖30係顯示形成於其半導體晶片內之肖特基障壁二極體 SBD2的平面圖者。此外，圖31係顯示圖30之A3－A3線的剖面圖者。以下，使用圖30、圖31詳細地說明本第二種實施形態例示之肖特基障壁二極體SBD2的結構。在此，係與上述第一種實施形態中使用圖9、圖10而說明之構造的肖特基障壁二極體SBD1作比較來說明。
本第二種實施形態中例示之肖特基障壁二極體SBD2與上述第一種實施形態之肖特基障壁二極體SBD1比較，在n井區域w1n內具有不同之結構，其以外相同。
在肖特基障壁二極體SBD2之n井區域w1n內，以一體地包含n型陰極導通區域nCb及p型保護環區域pg之方式，形成有n型之半導體區域的n型陰極區域(第一半導體區域)nCa2。在此，n型陰極區域nCa2與陽極導體膜EA肖特基連接者，係肖特基障壁二極體SBD2中之載體漂移至該n型陰極區域nCa2。其雜質濃度與上述第一種實施形態所例示之肖特基障壁二極體SBD1中的n型陰極區域nCa1相同程度。
再者，於肖特基障壁二極體SBD2之n井區域w1n內，以包含p型保護環區域pg之周圍的方式，形成有p型之半導體區域的低濃度p井區域(第二井區域)w2p。低濃度p井區域w2p之雜質濃度為比p型保護環區域pg之雜質濃度低者。亦即，低濃度p井區域w2p隔離形成於陽極導體膜EA之端部的p型保護環區域pg與雜質濃度高之n型陰極區域nCa2。
以上之結構在本第二種實施形態例示之肖特基障壁二極體SBD2中，與上述第一種實施形態所例示之肖特基障壁 二極體SBD1不同。其他結構與使用圖9、圖10而說明之上述第一種實施形態中的肖特基障壁二極體SBD1相同，因此在此省略說明。
此外，關於本第二種實施形態中例示之以上結構的肖特基障壁二極體SBD2，將彙整各半導體區域之平面尺寸及深度尺寸之一例者顯示於圖32。半導體基板1之平面方向的尺寸中，代表性部位之一例係陰極區域寬WCa＝1.5[μm]，陰極電極寬WCb＝0.86[μm]，保護環寬Wga＝0.32[μm]，低濃度保護環寬Wgb＝0.4[μm]，保護環間距離Lgg＝5[μm]，保護環/陰極間距離Lgc＝2.68[μm]，陰極/供電部間距離Lcs＝2.2[μm]，井/供電間距離Lws＝2.31[μm]。此外，半導體基板1之深度方向的尺寸中代表性部位之一例係井深度Dw＝5[μm]，供電部深度Ds＝1.1[μm]，陰極深度DCa＝0.8[μm]，分離部深度Dst＝0.35[μm]，保護環深度Dga＝0.25[μm]，低濃度保護環深度Dgb＝0.8[μm]。
本第二種實施形態中，藉由形成上述結構之肖特基障壁二極體SBD2可期待以下之效果。肖特基障壁二極體SBD2中藉由將載體漂移之n型陰極區域nCa2形成高雜質濃度，可確保正方向電流，亦即可保持正方向特性。此外，藉由在p型保護環之周圍形成低雜質濃度之低濃度p井區域w2p，即使藉由反方向電壓而電場集中，與n型陰極區域nCa2之pn接合中的耗盡層在低濃度p井區域w2p中更緩慢地擴大。因此，耗盡層中之電場對反方向電壓的變化緩慢，可使擊穿電壓提高。
本發明人實際地評估本第二種實施形態所例示之肖特基障壁二極體SBD2的電特性。圖33顯示正方向特性，圖34顯示反方向特性。圖中淡灰色表示之曲線群係表示本發明人檢討之肖特基障壁二極體SBDa，SBDb的該特性者，且係為了作比較而同時記載。註記方法與上述第一種實施形態中之圖12、圖13相同。不過，本第二種實施形態所例示之構造的肖特基障壁二極體SBD2之特性中，係註記符號ex2，且以黑實線表示。
如圖33所示，正方向特性中，如電壓Va＝0.3[V]時，可獲得電流Ia＝1.0×10－5 [A]程度之值。如此，上昇之特性為與本發明人檢討之肖特基障壁二極體SBDa之特性ref1相同的特性，且為良好之低電阻特性。另外，未發現本發明人檢討之其他肖特基障壁二極體SBDb之高上昇電壓、高電阻特性。此係電特性中特別有助於電流值之提高n型陰極區域nCa2的雜質濃度者產生之效果。
此外，如圖34所示，反方向特性中，從電壓Va＝17.5[V]附近擊穿現象顯著。這表示本發明人檢討之2種肖特基障壁二極體SBDa，SBDb間的特性者。換言之，雖無法獲得將陰極區域全部予以低濃度化之肖特基障壁二極體SBDb程度的高耐壓特性，不過比之前例示之構造的肖特基障壁二極體SBDa實現了提高2~2.5[V]程度的擊穿電壓。
亦即，本第二種實施形態所例示之結構的肖特基障壁二極體SBD2中，可獲得在將正方向電流保持大之值的狀態下，使擊穿電壓提高2~2.5[V]程度的如上述所期待之效 果。因此，可形成對實際使用耐壓13[V]具有4~4.5[V]之餘量的肖特基障壁二極體SBD2，可提高篩選時之施加電壓。結果，藉由使用本第二種實施形態所例示之結構的肖特基障壁二極體SBD2，可提高半導體裝置之可靠性。
其次，例示本第二種實施形態所例示之肖特基障壁二極體SBD2形成於半導體基板1上的方法。與上述第一種實施形態同樣地，本第二種實施形態例示之肖特基障壁二極體SBD2中，亦將LCD驅動器形成於與形成之多種元件同一個半導體晶片上。特別是藉由與形成耐壓不同之數種電晶體的步驟同一個步驟，同時亦形成肖特基障壁二極體SBD2。亦即，形成肖特基障壁二極體SBD2之全部步驟歸屬於與上述電晶體之形成步驟的任何一個同一的步驟。
本第二種實施形態例示之半導體裝置的製造方法，使用圖35~圖37依序作說明。在此，許多步驟與在上述第一種實施形態中使用圖14~圖29而說明之半導體裝置的製造方法相同。因此，本第二種實施形態中特別說明形成肖特基障壁二極體SBD2特有之構成要素的步驟，關於與上述第一種實施形態同樣之其他步驟，只要不作特別說明者係省略詳細之說明。
首先，藉由與上述第一種實施形態中，使用圖14~圖16而說明之步驟相同的步驟，形成圖16所示之構造。亦即，在半導體基板1之主面上形成分離部2，在各電晶體區域RLF，RMF，RHF中形成元件用n井dnw、高耐壓用n井nw1、及高耐壓用p井pw1，並在二極體區域RSBD中形成n 井區域w1n、p型基板供電區域psa。
其次，如圖35所示，藉由與使用圖17而說明之步驟相同的步驟形成中耐壓用n井nw2、高耐壓用n型源極/汲極nSDH及高耐壓用p型源極/汲極pSDH。此外，藉由形成高耐壓用p型源極/汲極pSDH之步驟，同時在二極體區域RSBD中形成p型基板供電區域psb。
此時，本第二種實施形態中，係藉由形成中耐壓用n井nw2之步驟，或是形成高耐壓用n型源極/汲極nSDH之步驟的任何一方或此等兩者，同時在二極體區域RSBD中形成n型陰極區域(第一半導體區域)nCa2者。
在此，n型陰極區域nCa2之雜質濃度為比n井區域w1n之雜質濃度高者。此因，與n型陰極區域nCa2同時形成之中耐壓用n井nw2或是高耐壓用n型源極/汲極nSDH的雜質濃度比與n井區域w1n同時形成之元件用n井dnw高。亦即，無須另外步驟，藉由與既有之形成電晶體的步驟同一個步驟，而形成肖特基障壁二極體SBD2時，n型陰極區域nCa2之雜質濃度比n井區域w1n高。
其次，如圖36所示，藉由與使用圖18而說明之步驟相同的步驟，形成n型高耐壓用閘極絕緣膜GIHn、p型高耐壓用閘極絕緣膜GIHp及中耐壓用p井pw2。
此時，本第二種實施形態中，係藉由形成中耐壓用p井pw2之步驟，同時在二極體區域RSBD中形成低濃度p井區域(第二井區域)w2p者。
在此，於本第二種實施形態中，從以希望之尺寸形成低 濃度p井區域w2p之觀點，該低濃度p井區域w2p之雜質濃度須與n型陰極區域nCa2之雜質濃度相同程度。此因製造步驟中頻繁地進行退火處理時，若低濃度p井區域w2p與n型陰極區域nCa2之雜質濃度接近時，則pn接合之邊界位置移動困難。因此，為雜質濃度接近之各擴散層時，尺寸精度提高。
從此種觀點，與n型陰極區域nCa2同時形成之中耐壓用n井nw2或是高耐壓用n型源極/汲極nSDH，以及與低濃度p井區域w2p同時形成之中耐壓用p井pw2，亦始終係相同程度之雜質濃度，且滿足要求。在此，中耐壓用p井pw2基於元件分離之目的而形成於元件用n井dnw內，因此前者一定成為高濃度。因此，本第二種實施形態中，與中耐壓用p井pw2同時形成之低濃度p井區域w2p以及相同程度之雜質濃度的n型陰極區域nCa2之雜質濃度，比與元件用n井dnw同時形成之n井區域w1n高。
後續之步驟係藉由實施與上述第一種實施形態中使用圖19~圖29而說明之方法相同的步驟，而形成本第二種實施形態中之圖37所示構造的半導體裝置。具體而言，係在半導體基板1之主面S1上，形成低耐壓電晶體QL、中耐壓電晶體QM及高耐壓電晶體QH。而後，在同一個半導體基板1之主面S1上，形成本第二種實施形態中使用圖31而說明之構造的肖特基障壁二極體SBD2。進一步形成如由第一布線層M1、第一介層插塞VP1及層間絕緣膜IP2等構成之多層布線層。
如以上所述，本第二種實施形態中，關於使用圖31而說明之結構的肖特基障壁二極體SBD2，亦可藉由與其他場效電晶體QL，QM，QH等同一個步驟而形成於半導體基板1上。此時，本第二種實施形態所例示之肖特基障壁二極體SBD2中，關於與上述第一種實施形態所例示之肖特基障壁二極體SBD1比較而不同之結構的n型陰極區域nCa2及低濃度p井區域w2p，無須導入新的步驟即可形成。因此，採用本第二種實施形態所例示之半導體裝置的製造方法時，不致發生良率降低、製造成本上昇及導入新的檢查步驟。結果可使半導體裝置之可靠性進一步提高。
本第二種實施形態中，按照上述使用圖36之說明，二極體區域RSBD中之低濃度p井區域w2p係藉由與中耐壓電晶體區域RMF中之中耐壓用p井pw2同一個步驟而同時形成者。但是其亦可與下述所示之另外步驟同時形成。
使用圖35而說明之結構之前為同時形成者。繼續，使用圖36而說明之步驟係與中耐壓用p井pw2同時地形成低濃度p井區域w2p，不過本第二種實施形態之變形例中，如圖38所示，不在二極體區域RSBD中形成任何半導體區域。
繼續，如圖39所示，藉由與上述第一種實施形態中使用圖19而說明之步驟相同的步驟，而在低耐壓電晶體區域RLF中形成低耐壓用n井nw3及低耐壓用p井pw3。此時，本第二種實施形態之變形例中，係藉由形成低耐壓用p井pw3之步驟，同時在二極體區域RSBD中形成低濃度p井區域(第二井區域)w3p。在此，本第二種實施形態之變形例 中，圖39所示之低濃度p井區域w3p之雜質濃度係與上述第二種實施形態中圖36所示之低濃度p井區域w2p之雜質濃度相同程度或是比其高。此外，前述以外之結構相同。
其後之步驟，藉由實施與本第二種實施形態之前例示之半導體裝置相同的步驟，而形成與圖37所示者相同的構造。
如以上所述，本第二種實施形態中使用圖31而說明之結構的肖特基障壁二極體SBD2中，低濃度p井區域w2p亦可以與低耐壓用p井pw3同一個步驟而形成低濃度p井區域w3p。藉此，無須新增製造步驟，即可使包圍p型保護環區域pg之低濃度p井區域w2p，w3p之濃度變化。
本發明人評估藉由本第二種實施形態之變形例所形成之肖特基障壁二極體SBD2的電特性。圖40顯示正方向特性，圖41顯示反方向特性。各特性之註記方法與上述顯示電特性之圖(如圖12、圖13等)相同。不過本第二種實施形態之變形例所示構造的肖特基障壁二極體SBD2之特性中，係註記符號ex2b，並以黑實線表示。
此等電特性不論正方向或反方向，均與本第二種實施形態中使用圖33、圖34而顯示之肖特基障壁二極體SBD2的特性大致相同。進一步定量性而言，在正方向特性中，電壓Va＝0.3[V]時之電流Ia＝1.0×10－5 [A]程度，反方向特性中擊穿電壓約為17.5[V]。
如以上所述，即使藉由本第二種實施形態之變形例所示的半導體裝置之製造方法，仍可獲得與上述第一種實施形 態相同之效果。因此，與本第二種實施形態之前例示的半導體裝置之製造方法同樣地，可使半導體裝置之可靠性提高。
(第三種實施形態)上述第一、二種實施形態係例示藉由在形成於半導體基板上之肖特基障壁二極體中，於p型保護環與n型陽極區域之間，形成雜質濃度低之區域，以緩和反方向偏壓時之電場集中的影響，維持正方向電流並使反方向耐壓提高的技術。本第三種實施形態係例示利用反方向偏壓時之耗盡層的擴大，進一步有效地抑制反方向電流之結構的肖特基障壁二極體。
本發明之第三種實施形態的半導體裝置，可發現希望之功能的LCD驅動器，係在同一個半導體晶片中形成由數個場效電晶體等構成之積體電路與肖特基障壁二極體者。
圖42係顯示形成於其半導體晶片內之肖特基障壁二極體SBD3的平面圖者。此外，圖43係顯示圖42之A4－A4線的剖面圖者。以下，使用圖42、圖43詳細地說明本第三種實施形態所例示之肖特基障壁二極體SBD3的結構。在此，係與上述第一種實施形態中使用圖1、圖2而說明之經本發明人檢討之構造的肖特基障壁二極體SBDa作比較來說明。
本第三種實施形態中例示之肖特基障壁二極體SBD3與上述第一種實施形態中經本發明人檢討之肖特基障壁二極體SBDa比較，在p井區域(第一井區域)w1p內具有不同之結構，其以外相同。
首先，肖特基障壁二極體SBD3之p井區域w1p及其中的n 型陰極區域nCa3，係與在本發明人檢討之肖特基障壁二極體SBDa中使用圖2而說明之p井區域w1x及n型陰極區域nCax相同的結構。
本第三種實施形態中，在肖特基障壁二極體SBD3之p井區域w1p內的n型陰極區域nCa3內，以包含p型保護環區域pg之周圍的方式，形成有p型之半導體區域的低濃度p井區域(第二井區域)w2p。低濃度p井區域w2p之雜質濃度為比p型保護環區域pg之雜質濃度低者。亦即，低濃度p井區域w2p隔離形成於陽極導體膜EA之端部的p型保護環區域pg與雜質濃度高之n型陰極區域nCa3。
以上之結構在本第三種實施形態例示之肖特基障壁二極體SBD3中，與在上述第一種實施形態作為本發明人檢討之例所顯示之肖特基障壁二極體SBDa不同。其他結構與使用圖1、圖2而說明之肖特基障壁二極體SBDa相同，因此在此省略說明。
此外，關於本第三種實施形態中例示之以上結構的肖特基障壁二極體SBD3，將彙整各半導體區域之平面尺寸及深度尺寸之一例者顯示於圖44。半導體基板1之平面方向的尺寸中，代表性部位之一例係陰極區域寬WCa＝1.5[μm]，陰極電極寬WCb＝0.86[μm]，保護環寬Wga＝0.32[μm]，低濃度保護環寬Wgb＝0.4[μm]，保護環間距離Lgg＝5[μm]，保護環/陰極間距離Lgc＝2.68[μm]，陰極/供電部間距離Lcs＝2.2[μm]，井/供電間距離Lws＝2.31[μm]。此外，半導體基板1之深度方向的尺寸中代表性部位之一例係井 深度Dw＝5[μm]，供電部深度Ds＝1.1[μm]，陰極深度DCa＝0.8[μm]，分離部深度Dst＝0.35[μm]，保護環深度Dga＝0.25[μm]，低濃度保護環深度Dgb＝0.8[μm]。
本第三種實施形態中，藉由形成上述結構之肖特基障壁二極體SBD3可期待以下之效果。首先，藉由以包括p型保護環區域pg之方式形成低濃度p井區域w2p，而隔離高雜質濃度之p型保護環區域pg與n型陰極區域nCa3所造成之特性提高與上述第二種實施形態中例示之效果相同。亦即，因為在藉由反方向電壓而電場集中之p型保護環區域pg周邊存在雜質濃度低之低濃度p井區域w2p，耗盡層更加擴大，所以可使電場集中緩和，並可使反方向偏壓時之擊穿電壓提高。再者，因為載體之導通路徑的n型陰極區域nCa3係高雜質濃度，所以可保持正方向特性。
除此之外，本第三種實施形態中，載體導通路徑之n型陰極區域nCa3形成於p井區域w1p。再者，p井區域w1p中形成有可供電之p型井供電區域(第四半導體區域)psw、p型半導體區域pc、井供電用導體膜(第三導體膜)Ew及井供電接觸插塞(第三導電部)CPw。在此，肖特基障壁二極體SBD3在動作狀態時，不取決於其偏壓方向，p井區域w1p形成與陽極相同電位而供電。
該狀態下，考慮施加上述反方向電壓之情況時，除了包含p型保護環區域之低濃度p井區域w2p與n型陰極區域nCa3之間的pn接合係反偏壓之外，p井區域w1p與n型陰極區域nCa3間之pn接合亦係反偏壓。因此，施加反方向電壓 時，在n型陰極區域nCa3中，耗盡層係從低濃度p井區域w2p與p井區域w1p之兩方向擴大。在此，肖特基障壁二極體SBD3之載體輸送不取決於正反，而通過被低濃度p井區域w2p與p井區域w1p夾著的區域。因此，施加反方向電壓時，如上述，載體輸送路徑被耗盡層阻礙，可減低反方向電流。
本發明人實際地評估本第三種實施形態所例示之肖特基障壁二極體SBD3的電特性。圖45顯示正方向特性，圖46顯示反方向特性。圖中淡灰色表示之曲線群係表示本發明人檢討之肖特基障壁二極體SBDa，SBDb的該特性者，且係為了作比較而同時記載。註記方法與上述第一種實施形態中之圖12、圖13相同。不過，本第三種實施形態所例示之構造的肖特基障壁二極體SBD3之特性中，係註記符號ex3，且以黑實線表示。
如圖45所示，正方向特性中，如電壓Va＝0.3[V]時，可獲得比電流Ia＝1.0×10－5 [A]稍微下降程度之值。再者，在電壓Va＝0.5[V]附近，對本發明人檢討之肖特基障壁二極體SBDa之特性ref1，成為低了0.5位數程度的電流Ia值。但是，未發現本發明人檢討之其他肖特基障壁二極體SBDb之高上昇電壓、高電阻特性，而顯示良好之上昇特性。此係電特性中特別有助於電流值之提高n型陰極區域nCa3的雜質濃度者產生之效果。
此外，如圖46所示，反方向特性中，從電壓Va＝22.5[V]附近擊穿現象顯著。這是與本發明人檢討之反方向耐壓最 高的肖特基障壁二極體SBDb的擊穿電壓相同程度之值。這與之前例示構造的肖特基障壁二極體SBDa比較，實現了提高7~7.5[V]程度的擊穿電壓，而證實適用本第三種實施形態中例示之上述結構的效果。
如以上所述，採用本第三種實施形態中例示之技術時，可形成對實際使用耐壓13[V]具有9~9.5[V]之餘量的肖特基障壁二極體SBD3，可進一步提高篩選時之施加電壓。結果，可使半導體裝置之可靠性進一步提高。
其次，例示本第三種實施形態所例示之肖特基障壁二極體SBD3形成於半導體基板1上的方法。與上述第一、第二種實施形態同樣地，本第三種實施形態例示之肖特基障壁二極體SBD3中，亦將LCD驅動器形成於與形成之多種元件同一個半導體晶片上。特別是藉由與形成耐壓不同之數種電晶體的步驟同一個步驟，同時亦形成肖特基障壁二極體SBD3。亦即，形成肖特基障壁二極體SBD3之全部步驟歸屬於與上述電晶體之形成步驟的任何一個同一的步驟。
本第三種實施形態例示之半導體裝置的製造方法，使用圖47~圖50依序作說明。在此，許多步驟與在上述第一種實施形態中使用圖14~圖29而說明之半導體裝置的製造方法相同。因此，本第三種實施形態中特別說明形成肖特基障壁二極體SBD3特有之構成要素的步驟，關於與上述第一種實施形態同樣之其他步驟，只要不作特別說明者係省略詳細之說明。
首先，藉由與上述第一種實施形態中，使用圖14、圖15 而說明之步驟相同的步驟，形成圖15所示之構造。亦即，在半導體基板1之主面上形成淺溝型之分離部2。
其次，如圖47所示，藉由與使用圖16而說明之步驟相同的步驟，而形成元件用n井dnw、高耐壓用n井nw1、及高耐壓用p井pw1。此時，本第三種實施形態中，係藉由形成高耐壓用p井pw1之步驟，而同時在二極體區域RSBD中形成p井區域(第一井區域)w1p者。
其次，如圖48所示，藉由與使用圖17而說明之步驟相同的步驟，形成中耐壓用n井nw2、高耐壓用n型源極/汲極nSDH及高耐壓用p型源極/汲極pSDH。此外，藉由形成高耐壓用p型源極/汲極pSDH之步驟，同時在二極體區域RSBD中形成p型井供電區域(第四半導體區域)psw。p型井供電區域psw與圖17中之p型基板供電區域psb同樣地形成。
此時，本第三種實施形態中，係藉由形成中耐壓用n井nw2之步驟，或是形成高耐壓用n型源極/汲極nSDH之步驟的任何一方或此等兩者，同時在二極體區域RSBD中形成n型陰極區域(第一半導體區域)nCa3者。
其次，如圖49所示，藉由與使用圖18、圖19而說明之步驟相同的步驟，形成n型高耐壓用閘極絕緣膜GIHn、p型高耐壓用閘極絕緣膜GIHp、中耐壓用p井pw2、低耐壓用n井nw3及低耐壓用p井pw3。
此時，本第三種實施形態中，係藉由形成中耐壓用p井pw2之步驟，或是形成低耐壓用p井pw3之步驟的任何一 方，同時在二極體區域RSBD中形成低濃度p井區域(第二井區域)w2p者。
後續之步驟係藉由實施與上述第一種實施形態中使用圖20~圖29而說明之方法相同的步驟，而形成本第三種實施形態中之圖50所示構造的半導體裝置。具體而言，係在半導體基板1之主面S1上，形成低耐壓電晶體QL、中耐壓電晶體QM及高耐壓電晶體QH。而後，在同一個半導體基板1之主面S1上，形成本第三種實施形態中使用圖43而說明之構造的肖特基障壁二極體SBD3。進一步形成如由第一布線層M1、第一介層插塞VP1及層間絕緣膜IP2等構成之多層布線層。
在此，本第三種實施形態中，將井供電用導體膜(第三導體膜)Ew及井供電接觸插塞(第三導電部)CPw形成於二極體區域RSBD之步驟，與上述第一種實施形態中，分別使用圖24而說明之基板供電用導體膜Es及使用圖25、圖26而說明之基板供電接觸插塞CPs同樣地形成。
如以上所述，本第三種實施形態中，關於使用圖43而說明之結構的肖特基障壁二極體SBD3，亦可藉由與其他場效電晶體QL，QM，QH等同一個步驟而形成於半導體基板1上。此時，本第三種實施形態所例示之肖特基障壁二極體SBD3中，關於與在上述第一種實施形態作為本發明人檢討之例而顯示之肖特基障壁二極體SBDa比較而不同之結構的低濃度p井區域w2p，亦無須導入新的步驟即可形成。因此，採用本第三種實施形態所例示之半導體裝置的 製造方法時，不致發生良率降低、製造成本上昇及導入新的檢查步驟。結果可使半導體裝置之可靠性進一步提高。
以上，係依據實施形態具體地說明本發明人之發明，不過，本發明並非限定於前述實施形態者，在不脫離其要旨之範圍內當然可作各種變更。
[產業上之可利用性]
本發明如可適用於需要構成液晶顯示器之驅動用積體電路的半導體產業。
1‧‧‧半導體基板
2‧‧‧分離部
2L,3~5‧‧‧絕緣膜
6a~6d‧‧‧障壁金屬
7a,7b,8a,8b‧‧‧導體膜
act‧‧‧數個元件區域
CH‧‧‧接觸孔
CPA‧‧‧陽極接觸插塞(第一導電部)
CPC‧‧‧陰極接觸插塞(第二導電部)
CPs‧‧‧基板供電接觸插塞(第三導電部)
CPt‧‧‧電晶體用接觸插塞(布線用導電部)
CPw‧‧‧井供電接觸插塞(第三導電部)
cs‧‧‧矽化物層(電性連接用導體膜)
dnw‧‧‧元件用n井(元件形成用井區域)
E1‧‧‧導體膜
EA‧‧‧陽極導體膜(第一導體膜)
EC‧‧‧陰極導體膜(第二導體膜)
EH‧‧‧開口部
Es‧‧‧基板供電用導體膜(第三導體膜)
Ew‧‧‧井供電用導體膜(第三導體膜)
GEHn‧‧‧n型高耐壓用閘極電極(第五閘極電極)
GEHp‧‧‧p型高耐壓用閘極電極(第六閘極電極)
GELn‧‧‧n型低耐壓用閘極電極(第一閘極電極)
GELp‧‧‧p型低耐壓用閘極電極(第二閘極電極)
GEMn‧‧‧n型中耐壓用閘極電極(第三閘極電極)
GEMp‧‧‧p型中耐壓用閘極電極(第四閘極電極)
GIHn‧‧‧n型高耐壓用閘極絕緣膜(第五閘極絕緣膜)
GIHp‧‧‧p型高耐壓用閘極絕緣膜(第六閘極絕緣膜)
GILn‧‧‧n型低耐壓用閘極絕緣膜(第一閘極絕緣膜)
GILp‧‧‧p型低耐壓用閘極絕緣膜(第二閘極絕緣膜)
GIMn‧‧‧n型中耐壓用閘極絕緣膜(第三閘極絕緣膜)
GIMp‧‧‧p型中耐壓用閘極絕緣膜(第四閘極絕緣膜)
Ia‧‧‧電流
IP1~IP4‧‧‧層間絕緣膜
IPt‧‧‧保護絕緣膜
M1‧‧‧第一布線層
M2‧‧‧第二布線層
M3‧‧‧第三布線層
ME‧‧‧金屬電極
nCa1~nCa3‧‧‧n型陰極區域(第一半導體區域)
nCb‧‧‧n型陰極導通區域(第三半導體區域)
nCc‧‧‧n型半導體區域
nSDH‧‧‧高耐壓用n型源極/汲極(第五源 極/汲極區域)
nSDL‧‧‧低耐壓用n型源極/汲極(第一源極/汲極區域)
nSDM‧‧‧中耐壓用n型源極/汲極(第三源極/汲極區域)
nw1‧‧‧高耐壓用n井(電晶體形成用第六井區域)
nw2‧‧‧中耐壓用n井(電晶體形成用第四井區域)
nw3‧‧‧低耐壓用n井(電晶體形成用第二井區域)
nxL‧‧‧低耐壓用n型延伸區域
nxM‧‧‧中耐壓用n型延伸區域
pc‧‧‧p型半導體區域
pg‧‧‧p型保護環區域(第二半導體區域)
psa,psb‧‧‧p型基板供電區域(第四半導體區域)
pSDH‧‧‧高耐壓用p型源極/汲極(第六源極/汲極區域)
pSDL‧‧‧低耐壓用p型源極/汲極(第二源極/汲極區域)
pSDM‧‧‧中耐壓用p型源極/汲極(第四源極/汲極區域)
psw‧‧‧p型井供電區域(第四半導體區域)
pw1‧‧‧高耐壓用p井(電晶體形成用第五井區域)
pw2‧‧‧中耐壓用p井(電晶體形成用第三井區域)
pw3‧‧‧低耐壓用p井(電晶體形成用第一井區域)
pxL‧‧‧低耐壓用p型延伸區域
pxM‧‧‧中耐壓用p型延伸區域
QH‧‧‧高耐壓電晶體(第三場效電晶體)
QHn‧‧‧n型高耐壓電晶體
QHp‧‧‧p型高耐壓電晶體
QL‧‧‧低耐壓電晶體(第一場效電晶體)
QLn‧‧‧n型低耐壓電晶體
QLp‧‧‧p型低耐壓電晶體
QM‧‧‧中耐壓電晶體(第二場效電晶體)
QMn‧‧‧n型中耐壓電晶體
QMp‧‧‧p型中耐壓電晶體
RHF‧‧‧高耐壓電晶體區域(第三區域)
RLF‧‧‧低耐壓電晶體區域(第一區域)
RMF‧‧‧中耐壓電晶體區域(第二區域)
RSBD‧‧‧二極體區域(第四區域)
S1‧‧‧主面
SBDa,SBDb,SBD1~SBD3‧‧‧ 肖特基障壁二極體
SP‧‧‧側壁間隔物
ST‧‧‧淺溝部
Va‧‧‧電壓
VP1‧‧‧第一介層插塞
VP2‧‧‧第二介層插塞
VP3‧‧‧第三介層插塞
w1n‧‧‧n井區域(第一井區域)
w1p‧‧‧p井區域(第一井區域)
w2p‧‧‧低濃度p井區域(第二井區域)
w3p‧‧‧低濃度p井區域(第二井區域)
圖1係本發明人檢討之半導體裝置的重要部分平面圖。
圖2係圖1所示之半導體裝置的A1－A1線的重要部分剖面圖。
圖3係顯示圖1所示之半導體裝置中各半導體區域的尺寸之說明圖。
圖4係顯示本發明人檢討之半導體裝置的電特性中之正方向電壓與電流之關係圖。
圖5係顯示本發明人檢討之半導體裝置的電特性中之反方向電壓與電流之關係圖。
圖6係本發明人檢討之其他半導體裝置的重要部分剖面圖。
圖7係顯示本發明人檢討之其他半導體裝置的電特性中之正方向電壓與電流之關係圖。
圖8係顯示本發明人檢討之其他半導體裝置的電特性中之反方向電壓與電流之關係圖。
圖9係本發明第一種實施形態之半導體裝置的重要部分平面圖。
圖10係圖9所示之半導體裝置的A2－A2線的重要部分剖面圖。
圖11係顯示圖9所示之半導體裝置中各半導體區域的尺寸之說明圖。
圖12係顯示本發明第一種實施形態之半導體裝置的電特性中之正方向電壓與電流之關係圖。
圖13係顯示本發明第一種實施形態之半導體裝置的電特性中之反方向電壓與電流之關係圖。
圖14係本發明第一種實施形態之半導體裝置的製造步驟中之重要部分剖面圖。
圖15係繼續圖14之半導體裝置的製造步驟中之重要部分剖面圖。
圖16係繼續圖15之半導體裝置的製造步驟中之重要部分剖面圖。
圖17係繼續圖16之半導體裝置的製造步驟中之重要部分剖面圖。
圖18係繼續圖17之半導體裝置的製造步驟中之重要部分剖面圖。
圖19係繼續圖18之半導體裝置的製造步驟中之重要部分剖面圖。
圖20係繼續圖19之半導體裝置的製造步驟中之重要部分剖面圖。
圖21係繼續圖20之半導體裝置的製造步驟中之重要部分剖面圖。
圖22係繼續圖21之半導體裝置的製造步驟中之重要部分剖面圖。
圖23係繼續圖22之半導體裝置的製造步驟中之重要部分剖面圖。
圖24係繼續圖23之半導體裝置的製造步驟中之重要部分剖面圖。
圖25係繼續圖24之半導體裝置的製造步驟中之重要部分剖面圖。
圖26係繼續圖25之半導體裝置的製造步驟中之重要部分剖面圖。
圖27係繼續圖26之半導體裝置的製造步驟中之重要部分剖面圖。
圖28係繼續圖27之半導體裝置的製造步驟中之重要部分剖面圖。
圖29係繼續圖28之半導體裝置的製造步驟中之重要部分剖面圖。
圖30係本發明其他實施形態之半導體裝置的重要部分平面圖。
圖31係圖30所示之半導體裝置的A3－A3線的重要部分剖面圖。
圖32係顯示圖30所示之半導體裝置中各半導體區域的尺寸之說明圖。
圖33係顯示本發明第二種實施形態之半導體裝置的電特性中之正方向電壓與電流之關係圖。
圖34係顯示本發明第二種實施形態之半導體裝置的電特性中之反方向電壓與電流之關係圖。
圖35係本發明第二種實施形態之半導體裝置的製造步驟中之重要部分剖面圖。
圖36係繼續圖35之半導體裝置的製造步驟中之重要部分剖面圖。
圖37係繼續圖36之半導體裝置的製造步驟中之重要部分剖面圖。
圖38係本發明第二種實施形態之變形例的半導體裝置之製造步驟中的重要部分剖面圖。
圖39係繼續圖38之半導體裝置的製造步驟中之重要部分剖面圖。
圖40係顯示本發明第二種實施形態之變形例的半導體裝置之電特性中的正方向電壓與電流之關係圖。
圖41係顯示本發明第二種實施形態之變形例的半導體裝置之電特性中的反方向電壓與電流之關係圖。
圖42係本發明第三種實施形態之半導體裝置的重要部分平面圖。
圖43係圖42所示之半導體裝置的A4－A4線的重要部分剖面圖。
圖44係顯示圖42所示之半導體裝置中各半導體區域的尺寸之說明圖。
圖45係顯示本發明第三種實施形態之半導體裝置的電特性中之正方向電壓與電流之關係圖。
圖46係顯示本發明第三種實施形態之半導體裝置的電特性中之反方向電壓與電流之關係圖。
圖47係本發明第三種實施形態之半導體裝置的製造步驟中之重要部分剖面圖。
圖48係繼續圖47之半導體裝置的製造步驟中之重要部分剖面圖。
圖49係繼續圖48之半導體裝置的製造步驟中之重要部分剖面圖。
圖50係繼續圖49之半導體裝置的製造步驟中之重要部分剖面圖。
1‧‧‧半導體基板
2‧‧‧分離部
CPA‧‧‧陽極接觸插塞(第一導電部)
CPC‧‧‧陰極接觸插塞(第二導電部)
CPs‧‧‧基板供電接觸插塞(第三導電部)
EA‧‧‧陽極導體膜(第一導體膜)
EC‧‧‧陰極導體膜(第二導體膜)
Es‧‧‧基板供電用導體膜(第三導體膜)
IP1‧‧‧層間絕緣膜
M1‧‧‧第一布線層
nCa1‧‧‧n型陰極區域(第一半導體區域)
nCb‧‧‧n型陰極導通區域(第三半導體區域)
nCc‧‧‧n型半導體區域
pc‧‧‧p型半導體區域
pg‧‧‧p型保護環區域(第二半導體區域)
psa、psb‧‧‧p型基板供電區域(第四半導體區域)
S1‧‧‧主面
SBD1‧‧‧肖特基障壁二極體
w1n‧‧‧n井區域(第一井區域)

Claims (16)

  1. 一種半導體裝置，其特徵為具有：(a)第一導電型之半導體基板；(b)第二導電型之第一井區域，其係形成於前述半導體基板之主面，該第二導電型係與前述第一導電型相反導電型；(c)第二導電型之第一半導體區域，其係在前述第一井區域內，形成於前述半導體基板之主面的一部分；(d)第一導電型之第二半導體區域，其係在前述第一井區域內，以環狀地包圍前述第一半導體區域之方式，形成於前述半導體基板之主面；(e)第一導體膜，其係以一體地覆蓋前述第一半導體區域與前述第二半導體區域之方式，且以分別電性連接於前述第一半導體區域及前述第二半導體區域之方式，形成於前述半導體基板之主面上；(f)第一導電部，其係電性連接於前述第一導體膜；(g)第二導電型之第三半導體區域，其係在前述第一井區域內，隔以分離部而形成於前述第二半導體區域之外側；(h)第二導體膜，其係以覆蓋前述第三半導體區域，且電性連接於前述第三半導體區域之方式，形成於前述半導體基板之主面上；及(i)第二導電部，其係電性連接於前述第二導體膜；前述第一半導體區域與前述第一導體膜之電性連接係肖特基連接，且在前述第一井區域中，前述第一半導體區域與前述第二半導體區域彼此不接觸地隔以距離而形成，前述第二半導體區域在前述第一井區域中形成於前述第一導體膜之端部，前述第一半導體區域之雜質濃度比前述第一井區域之雜質濃度 高。
  2. 如請求項1之半導體裝置，其中在前述半導體基板之主面中具有：第一導電型之第四半導體區域，其係形成於前述第一井區域之外側；第三導體膜，其係以覆蓋前述第四半導體區域，且電性連接於前述第四半導體區域之方式，形成於前述半導體基板之主面；及第三導電部，其係電性連接於前述第三導體膜；前述第四半導體區域之雜質濃度比前述半導體基板之雜質濃度高。
  3. 如請求項2之半導體裝置，其中前述第四半導體區域係以環狀地包圍前述第一井區域外側之方式，形成於前述半導體基板之主面。
  4. 如請求項1之半導體裝置，其中前述半導體基板包含以矽為主體之半導體材料，前述第一導體膜係包含前述矽與金屬元素之化合物的材料。
  5. 如請求項1之半導體裝置，其中前述第三半導體區域之雜質濃度比前述第一半導體區域之雜質濃度高。
  6. 如請求項1之半導體裝置，其中在前述半導體基板上形成有數個場效電晶體。
  7. 一種半導體裝置，其特徵為具有：(a)第一導電型之半導體基板；(b)第二導電型之第一井區域，其係形成於前述半導體基板之主面，該第二導電型係與前述第一導電型相反導電型；(c)第二導電型之第一半導體區域，其係在前述第一井區域內，形成於前述半導體基板之主面；(d)第一導電型之第二井區域，其係在前述第一半導體區域 內，環狀地形成於前述半導體基板之主面；(e)第一導電型之第二半導體區域，其係在前述第二井區域內，環狀地形成於前述半導體基板之主面；(f)第一導體膜，其係以一體地覆蓋前述第二半導體區域及前述第二井區域，與其內側之前述第一半導體區域之方式，且以分別電性連接於前述第一半導體區域及前述第二半導體區域之方式，形成於前述半導體基板之主面上；(g)第一導電部，其係電性連接於前述第一導體膜；(h)第二導電型之第三半導體區域，其係在前述第一半導體區域內，隔以分離部而形成於環狀之前述第二半導體區域的外側；(i)第二導體膜，其係以覆蓋前述第三半導體區域，且電性連接於前述第三半導體區域之方式，形成於前述半導體基板之主面上；及(j)第二導電部，其係電性連接於前述第二導體膜；前述第一半導體區域與前述第一導體膜之電性連接係肖特基連接，且前述第二井區域在前述第一半導體區域中形成於前述第一導體膜之端部，前述第二半導體區域之雜質濃度比前述第二井區域之雜質濃度高，前述第一半導體區域之雜質濃度比前述第一井區域之雜質濃度高。
  8. 一種半導體裝置，其特徵為具有：(a)第一導電型之半導體基板；(b)第一導電型之第一井區域，其係形成於前述半導體基板之主面；(c)第二導電型之第一半導體區域，其係在前述第一井區域內，形成於前述半導體基板之主面，且係與前述第一導電型相反之導電型；(d)第一導電 型之第二井區域，其係在前述第一半導體區域內，環狀地形成於前述半導體基板之主面；(e)第一導電型之第二半導體區域，其係在前述第二井區域內，環狀地形成於前述半導體基板之主面；(f)第一導體膜，其係以一體地覆蓋前述第二半導體區域及前述第二井區域，與其內側之第一半導體區域之方式，且以分別電性連接於前述第一半導體區域及前述第二半導體區域之方式，形成於前述半導體基板之主面上；(g)第一導電部，其係電性連接於前述第一導體膜；(h)第二導電型之第三半導體區域，其係在前述第一半導體區域內，隔以分離部而形成於環狀之前述第二半導體區域的外側；(i)第二導體膜，其係以覆蓋前述第三半導體區域，且電性連接於前述第三半導體區域之方式，形成於前述半導體基板之主面上；(j)第二導電部，其係電性連接於前述第二導體膜；(k)第一導電型之第四半導體區域，其係在前述第一井區域內，以環狀地包圍前述第一半導體區域之方式，形成於前述半導體基板之主面上；(l)第三導體膜，其係以覆蓋前述第四半導體區域且電性連接於前述第四半導體區域之方式，形成於前述半導體基板之主面上；及(m)第三導電部，其係電性連接於前述第三導體膜；前述第一半導體區域與前述第一導體膜之電性連接係肖特基連接，且前述第二井區域在前述第一半導體區域中形成於前述第一導體膜之端部，前述第二半導體區域之雜質濃度比前述第二井區域之雜質濃度高，前述第一井區域之雜質濃度 比前述第四半導體區域之雜質濃度低，且比前述半導體基板之雜質濃度高。
  9. 一種半導體裝置之製造方法，其特徵為具有以下步驟：(a)在第一導電型之半導體基板的主面上，形成藉由分離部而絕緣分離之數個元件區域；(b)在前述數個元件區域中之第一區域形成第一場效電晶體；(c)在前述數個元件區域中之與前述第一區域不同的第二區域，形成耐壓比前述第一場效電晶體高之第二場效電晶體；(d)在前述數個元件區域中之與前述第一區域及前述第二區域不同之第三區域，形成耐壓比前述第二場效電晶體高之第三場效電晶體；(e)在前述第一~第三場效電晶體之源極/汲極區域及閘極電極的表面形成電性連接用導體膜；(f)以電性連接於前述電性連接用導體膜之方式形成布線用導電部；及(g)在前述數個元件區域中之與前述第一~第三區域不同的第四區域形成肖特基障壁二極體；前述(b)步驟具有以下步驟：(b1)在前述半導體基板之主面的一部分形成與前述第一導電型相反導電型之第二導電型的元件形成用井區域；(b2)在包含於前述第一區域中之前述元件形成用井區域的前述數個元件區域中形成：第一導電型之電晶體形成用第一井區域，及第二導電型之電晶體形成用第二井區域；(b3)藉由在前述電晶體形成用第一井區域中，依序形成：第一閘極絕緣膜及第一閘極電極，與第二導電型之第一源極/汲極區域，而形成第二導電型之前述第一場效電晶體；及(b4)藉由在前述電晶體 形成用第二井區域中，依序形成第二閘極絕緣膜及第二閘極電極，與第一導電型之第二源極/汲極區域，而形成第一導電型之前述第一場效電晶體；前述(c)步驟具有以下步驟：(c1)在半導體基板之主面的一部分，與前述(b1)步驟同時形成前述第二導電型之元件形成用井區域；(c2)在包含於前述第二區域中之前述元件形成用井區域的前述數個元件區域中形成：第一導電型之電晶體形成用第三井區域，及第二導電型之電晶體形成用第四井區域；(c3)藉由在前述電晶體形成用第三井區域中，依序形成：第三閘極絕緣膜及第三閘極電極，與第二導電型之第三源極/汲極區域，而形成第二導電型之前述第二場效電晶體；及(c4)藉由在前述電晶體形成用第四井區域中，依序形成：第四閘極絕緣膜及第四閘極電極，與第一導電型之第四源極/汲極區域，而形成第一導電型之前述第二場效電晶體；前述(d)步驟具有以下步驟：(d1)在前述第三區域中之前述數個元件區域中形成：第一導電型之電晶體形成用第五井區域，及第二導電型之電晶體形成用第六井區域；(d2)藉由在前述電晶體形成用第五井區域中形成：第五閘極絕緣膜及第五閘極電極，與第二導電型之第五源極/汲極區域，而形成第二導電型之前述第三場效電晶體；及(d3)藉由在前述電晶體形成用第六井區域中形成：第六閘極絕緣膜及第六閘極電極，與第一導電型之第六源極/汲極區域，而形成第一導電型之前述第三場效電晶體；前述(g)步驟具有以下步驟：(g1) 在前述第四區域中之前述數個元件區域中形成第二導電型之第一井區域；(g2)在前述第一井區域內之前述半導體基板的主面之一部分形成第二導電型之第一半導體區域；(g3)在前述第一井區域內之前述半導體基板的主面上，以環狀地包圍前述第一半導體區域，且不與前述第一半導體區域接觸而隔以距離之方式，形成第一導電型之第二半導體區域；(g4)將前述半導體基板之主面看成正面，以覆蓋環狀地形成之前述第二半導體區域，與在其內側之區域的前述第一井區域及前述第一半導體區域之方式，且分別電性連接於前述第一半導體區域及前述第二半導體區域之方式，在前述半導體基板之主面上形成第一導體膜；(g5)以電性連接於前述第一導體膜之方式形成第一導電部；(g6)在前述第一井區域內，於前述第二半導體區域之外側，隔以前述分離部而形成第二導電型之第三半導體區域；(g7)以覆蓋前述第三半導體區域且電性連接於前述第三半導體區域之方式，在前述半導體基板之主面上形成第二導體膜；及(g8)以電性連接於前述第二導體膜之方式形成第二導電部；前述(g1)步驟中之前述第一井區域，與前述(b1)及(c1)步驟中之前述元件形成用井區域，或是前述(d1)步驟中之前述電晶體形成用第六井區域的任何一方，或是與其等兩方同時形成，前述(g2)步驟中之前述第一半導體區域，與前述(c2)步驟中之前述電晶體形成用第四井區域，或是前述(d2)步驟中之前述第五源極/汲極區域的任何一方，或是與其 等兩方同時形成，前述(g2)步驟中之前述第一半導體區域的雜質濃度形成比前述(g1)步驟中之前述第一井區域的雜質濃度高，前述(g3)步驟中之前述第二半導體區域，與前述(b4)步驟中之前述第二源極/汲極區域，或是前述(c4)步驟中之前述第四源極/汲極區域中的任何一方，或是與其等兩方同時形成，前述(g4)步驟中之前述第一導體膜或是前述(g7)步驟中之前述第二導體膜的任何一方或是此等兩者，與前述(e)步驟中之前述電性連接用導體膜同時形成，前述(g4)步驟中之前述第一導體膜以與前述(g2)步驟中之前述第一半導體區域的電性連接成為肖特基連接之方式而形成，前述(g5)步驟中之前述第一導電部或是前述(g8)步驟中之前述第二導電部的任何一方或是此等兩者，與前述(f)步驟中之前述布線用導電部同時形成，前述(g6)步驟中之前述第三半導體區域與前述(b2)步驟中之前述電晶體形成用第二井區域同時形成。
  10. 如請求項9之半導體裝置的製造方法，其中在前述(g)步驟中之前述肖特基障壁二極體的形成步驟中具有以下步驟：(g9)在前述第四區域中之前述半導體基板的主面，於前述第一井區域之外側形成第一導電型之第四半導體區域；(g10)以覆蓋前述第四半導體區域，且電性連接於前述第四半導體區域之方式，在前述半導體基板之主面上形成第三導體膜；及(g11)以電性連接於前述第三導體膜之方式形成第三導電部；前述(g9)步驟中之前述第四 半導體區域，與前述(d1)步驟中之前述電晶體形成用第五井區域，或是前述(d3)步驟中之前述第六源極/汲極區域的任何一方，或是與其等兩方同時形成，前述(g9)步驟中之前述第四半導體區域的雜質濃度形成比前述半導體基板之雜質濃度高，前述(g10)步驟中之前述第三導體膜與前述(e)步驟中之前述電性連接用導體膜同時形成，前述(g11)步驟中之前述第三導電部與前述(f)步驟中之前述布線用導電部同時形成。
  11. 如請求項10之半導體裝置的製造方法，其中前述(g9)步驟中之前述第四半導體區域係以環狀地包圍前述第一井區域之外側的方式而形成。
  12. 如請求項9之半導體裝置的製造方法，其中前述半導體基板使用以矽為主體之半導體材料而形成，前述(g4)步驟中之前述第一導體膜使用包含前述矽與金屬元素之化合物的材料而形成。
  13. 如請求項9之半導體裝置的製造方法，其中前述(g6)步驟中之前述第三半導體區域的雜質濃度，形成比前述(g2)步驟中之前述第一半導體區域的雜質濃度高。
  14. 一種半導體裝置之製造方法，其特徵為具有以下步驟：(a)在第一導電型之半導體基板的主面上，形成藉由分離部而絕緣分離之數個元件區域；(b)在前述數個元件區域中之第一區域形成第一場效電晶體；(c)在前述數個元件區域中之與前述第一區域不同的第二區域，形成耐壓比前述第一場效電晶體高之第二場效電晶體；(d)在前述數 個元件區域中之與前述第一區域及前述第二區域不同之第三區域，形成耐壓比前述第二場效電晶體高之第三場效電晶體；(e)在前述第一~第三場效電晶體之源極/汲極區域及閘極電極的表面形成電性連接用導體膜；(f)以電性連接於前述電性連接用導體膜之方式形成布線用導電部；及(g)在前述數個元件區域中之與前述第一~第三區域不同的第四區域形成肖特基障壁二極體；前述(b)步驟具有以下步驟：(b1)在前述半導體基板之主面的一部分形成與前述第一導電型相反導電型之第二導電型的元件形成用井區域；(b2)在包含於前述第一區域中之前述元件形成用井區域的前述數個元件區域中形成：第一導電型之電晶體形成用第一井區域，及第二導電型之電晶體形成用第二井區域；(b3)藉由在前述電晶體形成用第一井區域中，依序形成：第一閘極絕緣膜及第一閘極電極，與第二導電型之第一源極/汲極區域，而形成第二導電型之前述第一場效電晶體；及(b4)藉由在前述電晶體形成用第二井區域中，依序形成第二閘極絕緣膜及第二閘極電極，與第一導電型之第二源極/汲極區域，而形成第一導電型之前述第一場效電晶體；前述(c)步驟具有以下步驟：(c1)在前述半導體基板之主面的一部分，與前述(b1)步驟同時形成前述第二導電型之元件形成用井區域；(c2)在包含於前述第二區域中之前述元件形成用井區域的前述數個元件區域中形成：第一導電型之電晶體形成用第三井區域，及第二導電型之電晶體形成用第四 井區域；(c3)藉由在前述電晶體形成用第三井區域中，依序形成：第三閘極絕緣膜及第三閘極電極，與第二導電型之第三源極/汲極區域，而形成第二導電型之前述第二場效電晶體；及(c4)藉由在前述電晶體形成用第四井區域中，依序形成：第四閘極絕緣膜及第四閘極電極，與第一導電型之第四源極/汲極區域，而形成第一導電型之前述第二場效電晶體；前述(d)步驟具有以下步驟：(d1)在前述第三區域中之前述數個元件區域中形成：第一導電型之電晶體形成用第五井區域，及第二導電型之電晶體形成用第六井區域；(d2)藉由在前述電晶體形成用第五井區域中形成：第五閘極絕緣膜及第五閘極電極，與第二導電型之第五源極/汲極區域，而形成第二導電型之前述第三場效電晶體；及(d3)藉由在前述電晶體形成用第六井區域中形成：第六閘極絕緣膜及第六閘極電極，與第一導電型之第六源極/汲極區域，而形成第一導電型之前述第三場效電晶體；前述(g)步驟具有以下步驟：(g1)在前述第四區域中之前述數個元件區域中形成第二導電型之第一井區域；(g2)在前述第一井區域內之前述半導體基板的主面形成第二導電型之第一半導體區域；(g3)在前述第一半導體區域內之前述半導體基板的主面上，環狀地形成第一導電型之第二井區域，並在前述第二井區域內之前述半導體基板的主面上，環狀地形成第一導電型之第二半導體區域；(g4)將前述半導體基板之主面看成正面，以覆蓋環狀地形成之前述第二半導 體區域，與在其內側之區域的前述第二井區域及前述第一半導體區域之方式，且分別電性連接於前述第一半導體區域及前述第二半導體區域之方式，在前述半導體基板之主面上形成第一導體膜；(g5)以電性連接於前述第一導體膜之方式形成第一導電部；(g6)在前述第一半導體區域內，於前述第二半導體區域之外側，隔以前述分離部而形成第二導電型之第三半導體區域；(g7)以覆蓋前述第三半導體區域且電性連接於前述第三半導體區域之方式，在前述半導體基板之主面上形成第二導體膜；及(g8)以電性連接於前述第二導體膜之方式形成第二導電部；前述(g1)步驟中之前述第一井區域，與前述(b1)及(c1)步驟中之前述元件形成用井區域，或是前述(d1)步驟中之前述電晶體形成用第六井區域的任何一方，或是與其等兩方同時形成，前述(g2)步驟中之前述第一半導體區域，與前述(c2)步驟中之前述電晶體形成用第四井區域，或是前述(d2)步驟中之前述第五源極/汲極區域的任何一方，或是與其等兩方同時形成，前述(g2)步驟中之前述第一半導體區域的雜質濃度形成比前述(g1)步驟中之前述第一井區域的雜質濃度高，前述(g3)步驟中之前述第二井區域與前述(c2)步驟中之前述電晶體形成用第三井區域同時形成，前述(g3)步驟中之前述第二半導體區域，與前述(b4)步驟中之前述第二源極/汲極區域，或是前述(c4)步驟中之前述第四源極/汲極區域中的任何一方，或是與其等兩方同時形成，前述(g3)步驟中之前 述第二半導體區域的雜質濃度形成比前述(g3)步驟中之前述第二井區域的雜質濃度高，前述(g4)步驟中之前述第一導體膜或是前述(g7)步驟中之前述第二導體膜的任何一方或是此等兩者，與前述(e)步驟中之前述電性連接用導體膜同時形成，前述(g4)步驟中之前述第一導體膜以與前述(g2)步驟中之前述第一半導體區域的電性連接成為肖特基連接之方式而形成，前述(g5)步驟中之前述第一導電部或是前述(g8)步驟中之前述第二導電部的任何一方或是此等兩者，與前述(f)步驟中之前述布線用導電部同時形成，前述(g6)步驟中之前述第三半導體區域與前述(b2)步驟中之前述電晶體形成用第二井區域同時形成。
  15. 一種半導體裝置之製造方法，其特徵為具有以下步驟：(a)在第一導電型之半導體基板的主面上，形成藉由分離部而絕緣分離之數個元件區域；(b)在前述數個元件區域中之第一區域形成第一場效電晶體；(c)在前述數個元件區域中之與前述第一區域不同的第二區域，形成耐壓比前述第一場效電晶體高之第二場效電晶體；(d)在前述數個元件區域中之與前述第一區域及前述第二區域不同之第三區域，形成耐壓比前述第二場效電晶體高之第三場效電晶體；(e)在前述第一~第三場效電晶體之源極/汲極區域及閘極電極的表面形成電性連接用導體膜；(f)以電性連接於前述電性連接用導體膜之方式形成布線用導電部；及(g)在前述數個元件區域中之與前述第一~第三 區域不同的第四區域形成肖特基障壁二極體；前述(b)步驟具有以下步驟：(b1)在前述半導體基板之主面的一部分形成與前述第一導電型相反導電型之第二導電型的元件形成用井區域；(b2)在包含於前述第一區域中之前述元件形成用井區域的前述數個元件區域中形成：第一導電型之電晶體形成用第一井區域，及第二導電型之電晶體形成用第二井區域；(b3)藉由在前述電晶體形成用第一井區域中，依序形成：第一閘極絕緣膜及第一閘極電極，與第二導電型之第一源極/汲極區域，而形成第二導電型之前述第一場效電晶體；及(b4)藉由在前述電晶體形成用第二井區域中，依序形成第二閘極絕緣膜及第二閘極電極，與第一導電型之第二源極/汲極區域，而形成第一導電型之前述第一場效電晶體；前述(c)步驟具有以下步驟：(c1)在前述半導體基板之主面的一部分，與前述(b1)步驟同時形成前述第二導電型之前述元件形成用井區域；(c2)在包含於前述第二區域中之前述元件形成用井區域的前述數個元件區域中形成：第一導電型之電晶體形成用第三井區域，及第二導電型之電晶體形成用第四井區域；(c3)藉由在前述電晶體形成用第三井區域中，依序形成：第三閘極絕緣膜及第三閘極電極，與第二導電型之第三源極/汲極區域，而形成第二導電型之前述第二場效電晶體；及(c4)藉由在前述電晶體形成用第四井區域中，依序形成：第四閘極絕緣膜及第四閘極電極，與第一導電型之第四源極/汲極區域，而形成第一導 電型之前述第二場效電晶體；前述(d)步驟具有以下步驟：(d1)在前述第三區域中之前述數個元件區域中形成：第一導電型之電晶體形成用第五井區域，及第二導電型之電晶體形成用第六井區域；(d2)藉由在前述電晶體形成用第五井區域中形成：第五閘極絕緣膜及第五閘極電極，與第二導電型之第五源極/汲極區域，而形成第二導電型之前述第三場效電晶體；及(d3)藉由在前述電晶體形成用第六井區域中形成：第六閘極絕緣膜及第六閘極電極，與第一導電型之第六源極/汲極區域，而形成第一導電型之前述第三場效電晶體；前述(g)步驟具有以下步驟：(g1)在前述第四區域中之前述數個元件區域中形成第一導電型之第一井區域；(g2)在前述第一井區域內之前述半導體基板的主面形成第二導電型之第一半導體區域；(g3)在前述第一半導體區域內之前述半導體基板的主面上，環狀地形成第一導電型之第二井區域，並在前述第二井區域內之前述半導體基板的主面上，環狀地形成第一導電型之第二半導體區域；(g4)將前述半導體基板之主面看成正面，以覆蓋環狀地形成之前述第二半導體區域，與在其內側之區域的前述第二井區域及前述第一半導體區域之方式，且分別電性連接於前述第一半導體區域及前述第二半導體區域之方式，而在前述半導體基板之主面上形成第一導體膜；(g5)以電性連接於前述第一導體膜之方式形成第一導電部；(g6)在前述第一半導體區域內，於前述第二半導體區域之外側，隔以 前述分離部而形成第二導電型之第三半導體區域；(g7)以覆蓋前述第三半導體區域且電性連接於前述第三半導體區域之方式，而在前述半導體基板之主面上形成第二導體膜；(g8)以電性連接於前述第二導體膜之方式形成第二導電部；(g9)在前述第一井區域內之前述半導體基板的主面中，以環狀地包圍前述第一半導體區域之方式而形成第一導電型之第四半導體區域；(g10)以覆蓋前述第四半導體區域，且電性連接於前述第四半導體區域之方式，而在前述半導體基板之主面上形成第三導體膜；及(g11)以電性連接於前述第三導體膜之方式形成第三導電部；前述(g1)步驟中之前述第一井區域，與前述(d1)步驟中之前述電晶體形成用第五井區域同時形成，前述(g1)步驟中之前述第一井區域的雜質濃度形成比前述半導體基板之雜質濃度高，前述(g2)步驟中之前述第一半導體區域，與前述(c2)步驟中之前述電晶體形成用第四井區域，或是前述(d2)步驟中之前述第五源極/汲極區域的任何一方，或是與其等兩方同時形成，前述(g2)步驟中之前述第一半導體區域的雜質濃度形成比前述(g1)步驟中之前述第一井區域的雜質濃度高，前述(g3)步驟中之前述第二井區域與前述(c2)步驟中之前述電晶體形成用第三井區域同時形成，前述(g3)步驟中之前述第二半導體區域，與前述(b4)步驟中之前述第二源極/汲極區域，或是前述(c4)步驟中之前述第四源極/汲極區域中的任何一方，或是與其等兩方同時形成，前述(g3)步驟中 之前述第二半導體區域的雜質濃度形成比前述(g3)步驟中之前述第二井區域的雜質濃度高，前述(g4)步驟中之前述第一導體膜、前述(g7)步驟中之前述第二導體膜、前述(g10)步驟中之前述第三導體膜之任何一個或是此等全部，與前述(e)步驟中之前述電性連接用導體膜同時形成，前述(g4)步驟中之前述第一導體膜以與前述(g2)步驟中之前述第一半導體區域的電性連接成為肖特基連接之方式而形成，前述(g5)步驟中之前述第一導電部、前述(g8)步驟中之前述第二導電部、前述(g11)步驟中之前述第三導電部的任何一方或是此等全部，與前述(f)步驟中之前述布線用導電部同時形成，前述(g6)步驟中之前述第三半導體區域與前述(b2)步驟中之前述電晶體形成用第二井區域同時形成，前述(g9)步驟中之前述第四半導體區域與前述(d3)步驟中之前述第六源極/汲極區域同時形成，前述(g9)步驟中之前述第四半導體區域的雜質濃度，形成比前述(g1)步驟中之前述第一井區域的雜質濃度高。
  16. 如請求項14或15之半導體裝置的製造方法，其中前述(g3)步驟中之前述第二井區域，並非與前述(c2)步驟中之前述電晶體形成用第三井區域，而係與前述(b2)步驟中之前述電晶體形成用第一井區域同時形成。
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