JP7013200B2 - ショットキーバリアダイオード - Google Patents
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Description
本発明は、ショットキーバリアダイオードに関する。
特許文献１には、ショットキーバリアダイオードが開示されている。ショットキーバリアダイオードは、ｎ型半導体層を含む。ｎ型半導体層の表層部には、ｐ型半導体領域が形成されている。
ｎ型半導体層の上には、ｎ型半導体層との間でショットキー接合を形成する第１電極が形成されている。ｎ型半導体層の上には、ｐ型半導体領域に電気的に接続された第２電極が形成されている。
ｎ型半導体層の上には、ｎ型半導体層との間でショットキー接合を形成する第１電極が形成されている。ｎ型半導体層の上には、ｐ型半導体領域に電気的に接続された第２電極が形成されている。
ショットキーバリアダイオードの電気的特性の一つに順方向電圧がある。ショットキーバリアダイオードの動作速度は、順方向電圧の値が小さくなるほど速くなり、順方向電圧の値が大きくなるほど遅くなる。したがって、比較的低い値の順方向電圧を有するショットキーバリアダイオードが求められている。
順方向電圧を低減する一つの手法として、半導体層の面積を大きくすることが考えられる。しかし、半導体層の面積を大きくすると、部品そのものが大型化する結果、小型の部品を求める市場の要求に応えることができない。一方で、半導体層の面積を小さくすると、電流経路の縮小に伴って抵抗値が増大し、順方向電圧が増加するという背反がある。
順方向電圧を低減する一つの手法として、半導体層の面積を大きくすることが考えられる。しかし、半導体層の面積を大きくすると、部品そのものが大型化する結果、小型の部品を求める市場の要求に応えることができない。一方で、半導体層の面積を小さくすると、電流経路の縮小に伴って抵抗値が増大し、順方向電圧が増加するという背反がある。
本発明の一実施形態は、小型化および順方向電圧の低減を図ることができるショットキーバリアダイオードを提供することを一つの目的とする。
本発明の一実施形態は、主面を有する半導体層と、前記半導体層の表層部に形成された第１導電型のダイオード領域と、前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、前記半導体層を介して前記ダイオード領域に電気的に接続されるように前記半導体層の主面における前記第１電極層を取り囲む周囲領域の上に形成され、かつ、前記第２電極層に電気的に接続されたコンタクト電極層と、を含む、ショットキーバリアダイオードを提供する。
このショットキーバリアダイオードによれば、半導体層の主面における第１電極層を取り囲む周囲領域の上に、コンタクト電極層が形成されている。このコンタクト電極層は、半導体層を介してダイオード領域に電気的に接続されている。また、このコンタクト電極層は、第２電極層に電気的に接続されている。
したがって、第１電極層からダイオード領域に流れ込んだ電流は、ダイオード領域から半導体層を介して比抵抗が比較的小さいコンタクト電極層に導かれて、第２電極層に至る。これにより、第１電極層および第２電極層の間の電流経路における抵抗値の低減を図ることができるから、順方向電圧の低減を図ることができる。
したがって、第１電極層からダイオード領域に流れ込んだ電流は、ダイオード領域から半導体層を介して比抵抗が比較的小さいコンタクト電極層に導かれて、第２電極層に至る。これにより、第１電極層および第２電極層の間の電流経路における抵抗値の低減を図ることができるから、順方向電圧の低減を図ることができる。
しかも、半導体層の主面の上において第１電極層を取り囲む周囲領域にコンタクト電極層を形成すればよいので、第１電極層および第２電極層の間の順方向電圧の低減を図る上で、必ずしも半導体層の面積を大きくする必要はない。よって、小型化および順方向電圧の低減を図ることができるショットキーバリアダイオードを提供できる。
本発明の一実施形態は、主面を有する半導体層と、前記半導体層の表層部に形成された第１導電型のダイオード領域と、前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、前記ダイオード領域および前記第１導電型不純物領域に電気的に接続されるように前記半導体層の表層部における前記ダイオード領域を取り囲む周囲領域に沿って形成され、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有するコンタクト領域と、前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、を含む、ショットキーバリアダイオードを提供する。
本発明の一実施形態は、主面を有する半導体層と、前記半導体層の表層部に形成された第１導電型のダイオード領域と、前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、前記ダイオード領域および前記第１導電型不純物領域に電気的に接続されるように前記半導体層の表層部における前記ダイオード領域を取り囲む周囲領域に沿って形成され、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有するコンタクト領域と、前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、を含む、ショットキーバリアダイオードを提供する。
このショットキーバリアダイオードによれば、半導体層の表層部におけるダイオード領域を取り囲む周囲領域に、ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有するコンタクト領域が形成されている。このコンタクト電極層は、ダイオード領域および第１導電型不純物領域に電気的に接続されている。
したがって、第１電極層からダイオード領域に流れ込んだ電流は、ダイオード領域から比較的抵抗値の低いコンタクト領域を介して第１導電型不純物領域に流れ込み、第２電極層に至る。これにより、第１電極層および第２電極層の間の電流経路における抵抗値の低減を図ることができるから、順方向電圧の低減を図ることができる。
したがって、第１電極層からダイオード領域に流れ込んだ電流は、ダイオード領域から比較的抵抗値の低いコンタクト領域を介して第１導電型不純物領域に流れ込み、第２電極層に至る。これにより、第１電極層および第２電極層の間の電流経路における抵抗値の低減を図ることができるから、順方向電圧の低減を図ることができる。
しかも、半導体層の表層部におけるダイオード領域を取り囲む周囲領域にコンタクト領域を形成すればよいので、第１電極層および第２電極層の間の順方向電圧の低減を図る上で、必ずしも半導体層の面積を大きくする必要はない。よって、小型化および順方向電圧の低減を図ることができるショットキーバリアダイオードを提供できる。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＳＢＤチップ１の斜視図である。図２は、図１に示すＳＢＤチップ１の上面図である。以下では、ショットキーバリアダイオードがチップ部品に適用された構造を有するＳＢＤ（Schottky Barrier Diode）チップについて説明する。
図１は、本発明の一実施形態に係るＳＢＤチップ１の斜視図である。図２は、図１に示すＳＢＤチップ１の上面図である。以下では、ショットキーバリアダイオードがチップ部品に適用された構造を有するＳＢＤ（Schottky Barrier Diode）チップについて説明する。
ＳＢＤチップ１は、１６０８（１．６ｍｍ×０．８ｍｍ）チップ、１００６（１．０ｍｍ×０．６ｍｍ）チップ、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称されるチップ部品型の半導体装置である。ＳＢＤチップ１は、この形態では、１００６（１．０ｍｍ×０．６ｍｍ）チップである。
図１および図２を参照して、ＳＢＤチップ１は、直方体形状のチップ本体２を含む。チップ本体２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂを含む。
チップ本体２の第１主面３および第２主面４は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、長方形状に形成されている。チップ本体２の側面５Ａ，５Ｂは、チップ本体２の長手方向に沿って延びる一対の長手側面５Ａ、および、チップ本体２の短手方向に沿って延びる一対の短手側面５Ｂを含む。
チップ本体２の第１主面３および第２主面４は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、長方形状に形成されている。チップ本体２の側面５Ａ，５Ｂは、チップ本体２の長手方向に沿って延びる一対の長手側面５Ａ、および、チップ本体２の短手方向に沿って延びる一対の短手側面５Ｂを含む。
「１６０８」、「１００６」、「０６０３」等は、長手側面５Ａの長さおよび短手側面５Ｂの長さによって定義されている。チップ本体２の厚さは、たとえば５０μｍ以上１５０μｍ以下である。
チップ本体２の第１主面３の上には、第１外部端子６および第２外部端子７が間隔を空けて形成されている。
チップ本体２の第１主面３の上には、第１外部端子６および第２外部端子７が間隔を空けて形成されている。
第１外部端子６は、チップ本体２の長手方向一方側の端部（図１および図２において左側の端部）に形成されている。第１外部端子６は、平面視においてチップ本体２の短手方向に沿って延びる長方形状に形成されている。
第２外部端子７は、チップ本体２の長手方向他方側の端部（図１および図２において右側の端部）に形成されている。第２外部端子７は、平面視においてチップ本体２の短手方向に沿って延びる長方形状に形成されている。
第２外部端子７は、チップ本体２の長手方向他方側の端部（図１および図２において右側の端部）に形成されている。第２外部端子７は、平面視においてチップ本体２の短手方向に沿って延びる長方形状に形成されている。
図３は、図１に示すＳＢＤチップ１の内部構造を示す平面図である。図４は、図３のIV-IV線に沿う断面図である。図５は、図３のV-V線に沿う断面図である。図６は、図３のVI-VI線に沿う断面図である。図７Ａは、図４に示す領域VIIAの拡大図である。図７Ｂは、図４に示す領域VIIBの拡大図である。
図３～図６を参照して、チップ本体２は、半導体層１０と、半導体層１０の上に形成された表面絶縁層１１と、表面絶縁層１１の上に形成された表面電極層１２と、表面電極層１２の上に形成された最上絶縁層１３とを含む。
図３～図６を参照して、チップ本体２は、半導体層１０と、半導体層１０の上に形成された表面絶縁層１１と、表面絶縁層１１の上に形成された表面電極層１２と、表面電極層１２の上に形成された最上絶縁層１３とを含む。
チップ本体２の第１主面３は、最上絶縁層１３によって形成されている。チップ本体２の第２主面４は、半導体層１０によって形成されている。チップ本体２の側面５Ａ，５Ｂは、半導体層１０、表面絶縁層１１および最上絶縁層１３によって形成されている。第１外部端子６および第２外部端子７は、最上絶縁層１３の上に互いに間隔を空けて形成されている。
半導体層１０は、この形態では、直方体形状に形成されている。半導体層１０は、一方側の第１主面１４、他方側の第２主面１５、ならびに、第１主面１４および第２主面１５を接続する側面１６Ａ，１６Ｂを含む。半導体層１０の第２主面１５は、チップ本体２の第２主面４を形成している。半導体層１０の側面１６Ａ，１６Ｂは、チップ本体２の側面５Ａ，５Ｂの一部をそれぞれ形成している。
半導体層１０は、ｎ＋型半導体基板１７と、ｎ＋型半導体基板１７の上に形成されたｎ型エピタキシャル層１８とを含む積層構造を有している。
ｎ＋型半導体基板１７は、ｎ＋型シリコン基板を含んでいてもよい。ｎ＋型半導体基板１７は、ｎ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。ｎ＋型半導体基板１７の比抵抗は、１．０ｍΩ・ｃｍ以上５．０ｍΩ・ｃｍ以下（たとえば３．０ｍΩ・ｃｍ程度）であってもよい。
ｎ＋型半導体基板１７は、ｎ＋型シリコン基板を含んでいてもよい。ｎ＋型半導体基板１７は、ｎ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。ｎ＋型半導体基板１７の比抵抗は、１．０ｍΩ・ｃｍ以上５．０ｍΩ・ｃｍ以下（たとえば３．０ｍΩ・ｃｍ程度）であってもよい。
ｎ型エピタキシャル層１８は、ｎ＋型半導体基板１７のｎ型不純物濃度よりも低いｎ型不純物濃度を有する低濃度かつ高抵抗の領域として形成されている。ｎ型エピタキシャル層１８の比抵抗は、０．４Ω・ｃｍ以上１．０Ω・ｃｍ以下（たとえば０．７Ω・ｃｍ程度）であってもよい。
ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上３．０μｍ以下であってもよい。ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上２．５μｍ以下であってもよい。ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上２．２μｍ以下であってもよい。
ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上３．０μｍ以下であってもよい。ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上２．５μｍ以下であってもよい。ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上２．２μｍ以下であってもよい。
図４および図５を参照して、半導体層１０の第１主面１４の表層部には、ｎ型ダイオード領域２０が形成されている。ｎ型ダイオード領域２０は、この形態では、ｎ型エピタキシャル層１８の一部の領域を利用して形成されている。ｎ型ダイオード領域２０は、半導体層１０の第２主面１５側においてｎ＋型半導体基板１７に電気的に接続されている。
ｎ型ダイオード領域２０は、第１外部端子６の直下の領域から半導体層１０の中央領域を横切って第２外部端子７の直下の領域の近傍まで延びている。ｎ型ダイオード領域２０は、平面視において半導体層１０の４辺に平行な長方形状に形成されていてもよい。
ｎ型ダイオード領域２０は、第１外部端子６の直下の領域から半導体層１０の中央領域を横切って第２外部端子７の直下の領域の近傍まで延びている。ｎ型ダイオード領域２０は、平面視において半導体層１０の４辺に平行な長方形状に形成されていてもよい。
半導体層１０の平面面積に対するｎ型ダイオード領域２０の平面面積の比は、０．３以上であってもよい。半導体層１０の平面面積に対するｎ型ダイオード領域２０の平面面積の比は、０．５以上であることが好ましい。
ｎ型ダイオード領域２０は、ｎ型ダイオード領域２０の表層部に形成された表層領域２１と、表層領域２１に対して半導体層１０の第２主面１５側に形成された下層領域２２とを含む。表層領域２１は、ｎ型不純物濃度が比較的低いｎ型低濃度領域である。下層領域２２は、表層領域２１のｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ型高濃度領域である。
ｎ型ダイオード領域２０は、ｎ型ダイオード領域２０の表層部に形成された表層領域２１と、表層領域２１に対して半導体層１０の第２主面１５側に形成された下層領域２２とを含む。表層領域２１は、ｎ型不純物濃度が比較的低いｎ型低濃度領域である。下層領域２２は、表層領域２１のｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ型高濃度領域である。
表層領域２１は、より具体的には、ｎ型不純物およびｐ型不純物を含み、ｎ型不純物のｎ型不純物濃度が、ｐ型不純物のｐ型不純物濃度よりも高いｎ型低濃度領域である。ｎ型不純物は、たとえばリンまたはヒ素を含む。ｐ型不純物は、たとえばホウ素を含む。
この形態では、半導体層１０の第１主面１４の表層部の全域に、ｐ型不純物が導入されている。図４～図７Ｂにおいて、ｐ型不純物が導入された領域および表層領域２１は、二点鎖線によって示されている。
この形態では、半導体層１０の第１主面１４の表層部の全域に、ｐ型不純物が導入されている。図４～図７Ｂにおいて、ｐ型不純物が導入された領域および表層領域２１は、二点鎖線によって示されている。
表層領域２１および下層領域２２を含むｎ型ダイオード領域２０の濃度プロファイルは、図８のグラフを用いて説明される。図８は、ｎ型ダイオード領域２０の濃度プロファイルを示すグラフである。
図８において、縦軸はｎ型不純物濃度であり、横軸は半導体層１０の深さである。横軸は、半導体層１０の第１主面１４を零とした場合の半導体層１０の深さを表している。
図８において、縦軸はｎ型不純物濃度であり、横軸は半導体層１０の深さである。横軸は、半導体層１０の第１主面１４を零とした場合の半導体層１０の深さを表している。
図８では、本実施形態に係るｎ型ダイオード領域２０の濃度プロファイルが実線で示されている。本実施形態に係るｎ型ダイオード領域２０のベースとなるｎ型エピタキシャル層１８は、２．０μｍ以上３．０μｍ以下の厚さＴを有している。
図８では、参考例に係るｎ型ダイオード領域２０の濃度プロファイルが破線で示されている。参考例に係るｎ型ダイオード領域２０のベースとなるｎ型エピタキシャル層１８は、４μｍの厚さＴを有している。
図８では、参考例に係るｎ型ダイオード領域２０の濃度プロファイルが破線で示されている。参考例に係るｎ型ダイオード領域２０のベースとなるｎ型エピタキシャル層１８は、４μｍの厚さＴを有している。
図８を参照して、参考例に係るｎ型ダイオード領域２０は、０μｍ以上３μｍ以下の範囲において１．０×１０１６ｃｍ－３程度の一様なｎ型不純物濃度を有している。
これに対して、本実施形態に係るｎ型ダイオード領域２０では、半導体層１０の第１主面１４側のｎ型不純物濃度が、半導体層１０の第２主面１５側のｎ型不純物濃度よりも低くなっている。
これに対して、本実施形態に係るｎ型ダイオード領域２０では、半導体層１０の第１主面１４側のｎ型不純物濃度が、半導体層１０の第２主面１５側のｎ型不純物濃度よりも低くなっている。
また、本実施形態に係るｎ型ダイオード領域２０では、半導体層１０の第１主面１４から第２主面１５に向かってｎ型不純物濃度が増加（単調に増加）する濃度プロファイルを有している。
本実施形態に係るｎ型ダイオード領域２０のｎ型不純物濃度は、深さ方向のほぼ全域に亘って、参考例に係るｎ型ダイオード領域２０のｎ型不純物濃度よりも増加している。これは、ｎ＋型半導体基板１７のｎ型不純物が拡散可能な領域内に、ｎ型エピタキシャル層１８の全域が形成されたためである。
本実施形態に係るｎ型ダイオード領域２０のｎ型不純物濃度は、深さ方向のほぼ全域に亘って、参考例に係るｎ型ダイオード領域２０のｎ型不純物濃度よりも増加している。これは、ｎ＋型半導体基板１７のｎ型不純物が拡散可能な領域内に、ｎ型エピタキシャル層１８の全域が形成されたためである。
これにより、本実施形態に係るｎ型ダイオード領域２０のｎ型不純物濃度は、参考例に係るｎ型ダイオード領域２０のｎ型不純物濃度よりも増加した。したがって、本実施形態に係るｎ型ダイオード領域２０の抵抗値は、参考例に係るｎ型ダイオード領域２０の抵抗値よりも低い。
本実施形態に係るｎ型ダイオード領域２０は、ｎ型ダイオード領域２０の表層部において、ｎ型不純物濃度の接線の傾き特性が減少から増加に転じる変曲点Ｐを有している。この変曲点Ｐは、表層領域２１および下層領域２２間の境界領域である。
本実施形態に係るｎ型ダイオード領域２０は、ｎ型ダイオード領域２０の表層部において、ｎ型不純物濃度の接線の傾き特性が減少から増加に転じる変曲点Ｐを有している。この変曲点Ｐは、表層領域２１および下層領域２２間の境界領域である。
表層領域２１は、変曲点Ｐおよび半導体層１０の第１主面１４の間の領域に形成されている。下層領域２２は、変曲点Ｐおよびｎ＋型半導体基板１７の間の領域に形成されている。
ｎ型ダイオード領域２０の表層領域２１は、変曲点Ｐ（表層領域２１および下層領域２２間の境界領域）から半導体層１０の第１主面１４に向かって、単位深さ当たりのｎ型不純物濃度の変化量の絶対値が徐々に大きくなる濃度プロファイルを有している。
ｎ型ダイオード領域２０の表層領域２１は、変曲点Ｐ（表層領域２１および下層領域２２間の境界領域）から半導体層１０の第１主面１４に向かって、単位深さ当たりのｎ型不純物濃度の変化量の絶対値が徐々に大きくなる濃度プロファイルを有している。
ｎ型ダイオード領域２０の下層領域２２は、ｎ＋型半導体基板１７から変曲点Ｐに向かって、単位深さ当たりのｎ型不純物濃度の変化量の絶対値が徐々に小さくなる濃度プロファイルを有している。
ｎ型ダイオード領域２０の表層領域２１では、変曲点Ｐから半導体層１０の第１主面１４に向かってｎ型不純物濃度が急激に低下している。半導体層１０の第１主面１４の近傍における表層領域２１の単位深さ当たりのｎ型不純物濃度の変化量の絶対値は、変曲点Ｐ近傍における下層領域２２の単位深さ当たりのｎ型不純物濃度の変化量の絶対値よりも大きい。
ｎ型ダイオード領域２０の表層領域２１では、変曲点Ｐから半導体層１０の第１主面１４に向かってｎ型不純物濃度が急激に低下している。半導体層１０の第１主面１４の近傍における表層領域２１の単位深さ当たりのｎ型不純物濃度の変化量の絶対値は、変曲点Ｐ近傍における下層領域２２の単位深さ当たりのｎ型不純物濃度の変化量の絶対値よりも大きい。
ｎ型ダイオード領域２０の表層部を形成するｎ型不純物の一部は、ｎ型ダイオード領域２０の表層部に導入されたｐ型不純物によって相殺されている。このようにして、表層領域２１の濃度プロファイルが、形成されている。
表層領域２１のｎ型不純物濃度は、１．０×１０１６ｃｍ－３未満である。下層領域２２のｎ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下である。ｎ型ダイオード領域２０の表層部に表層領域２１を設けている理由については、後に詳述する。
表層領域２１のｎ型不純物濃度は、１．０×１０１６ｃｍ－３未満である。下層領域２２のｎ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下である。ｎ型ダイオード領域２０の表層部に表層領域２１を設けている理由については、後に詳述する。
図４～図６を参照して、半導体層１０の第１主面１４の表層部には、ｎ＋型不純物領域２５（第１導電型不純物領域）が形成されている。ｎ＋型不純物領域２５は、ｎ型エピタキシャル層１８に対するｎ型不純物の導入によって形成されている。
ｎ＋型不純物領域２５は、ｎ型ダイオード領域２０（ｎ型エピタキシャル層１８）のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ＋型不純物領域２５は、ｎ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。
ｎ＋型不純物領域２５は、ｎ型ダイオード領域２０（ｎ型エピタキシャル層１８）のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ＋型不純物領域２５は、ｎ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。
ｎ＋型不純物領域２５は、半導体層１０の第１主面１４の表層部において、第２外部端子７の直下の領域に形成されている。ｎ＋型不純物領域２５は、平面視において半導体層１０の短手方向に沿って延びている。
ｎ＋型不純物領域２５は、平面視において半導体層１０の４辺に平行な長方形状に形成されている。ｎ＋型不純物領域２５は、ｎ型ダイオード領域２０に電気的に接続されている。図７Ａを参照して、半導体層１０の第１主面１４においてｎ＋型不純物領域２５が露出する部分には、一段窪んだ第１リセス部２６が形成されている。
ｎ＋型不純物領域２５は、平面視において半導体層１０の４辺に平行な長方形状に形成されている。ｎ＋型不純物領域２５は、ｎ型ダイオード領域２０に電気的に接続されている。図７Ａを参照して、半導体層１０の第１主面１４においてｎ＋型不純物領域２５が露出する部分には、一段窪んだ第１リセス部２６が形成されている。
図４～図６を参照して、表面絶縁層１１は、半導体層１０の第１主面１４の上に形成されている。表面絶縁層１１は、半導体層１０の第１主面１４の全域を被覆している。表面絶縁層１１は、シリコン酸化膜３１と、シリコン酸化膜３１の上に形成されたＵＳＧ（Undoped Silica Glass）膜３２とを含む積層構造を有している。
表面絶縁層１１は、シリコン酸化膜３１またはＵＳＧ膜３２からなる単層構造を有していてもよい。表面絶縁層１１には、ｎ型ダイオード領域２０を露出させる第１開口３３と、ｎ＋型不純物領域２５を露出させる第２開口３４とが形成されている。
表面絶縁層１１は、シリコン酸化膜３１またはＵＳＧ膜３２からなる単層構造を有していてもよい。表面絶縁層１１には、ｎ型ダイオード領域２０を露出させる第１開口３３と、ｎ＋型不純物領域２５を露出させる第２開口３４とが形成されている。
図３を参照して、第１開口３３は、ｎ型ダイオード領域２０の周縁を除く内方領域を露出させるように形成されている。第１開口３３は、ｎ型ダイオード領域２０の各辺に平行な長方形状に形成されている。
第２開口３４は、ｎ＋型不純物領域２５の周縁を除く内方領域を露出させるように形成されている。第２開口３４は、ｎ＋型不純物領域２５の各辺に平行な長方形状に形成されている。
第２開口３４は、ｎ＋型不純物領域２５の周縁を除く内方領域を露出させるように形成されている。第２開口３４は、ｎ＋型不純物領域２５の各辺に平行な長方形状に形成されている。
図４および図５を参照して、半導体層１０の第１主面１４の表層部（ｎ型エピタキシャル層１８の表層部）には、ｐ型ガードリング領域３５が形成されている。ｐ型ガードリング領域３５は、ｎ型ダイオード領域２０の周縁に沿う四角環状に形成されている。
ｐ型ガードリング領域３５は、第１開口３３の内壁に沿って形成されている。ｐ型ガードリング領域３５は、平面視において第１開口３３の内壁を横切って、第１開口３３の内側の領域および外側の領域に跨っている。このようにして、ｐ型ガードリング領域３５は、ｎ型ダイオード領域２０を露出させている。
ｐ型ガードリング領域３５は、第１開口３３の内壁に沿って形成されている。ｐ型ガードリング領域３５は、平面視において第１開口３３の内壁を横切って、第１開口３３の内側の領域および外側の領域に跨っている。このようにして、ｐ型ガードリング領域３５は、ｎ型ダイオード領域２０を露出させている。
第１開口３３の内壁がｎ型ダイオード領域２０に接する部分では、電界が集中し易い。したがって、第１開口３３の内壁と接するようにｐ型ガードリング領域３５を形成することにより、第１開口３３の内壁がｎ型ダイオード領域２０に接する部分で生じる電界を緩和できる。これにより、ＳＢＤチップ１の耐圧の向上を図ることができる。
図３～図５を参照して、表面電極層１２は、表面絶縁層１１の上に形成されている。表面電極層１２は、半導体層１０の比抵抗よりも小さい比抵抗を有する金属材料を含む。表面電極層１２は、表面絶縁層１１の上に形成された第１導電体膜４１と、第１導電体膜４１の上に形成された第２導電体膜４２とを含む積層構造を有している。
図３～図５を参照して、表面電極層１２は、表面絶縁層１１の上に形成されている。表面電極層１２は、半導体層１０の比抵抗よりも小さい比抵抗を有する金属材料を含む。表面電極層１２は、表面絶縁層１１の上に形成された第１導電体膜４１と、第１導電体膜４１の上に形成された第２導電体膜４２とを含む積層構造を有している。
第１導電体膜４１は、窒化チタン層またはチタン層からなる単層構造を有していてもよい。第１導電体膜４１は、窒化チタン層および窒化チタン層の上に形成されたチタン層を含む積層構造を有していてもよい。第１導電体膜４１は、窒化チタン層および／またはチタン層を含むことにより、バリア層として機能する。
第２導電体膜４２は、第１導電体膜４１の比抵抗よりも小さい比抵抗を有する金属材料により形成されている。第２導電体膜４２は、銅、アルミニウム、銅を含む合金またはアルミニウムを含む合金のうちの少なくとも１種の金属材料を含む。
第２導電体膜４２は、第１導電体膜４１の比抵抗よりも小さい比抵抗を有する金属材料により形成されている。第２導電体膜４２は、銅、アルミニウム、銅を含む合金またはアルミニウムを含む合金のうちの少なくとも１種の金属材料を含む。
第２導電体膜４２は、アルミニウム－銅合金（Ａｌ－Ｃｕ合金）を含んでいてもよい。第２導電体膜４２は、アルミニウム－シリコン－銅合金（Ａｌ－Ｓｉ－Ｃｕ合金）を含んでいてもよい。
表面電極層１２は、アノード電極層４３（第１電極層）およびカソード電極層４４（第２電極層）を含む。図３では、クロスハッチングによってアノード電極層４３およびカソード電極層４４が示されている。
表面電極層１２は、アノード電極層４３（第１電極層）およびカソード電極層４４（第２電極層）を含む。図３では、クロスハッチングによってアノード電極層４３およびカソード電極層４４が示されている。
アノード電極層４３は、半導体層１０の長手方向に沿って延びている。アノード電極層４３は、第１開口３３の各辺に平行な長方形状に形成されている。アノード電極層４３は、表面絶縁層１１の上から第１開口３３に入り込んでいる。
アノード電極層４３は、第１開口３３内においてｎ型ダイオード領域２０およびｐ型ガードリング領域３５に電気的に接続されている。アノード電極層４３は、ｎ型ダイオード領域２０との間でショットキー接合を形成している。アノード電極層４３は、より具体的には、ｎ型ダイオード領域２０においてｎ型不純物濃度が比較的低い表層領域２１との間でショットキー接合を形成している。
アノード電極層４３は、第１開口３３内においてｎ型ダイオード領域２０およびｐ型ガードリング領域３５に電気的に接続されている。アノード電極層４３は、ｎ型ダイオード領域２０との間でショットキー接合を形成している。アノード電極層４３は、より具体的には、ｎ型ダイオード領域２０においてｎ型不純物濃度が比較的低い表層領域２１との間でショットキー接合を形成している。
これにより、アノード電極層４３をアノードとし、ｎ型ダイオード領域２０をカソードとするショットキーバリアダイオードＳＢＤが形成されている。ショットキーバリアダイオードＳＢＤは、アノード電極層４３およびｎ型ダイオード領域２０の間の境界領域に形成されている。
カソード電極層４４は、半導体層１０の短手方向に沿って延びている。カソード電極層４４は、第１開口３３の各辺に平行な長方形状に形成されている。カソード電極層４４は、表面絶縁層１１の上から第２開口３４に入り込んでいる。カソード電極層４４は、第２開口３４内においてｎ＋型不純物領域２５に電気的に接続されている。
カソード電極層４４は、半導体層１０の短手方向に沿って延びている。カソード電極層４４は、第１開口３３の各辺に平行な長方形状に形成されている。カソード電極層４４は、表面絶縁層１１の上から第２開口３４に入り込んでいる。カソード電極層４４は、第２開口３４内においてｎ＋型不純物領域２５に電気的に接続されている。
カソード電極層４４は、ｎ＋型不純物領域２５との間でオーミック接合を形成している。このようにして、アノード電極層４３、ｎ型ダイオード領域２０、ｎ＋型半導体基板１７、ｎ＋型不純物領域２５、およびカソード電極層４４を結ぶ電流経路が形成されている。
図３～図６を参照して、表面電極層１２は、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃをさらに含む。コンタクト電極層４５Ａ，４５Ｂ，４５Ｃは、第１コンタクト電極層４５Ａ、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃを含む。
図３～図６を参照して、表面電極層１２は、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃをさらに含む。コンタクト電極層４５Ａ，４５Ｂ，４５Ｃは、第１コンタクト電極層４５Ａ、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃを含む。
コンタクト電極層４５Ａ，４５Ｂ，４５Ｃは、カソード電極層４４に電気的に接続されている。つまり、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃは、アノード電極層４３およびカソード電極層４４を結ぶ電流経路の一部を形成している。
コンタクト電極層４５Ａ，４５Ｂ，４５Ｃは、アノード電極層４３およびカソード電極層４４の間の抵抗値の低減を図るために設けられている。以下、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃおよびその周辺の構造について具体的に説明する。
コンタクト電極層４５Ａ，４５Ｂ，４５Ｃは、アノード電極層４３およびカソード電極層４４の間の抵抗値の低減を図るために設けられている。以下、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃおよびその周辺の構造について具体的に説明する。
図３～図６を参照して、表面絶縁層１１には、コンタクト孔４６Ａ，４６Ｂ，４６Ｃが形成されている。コンタクト孔４６Ａ，４６Ｂ，４６Ｃは、第１コンタクト孔４６Ａ、第２コンタクト孔４６Ｂ、および、第３コンタクト孔４６Ｃを含む。
第１コンタクト孔４６Ａは、表面絶縁層１１において、アノード電極層４３（第１開口３３）を取り囲む第１周囲領域５１に形成されている。第１周囲領域５１は、アノード電極層４３の周縁および半導体層１０の周縁によって区画された領域を含む。
第１コンタクト孔４６Ａは、表面絶縁層１１において、アノード電極層４３（第１開口３３）を取り囲む第１周囲領域５１に形成されている。第１周囲領域５１は、アノード電極層４３の周縁および半導体層１０の周縁によって区画された領域を含む。
第２コンタクト孔４６Ｂは、表面絶縁層１１において、カソード電極層４４（第２開口３４）を取り囲む第２周囲領域５２に形成されている。第２周囲領域５２は、カソード電極層４４の周縁および半導体層１０の周縁によって区画された領域を含む。
第３コンタクト孔４６Ｃは、アノード電極層４３（第１開口３３）およびカソード電極層４４（第２開口３４）の間の中間領域５７に形成されている。
第３コンタクト孔４６Ｃは、アノード電極層４３（第１開口３３）およびカソード電極層４４（第２開口３４）の間の中間領域５７に形成されている。
第１コンタクト孔４６Ａは、第１周囲領域５１において帯状に延びている。第１コンタクト孔４６Ａは、第１コンタクト対向部５３および一対の第１コンタクトライン部５４を含む。
第１コンタクト対向部５３は、平面視において第１開口３３を挟んで第２開口３４と対向している。第１コンタクト対向部５３は、半導体層１０の短手方向に沿って帯状に延びている。第１コンタクト対向部５３は、第１開口３３から間隔を空けて形成されている。
第１コンタクト対向部５３は、平面視において第１開口３３を挟んで第２開口３４と対向している。第１コンタクト対向部５３は、半導体層１０の短手方向に沿って帯状に延びている。第１コンタクト対向部５３は、第１開口３３から間隔を空けて形成されている。
一対の第１コンタクトライン部５４は、第１コンタクト対向部５３から第２開口３４側に向けて引き出されている。より具体的には、一対の第１コンタクトライン部５４は、第１開口３３を挟み込むように第１コンタクト対向部５３の両端部から第２開口３４側に向けて帯状に引き出されている。一対の第１コンタクトライン部５４は、第１開口３３から間隔を空けて形成されている。
第２コンタクト孔４６Ｂは、第２周囲領域５２において帯状に延びている。第２コンタクト孔４６Ｂは、第２コンタクト対向部５５および一対の第２コンタクトライン部５６を含む。
第２コンタクト対向部５５は、半導体層１０の第１主面１４に沿う方向に第２開口３４を挟んで第１開口３３と対向している。第２コンタクト対向部５５は、半導体層１０の短手方向に沿って帯状に延びている。第２コンタクト対向部５５は、第２開口３４から間隔を空けて形成されている。
第２コンタクト対向部５５は、半導体層１０の第１主面１４に沿う方向に第２開口３４を挟んで第１開口３３と対向している。第２コンタクト対向部５５は、半導体層１０の短手方向に沿って帯状に延びている。第２コンタクト対向部５５は、第２開口３４から間隔を空けて形成されている。
一対の第２コンタクトライン部５６は、第２コンタクト対向部５５から第１開口３３側に向けて引き出されている。一対の第２コンタクトライン部５６は、第２開口３４を挟み込むように第２コンタクト対向部５５の両端部から第１開口３３側に向けて帯状に引き出されている。一対の第２コンタクトライン部５６は、第２開口３４から間隔を空けて形成されている。
第３コンタクト孔４６Ｃは、中間領域５７において、半導体層１０の短手方向に沿って帯状に延びている。第３コンタクト孔４６Ｃは、中間領域５７において、第１開口３３および第２開口３４から間隔を空けて形成されている。
一対の第１コンタクトライン部５４は、第２開口３４側の端部において第３コンタクト孔４６Ｃに連通している。第１コンタクト孔４６Ａおよび第３コンタクト孔４６Ｃにより、平面視においてアノード電極層４３（第１開口３３）を取り囲む四角環状のコンタクト孔が形成されている。
一対の第１コンタクトライン部５４は、第２開口３４側の端部において第３コンタクト孔４６Ｃに連通している。第１コンタクト孔４６Ａおよび第３コンタクト孔４６Ｃにより、平面視においてアノード電極層４３（第１開口３３）を取り囲む四角環状のコンタクト孔が形成されている。
一対の第２コンタクトライン部５６は、第１開口３３側の端部において第３コンタクト孔４６Ｃに連通している。第２コンタクト孔４６Ｂおよび第３コンタクト孔４６Ｃにより、平面視においてカソード電極層４４（第２開口３４）を取り囲む四角環状のコンタクト孔が形成されている。
第２コンタクト孔４６Ｂが第２開口３４から間隔を空けて形成されているが、第２コンタクト孔４６Ｂは、第２開口３４に連なっていてもよい。第３コンタクト孔４６Ｃが第２開口３４から間隔を空けて形成されているが、第３コンタクト孔４６Ｃは、第２開口３４に連なっていてもよい。
第２コンタクト孔４６Ｂが第２開口３４から間隔を空けて形成されているが、第２コンタクト孔４６Ｂは、第２開口３４に連なっていてもよい。第３コンタクト孔４６Ｃが第２開口３４から間隔を空けて形成されているが、第３コンタクト孔４６Ｃは、第２開口３４に連なっていてもよい。
第１コンタクト孔４６Ａが延びる方向に直交する方向に関して、第１コンタクト孔４６Ａの幅ＷＡは、１μｍ以上１５μｍ以下（たとえば５μｍ程度）であってもよい。
第２コンタクト孔４６Ｂが延びる方向に直交する方向に関して、第２コンタクト孔４６Ｂの幅ＷＢは、１μｍ以上１５μｍ以下（たとえば１０μｍ程度）であってもよい。
第３コンタクト孔４６Ｃが延びる方向に直交する方向に関して、第３コンタクト孔４６Ｃの幅ＷＣは、１μｍ以上１５μｍ以下（たとえば５μｍ程度）であってもよい。
第２コンタクト孔４６Ｂが延びる方向に直交する方向に関して、第２コンタクト孔４６Ｂの幅ＷＢは、１μｍ以上１５μｍ以下（たとえば１０μｍ程度）であってもよい。
第３コンタクト孔４６Ｃが延びる方向に直交する方向に関して、第３コンタクト孔４６Ｃの幅ＷＣは、１μｍ以上１５μｍ以下（たとえば５μｍ程度）であってもよい。
第１コンタクト電極層４５Ａは、表面絶縁層１１の第１周囲領域５１の上に形成されている。第１コンタクト電極層４５Ａは、第１周囲領域５１において帯状に延びている。第１コンタクト電極層４５Ａは、第１電極対向部６１および一対の第１電極ライン部６２を含む。
第１電極対向部６１は、平面視においてアノード電極層４３を挟んでカソード電極層４４と対向している。第１電極対向部６１は、半導体層１０の短手方向に沿って帯状に延びている。第１電極対向部６１は、アノード電極層４３から間隔を空けて形成されている。
第１電極対向部６１は、平面視においてアノード電極層４３を挟んでカソード電極層４４と対向している。第１電極対向部６１は、半導体層１０の短手方向に沿って帯状に延びている。第１電極対向部６１は、アノード電極層４３から間隔を空けて形成されている。
第１電極対向部６１は、表面絶縁層１１の上から第１コンタクト対向部５３に入り込んでいる。第１電極対向部６１は、第１コンタクト対向部５３内において半導体層１０の第１主面１４に接続されている。
一対の第１電極ライン部６２は、平面視において第１電極対向部６１からカソード電極層４４側に向けて引き出されている。一対の第１電極ライン部６２は、アノード電極層４３を挟み込むように第１電極対向部６１の両端部からカソード電極層４４側に向けて帯状に引き出されている。
一対の第１電極ライン部６２は、平面視において第１電極対向部６１からカソード電極層４４側に向けて引き出されている。一対の第１電極ライン部６２は、アノード電極層４３を挟み込むように第１電極対向部６１の両端部からカソード電極層４４側に向けて帯状に引き出されている。
一対の第１電極ライン部６２は、アノード電極層４３から間隔を空けて形成されている。一対の第１電極ライン部６２は、表面絶縁層１１の上から一対の第１コンタクトライン部５４に入り込んでいる。一対の第１電極ライン部６２は、一対の第１コンタクトライン部５４内において半導体層１０の第１主面１４に接続されている。
第１コンタクト電極層４５Ａが延びる方向に直交する方向に関して、第１コンタクト電極層４５Ａの幅ＤＡは、第１コンタクト孔４６Ａの幅ＷＡよりも幅広に形成されている。第１コンタクト電極層４５Ａの幅ＤＡは、１μｍ以上１５μｍ以下（たとえば８μｍ程度）であってもよい。
第１コンタクト電極層４５Ａが延びる方向に直交する方向に関して、第１コンタクト電極層４５Ａの幅ＤＡは、第１コンタクト孔４６Ａの幅ＷＡよりも幅広に形成されている。第１コンタクト電極層４５Ａの幅ＤＡは、１μｍ以上１５μｍ以下（たとえば８μｍ程度）であってもよい。
第２コンタクト電極層４５Ｂは、表面絶縁層１１の第２周囲領域５２の上に形成されている。第２コンタクト電極層４５Ｂは、第２周囲領域５２において帯状に延びている。第２コンタクト電極層４５Ｂは、第２電極対向部６３および一対の第２電極ライン部６４を含む。
第２電極対向部６３は、平面視においてカソード電極層４４を挟んでアノード電極層４３と対向している。第２電極対向部６３は、半導体層１０の短手方向に沿って帯状に延びている。
第２電極対向部６３は、平面視においてカソード電極層４４を挟んでアノード電極層４３と対向している。第２電極対向部６３は、半導体層１０の短手方向に沿って帯状に延びている。
第２電極対向部６３は、表面絶縁層１１の上から第２コンタクト対向部５５に入り込んでいる。第２電極対向部６３は、第２コンタクト対向部５５内において半導体層１０の第１主面１４に接続されている。
一対の第２電極ライン部６４は、平面視において第２電極対向部６３からアノード電極層４３側に向けて引き出されている。一対の第２電極ライン部６４は、カソード電極層４４を挟み込むように第２電極対向部６３の両端部からアノード電極層４３側に向けて帯状に引き出されている。
一対の第２電極ライン部６４は、平面視において第２電極対向部６３からアノード電極層４３側に向けて引き出されている。一対の第２電極ライン部６４は、カソード電極層４４を挟み込むように第２電極対向部６３の両端部からアノード電極層４３側に向けて帯状に引き出されている。
一対の第２電極ライン部６４は、表面絶縁層１１の上から一対の第２コンタクトライン部５６に入り込んでいる。一対の第２電極ライン部６４は、一対の第２コンタクトライン部５６内において半導体層１０の第１主面１４に接続されている。
第２コンタクト電極層４５Ｂが延びる方向に直交する方向に関して、第２コンタクト電極層４５Ｂの幅ＤＢは、第２コンタクト孔４６Ｂの幅ＷＢよりも幅広に形成されている。第２コンタクト電極層４５Ｂの幅ＤＢは、１μｍ以上２０μｍ以下（たとえば２０μｍ程度）であってもよい。
第２コンタクト電極層４５Ｂが延びる方向に直交する方向に関して、第２コンタクト電極層４５Ｂの幅ＤＢは、第２コンタクト孔４６Ｂの幅ＷＢよりも幅広に形成されている。第２コンタクト電極層４５Ｂの幅ＤＢは、１μｍ以上２０μｍ以下（たとえば２０μｍ程度）であってもよい。
図３に示すように、第２コンタクト電極層４５Ｂにおいて、第２電極対向部６３および一対の第２電極ライン部６４は、その内周の全域においてカソード電極層４４に連なっていてもよい。
つまり、第２コンタクト電極層４５Ｂは、カソード電極層４４の一部を形成していてもよい。他の形態において、第２コンタクト電極層４５Ｂにおいて、第２電極対向部６３および一対の第２電極ライン部６４は、カソード電極層４４から間隔を空けて形成されていてもよい。
つまり、第２コンタクト電極層４５Ｂは、カソード電極層４４の一部を形成していてもよい。他の形態において、第２コンタクト電極層４５Ｂにおいて、第２電極対向部６３および一対の第２電極ライン部６４は、カソード電極層４４から間隔を空けて形成されていてもよい。
第３コンタクト電極層４５Ｃは、表面絶縁層１１の中間領域５７の上に形成されている。第３コンタクト電極層４５Ｃは、中間領域５７において、半導体層１０の短手方向に沿って帯状に延びている。
第３コンタクト電極層４５Ｃは、アノード電極層４３およびカソード電極層４４から間隔を空けて形成されている。第３コンタクト電極層４５Ｃは、表面絶縁層１１の上から第３コンタクト孔４６Ｃに入り込んでいる。第３コンタクト電極層４５Ｃは、第３コンタクト孔４６Ｃ内において半導体層１０の第１主面１４に接続されている。
第３コンタクト電極層４５Ｃは、アノード電極層４３およびカソード電極層４４から間隔を空けて形成されている。第３コンタクト電極層４５Ｃは、表面絶縁層１１の上から第３コンタクト孔４６Ｃに入り込んでいる。第３コンタクト電極層４５Ｃは、第３コンタクト孔４６Ｃ内において半導体層１０の第１主面１４に接続されている。
第３コンタクト電極層４５Ｃが延びる方向に直交する方向に関して、第３コンタクト電極層４５Ｃの幅ＤＣは、第３コンタクト孔４６Ｃの幅ＷＣよりも幅広に形成されている。第３コンタクト電極層４５Ｃの幅ＤＣは、１μｍ以上１５μｍ以下（たとえば８μｍ程度）であってもよい。
第３コンタクト電極層４５Ｃは、カソード電極層４４に連なっていてもよい。つまり、第３コンタクト電極層４５Ｃは、カソード電極層４４の一部を形成していてもよい。他の形態において、第３コンタクト電極層４５Ｃは、カソード電極層４４から間隔を空けて形成されていてもよい。
第３コンタクト電極層４５Ｃは、カソード電極層４４に連なっていてもよい。つまり、第３コンタクト電極層４５Ｃは、カソード電極層４４の一部を形成していてもよい。他の形態において、第３コンタクト電極層４５Ｃは、カソード電極層４４から間隔を空けて形成されていてもよい。
一対の第１電極ライン部６２は、カソード電極層４４側の端部において第３コンタクト電極層４５Ｃと連なっている。これにより、一対の第１電極ライン部６２が、アノード電極層４３を挟み込むように第３コンタクト電極層４５Ｃ（カソード電極層４４）から引き出されている。第１コンタクト電極層４５Ａおよび第３コンタクト電極層４５Ｃにより、平面視においてアノード電極層４３を取り囲む四角環状のコンタクト電極層が形成されている。
一対の第２電極ライン部６４は、アノード電極層４３側の端部において第３コンタクト電極層４５Ｃと連なっている。これにより、一対の第２電極ライン部６４が、カソード電極層４４を挟み込むように第３コンタクト電極層４５Ｃから引き出されている。第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃにより、平面視においてカソード電極層４４を取り囲む四角環状のコンタクト電極層が形成されている。
アノード電極層４３は、カソード電極層４４と対向する対向領域と、カソード電極層４４と対向しない非対向領域とを含む。カソード電極層４４は、アノード電極層４３と対向する対向領域と、アノード電極層４３と対向しない非対向領域とを含む。
第１コンタクト電極層４５Ａは、第１周囲領域５１において、アノード電極層４３の非対向領域に沿うように形成されている。第２コンタクト電極層４５Ｂは、第２周囲領域５２において、カソード電極層４４の非対向領域に沿うように形成されている。第３コンタクト電極層４５Ｃは、中間領域５７において、カソード電極層４４の対向領域と、アノード電極層４３の対向領域に沿うように形成されている。
第１コンタクト電極層４５Ａは、第１周囲領域５１において、アノード電極層４３の非対向領域に沿うように形成されている。第２コンタクト電極層４５Ｂは、第２周囲領域５２において、カソード電極層４４の非対向領域に沿うように形成されている。第３コンタクト電極層４５Ｃは、中間領域５７において、カソード電極層４４の対向領域と、アノード電極層４３の対向領域に沿うように形成されている。
アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流の一部は、半導体層１０を介して、比較的小さい比抵抗を有する第１コンタクト電極層４５Ａ、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃに流れ込み、カソード電極層４４に至る。このようにして、アノード電極層４３およびカソード電極層４４の間に形成される電流経路の抵抗値の低減が図られている。
図４～図６を参照して、この形態では、半導体層１０の第１主面１４の表層部に、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃがさらに形成されている。ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃによって、アノード電極層４３およびカソード電極層４４の間の電流経路の抵抗値の更なる低減が図られている。
ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、半導体層１０の第１主面１４の表層部において、ｎ型ダイオード領域２０の周囲領域に形成されている。図７Ｂを参照して、半導体層１０の第１主面１４においてｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃが露出する部分には、一段窪んだ第２リセス部７１が形成されている。
ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、半導体層１０の第１主面１４の表層部において、ｎ型ダイオード領域２０の周囲領域に形成されている。図７Ｂを参照して、半導体層１０の第１主面１４においてｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃが露出する部分には、一段窪んだ第２リセス部７１が形成されている。
ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ型エピタキシャル層１８に対するｎ型不純物の導入によって形成されている。ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ型ダイオード領域２０（ｎ型エピタキシャル層１８）のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ＋型不純物領域２５のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。
ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ＋型不純物領域２５のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ型不純物濃度が比較的高い高濃度かつ低抵抗の領域として形成されている。
ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、第１コンタクト領域７０Ａ、第２コンタクト領域７０Ｂ、第３コンタクト領域７０Ｃを含む。
第１コンタクト領域７０Ａは、半導体層１０の第１主面１４の表層部において、少なくとも第１コンタクト電極層４５Ａと対向する領域に形成されている。
第２コンタクト領域７０Ｂは、半導体層１０の第１主面１４の表層部において、少なくとも第２コンタクト電極層４５Ｂと対向する領域に形成されている。
第１コンタクト領域７０Ａは、半導体層１０の第１主面１４の表層部において、少なくとも第１コンタクト電極層４５Ａと対向する領域に形成されている。
第２コンタクト領域７０Ｂは、半導体層１０の第１主面１４の表層部において、少なくとも第２コンタクト電極層４５Ｂと対向する領域に形成されている。
第３コンタクト領域７０Ｃは、半導体層１０の第１主面１４の表層部において、少なくとも第３コンタクト電極層４５Ｃと対向する領域に形成されている。
第１コンタクト領域７０Ａは、より具体的には、第１コンタクト電極層４５Ａと対向するように第１電極対向部６１および一対の第１電極ライン部６２に沿って形成されている。第１コンタクト領域７０Ａは、この形態では、第１コンタクト電極層４５Ａの全域と対向している。第１コンタクト領域７０Ａは、ｎ型ダイオード領域２０およびｎ＋型不純物領域２５に電気的に接続されている。
第１コンタクト領域７０Ａは、より具体的には、第１コンタクト電極層４５Ａと対向するように第１電極対向部６１および一対の第１電極ライン部６２に沿って形成されている。第１コンタクト領域７０Ａは、この形態では、第１コンタクト電極層４５Ａの全域と対向している。第１コンタクト領域７０Ａは、ｎ型ダイオード領域２０およびｎ＋型不純物領域２５に電気的に接続されている。
第１コンタクト領域７０Ａは、第１コンタクト孔４６Ａの全域から露出している。第１コンタクト領域７０Ａは、第１コンタクト孔４６Ａ内において第１コンタクト電極層４５Ａに電気的に接続されている。
これにより、ｎ型ダイオード領域２０は、第１コンタクト領域７０Ａを介して、第１コンタクト電極層４５Ａ、ｎ＋型不純物領域２５およびカソード電極層４４に電気的に接続されている。
これにより、ｎ型ダイオード領域２０は、第１コンタクト領域７０Ａを介して、第１コンタクト電極層４５Ａ、ｎ＋型不純物領域２５およびカソード電極層４４に電気的に接続されている。
第２コンタクト領域７０Ｂは、より具体的には、第２コンタクト電極層４５Ｂと対向するように第２電極対向部６３および一対の第２電極ライン部６４に沿って形成されている。第１コンタクト領域７０Ａは、この形態では、第２コンタクト電極層４５Ｂの全域と対向している。第２コンタクト領域７０Ｂは、ｎ型ダイオード領域２０およびｎ＋型不純物領域２５に電気的に接続されている。
第２コンタクト領域７０Ｂは、第２コンタクト孔４６Ｂの全域から露出している。第２コンタクト領域７０Ｂは、第２コンタクト孔４６Ｂ内において第２コンタクト電極層４５Ｂに電気的に接続されている。
これにより、ｎ型ダイオード領域２０は、第２コンタクト領域７０Ｂを介して、第２コンタクト電極層４５Ｂ、ｎ＋型不純物領域２５およびカソード電極層４４に電気的に接続されている。
これにより、ｎ型ダイオード領域２０は、第２コンタクト領域７０Ｂを介して、第２コンタクト電極層４５Ｂ、ｎ＋型不純物領域２５およびカソード電極層４４に電気的に接続されている。
第３コンタクト領域７０Ｃは、より具体的には、第３コンタクト電極層４５Ｃと対向するように第３コンタクト電極層４５Ｃに沿って形成されている。第３コンタクト領域７０Ｃは、この形態では、第３コンタクト電極層４５Ｃの全域と対向している。第３コンタクト領域７０Ｃは、ｎ型ダイオード領域２０およびｎ＋型不純物領域２５に電気的に接続されている。
第３コンタクト領域７０Ｃは、第３コンタクト孔４６Ｃの全域から露出している。第３コンタクト領域７０Ｃは、第３コンタクト孔４６Ｃ内において第３コンタクト電極層４５Ｃに電気的に接続されている。
これにより、ｎ型ダイオード領域２０は、第３コンタクト領域７０Ｃを介して、第３コンタクト電極層４５Ｃ、ｎ＋型不純物領域２５およびカソード電極層４４に電気的に接続されている。
これにより、ｎ型ダイオード領域２０は、第３コンタクト領域７０Ｃを介して、第３コンタクト電極層４５Ｃ、ｎ＋型不純物領域２５およびカソード電極層４４に電気的に接続されている。
アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流の一部は、ｎ型ダイオード領域２０の抵抗値よりも小さい抵抗値を有するｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを介して、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃに流れ込む。
これにより、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃが形成されていない場合に比べて、半導体層１０（ｎ型エピタキシャル層１８）の抵抗値を低減できるから、アノード電極層４３およびカソード電極層４４の間の電流経路の抵抗値をさらに低減できる。
これにより、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃが形成されていない場合に比べて、半導体層１０（ｎ型エピタキシャル層１８）の抵抗値を低減できるから、アノード電極層４３およびカソード電極層４４の間の電流経路の抵抗値をさらに低減できる。
図４～図６を参照して、最上絶縁層１３は、表面電極層１２を被覆するように、表面絶縁層１１の上に形成されている。最上絶縁層１３は、この形態では、表面電極層１２のほぼ全域を被覆している。最上絶縁層１３は、パッシベーション膜８１と、パッシベーション膜８１の上に形成された樹脂膜８２とを含む積層構造を有している。
パッシベーション膜８１は、窒化シリコンを含んでいてもよい。樹脂膜８２は、ポリイミド樹脂を含んでいてもよい。最上絶縁層１３には、アノード電極層４３を露出させるアノードパッド開口８３と、カソード電極層４４を露出させるカソードパッド開口８４とが形成されている。
パッシベーション膜８１は、窒化シリコンを含んでいてもよい。樹脂膜８２は、ポリイミド樹脂を含んでいてもよい。最上絶縁層１３には、アノード電極層４３を露出させるアノードパッド開口８３と、カソード電極層４４を露出させるカソードパッド開口８４とが形成されている。
第１外部端子６は、アノードパッド開口８３内に形成されている。第１外部端子６は、アノードパッド開口８３内においてアノード電極層４３に電気的に接続されている。これにより、第１外部端子６は、アノード電極層４３を介してｎ型ダイオード領域２０に電気的に接続されている。
第１外部端子６は、最上絶縁層１３から突出するように形成されている。第１外部端子６は、最上絶縁層１３を被覆する被覆部を有している。第１外部端子６は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、アノード電極層４３からこの順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
第１外部端子６は、最上絶縁層１３から突出するように形成されている。第１外部端子６は、最上絶縁層１３を被覆する被覆部を有している。第１外部端子６は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、アノード電極層４３からこの順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
第２外部端子７は、カソードパッド開口８４内に形成されている。第２外部端子７は、カソードパッド開口８４内においてカソード電極層４４に電気的に接続されている。これにより、第２外部端子７は、カソード電極層４４を介してｎ型ダイオード領域２０に電気的に接続されている。
第２外部端子７は、最上絶縁層１３から突出するように形成されている。第２外部端子７は、最上絶縁層１３を被覆する被覆部を有している。第２外部端子７は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、カソード電極層４４からこの順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
第２外部端子７は、最上絶縁層１３から突出するように形成されている。第２外部端子７は、最上絶縁層１３を被覆する被覆部を有している。第２外部端子７は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、カソード電極層４４からこの順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
ＳＢＤチップ１の電気的特性と比較するため、図９に示される参考例に係るＳＢＤチップ６０１を用意した。図９Ａは、参考例に係るＳＢＤチップ６０１の内部構造を示す平面図である。図９Ｂは、図９Ａに示すB-B線に沿う断面図である。図９Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
図９Ａを参照して、参考例に係るＳＢＤチップ６０１は、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃ、コンタクト孔４６Ａ，４６Ｂ，４６Ｃおよびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを含まない点を除いて、ＳＢＤチップ１とほぼ同様の構造を有している。参考例に係るＳＢＤチップ６０１において、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
図９Ａを参照して、参考例に係るＳＢＤチップ６０１は、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃ、コンタクト孔４６Ａ，４６Ｂ，４６Ｃおよびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを含まない点を除いて、ＳＢＤチップ１とほぼ同様の構造を有している。参考例に係るＳＢＤチップ６０１において、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
次に、参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の厚さＴ（つまり、ｎ型ダイオード領域２０の厚さ）が、順方向電圧ＶＦ、順方向電流ＩＦ、逆方向電圧ＶＲ、逆方向電流ＩＲおよびブレークダウン電圧ＢＶ等に対してどのような影響を与えるのかについて説明する。
順方向電流ＩＦは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間に順方向電圧ＶＦが印加された状態において、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間を流れる電流である。
順方向電流ＩＦは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間に順方向電圧ＶＦが印加された状態において、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間を流れる電流である。
逆方向電流ＩＲは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間に逆方向電圧ＶＲが印加された状態において、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間を流れる電流である。
ブレークダウン電圧ＢＶとは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間に逆方向電圧ＶＲが印加された状態において、降伏現象が始まり、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間を流れる逆方向電流ＩＲが急激に増加する電圧である。
ブレークダウン電圧ＢＶとは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間に逆方向電圧ＶＲが印加された状態において、降伏現象が始まり、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間を流れる逆方向電流ＩＲが急激に増加する電圧である。
ここでは、下記の表１に示されるように、ｎ型エピタキシャル層１８の厚さＴが異なる４つの参考例に係るＳＢＤチップ６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄを用意した。
ＳＢＤチップ６０１Ａは、ｎ型エピタキシャル層１８の厚さＴが１．５μｍに設定されたＳＢＤチップ６０１である。ＳＢＤチップ６０１Ｂは、ｎ型エピタキシャル層１８の厚さＴが２．０μｍに設定されたＳＢＤチップ６０１である。
ＳＢＤチップ６０１Ｃは、ｎ型エピタキシャル層１８の厚さＴが２．５μｍに設定されたＳＢＤチップ６０１である。ＳＢＤチップ６０１Ｄは、ｎ型エピタキシャル層１８の厚さＴが３．８μｍに設定されたＳＢＤチップ６０１である。
ＳＢＤチップ６０１Ｃは、ｎ型エピタキシャル層１８の厚さＴが２．５μｍに設定されたＳＢＤチップ６０１である。ＳＢＤチップ６０１Ｄは、ｎ型エピタキシャル層１８の厚さＴが３．８μｍに設定されたＳＢＤチップ６０１である。
ＳＢＤチップ６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄの順方向電圧ＶＦ、逆方向電流ＩＲおよびブレークダウン電圧ＢＶをシミュレーションにより求めた結果が、図１０～図１５に示されている。
図１０は、表１に示す参考例に係るＳＢＤチップ６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄにおいて、ｎ型エピタキシャル層１８の厚さＴと順方向電圧ＶＦとの関係を説明するためのグラフである。
図１０は、表１に示す参考例に係るＳＢＤチップ６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄにおいて、ｎ型エピタキシャル層１８の厚さＴと順方向電圧ＶＦとの関係を説明するためのグラフである。
図１０において、縦軸は順方向電圧ＶＦであり、横軸はｎ型エピタキシャル層１８の厚さＴである。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１０を参照して、ｎ型エピタキシャル層１８の厚さＴが小さくなると順方向電圧ＶＦが小さくなった。また、ｎ型エピタキシャル層１８の厚さＴが大きくなると順方向電圧ＶＦが大きくなった。
図１０を参照して、ｎ型エピタキシャル層１８の厚さＴが小さくなると順方向電圧ＶＦが小さくなった。また、ｎ型エピタキシャル層１８の厚さＴが大きくなると順方向電圧ＶＦが大きくなった。
ｎ型エピタキシャル層１８の厚さＴの増加に応じて順方向電圧ＶＦが増加するのは、ｎ型エピタキシャル層１８の厚さＴの増加に応じた分だけ抵抗値が増加するためであると考えられる。
このことから、ｎ型エピタキシャル層１８の厚さＴを小さくして、ｎ型エピタキシャル層１８の抵抗値を低減することにより、低い順方向電圧ＶＦを実現できることが分かった。
このことから、ｎ型エピタキシャル層１８の厚さＴを小さくして、ｎ型エピタキシャル層１８の抵抗値を低減することにより、低い順方向電圧ＶＦを実現できることが分かった。
図１１は、表１に示す参考例に係るＳＢＤチップ６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄにおいて、ｎ型エピタキシャル層１８の厚さＴと逆方向電流ＩＲとの関係を説明するためのグラフである。
図１１において、縦軸は逆方向電流ＩＲであり、横軸はｎ型エピタキシャル層１８の厚さＴである。逆方向電流ＩＲは、逆方向電圧ＶＲが１０Ｖのときの、第１外部端子６および第２外部端子７の間に流れる電流である。
図１１において、縦軸は逆方向電流ＩＲであり、横軸はｎ型エピタキシャル層１８の厚さＴである。逆方向電流ＩＲは、逆方向電圧ＶＲが１０Ｖのときの、第１外部端子６および第２外部端子７の間に流れる電流である。
図１１を参照して、ｎ型エピタキシャル層１８の厚さＴが小さくなると逆方向電流ＩＲが大きくなった。また、ｎ型エピタキシャル層１８の厚さＴが大きくなると逆方向電流ＩＲが小さくなった。
ｎ型エピタキシャル層１８の厚さＴの減少に応じて、逆方向電流ＩＲが増加するのは、ｎ＋型半導体基板１７から拡散するｎ型不純物に起因すると考えられる。
ｎ型エピタキシャル層１８の厚さＴの減少に応じて、逆方向電流ＩＲが増加するのは、ｎ＋型半導体基板１７から拡散するｎ型不純物に起因すると考えられる。
より具体的には、ｎ型エピタキシャル層１８の厚さＴが小さくなると、ｎ＋型半導体基板１７から拡散するｎ型不純物により、ｎ型エピタキシャル層１８、とりわけｎ型エピタキシャル層１８の表層部のｎ型不純物濃度が増加しやすくなる。
その結果、表面電極層１２およびｎ型エピタキシャル層１８の間において漏れ電流が増加し、逆方向電流ＩＲが増加したと考えられる。
その結果、表面電極層１２およびｎ型エピタキシャル層１８の間において漏れ電流が増加し、逆方向電流ＩＲが増加したと考えられる。
特に、ｎ型エピタキシャル層１８の厚さＴが２μｍ未満の領域では、ｎ＋型半導体基板１７から拡散するｎ型不純物がｎ型エピタキシャル層１８に与える影響が大きくなる結果、逆方向電流ＩＲが急激に増加する。
よって、ｎ型エピタキシャル層１８の厚さＴを小さくする場合において、ｎ型エピタキシャル層１８、とりわけｎ型エピタキシャル層１８の表層部のｎ型不純物濃度の増加を抑制することにより、逆方向電流ＩＲの増加を抑制できることがわかった。
よって、ｎ型エピタキシャル層１８の厚さＴを小さくする場合において、ｎ型エピタキシャル層１８、とりわけｎ型エピタキシャル層１８の表層部のｎ型不純物濃度の増加を抑制することにより、逆方向電流ＩＲの増加を抑制できることがわかった。
図１２は、表１に示す参考例に係るＳＢＤチップ６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄにおいて、ｎ型エピタキシャル層１８の厚さＴとブレークダウン電圧ＢＶとの関係を説明するためのグラフである。
図１２において、縦軸はブレークダウン電圧ＢＶであり、横軸はｎ型エピタキシャル層１８の厚さＴである。ブレークダウン電圧ＢＶは、逆方向電流ＩＲが１ｍＡのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１２において、縦軸はブレークダウン電圧ＢＶであり、横軸はｎ型エピタキシャル層１８の厚さＴである。ブレークダウン電圧ＢＶは、逆方向電流ＩＲが１ｍＡのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１２を参照して、ｎ型エピタキシャル層１８の厚さＴが小さくなるとブレークダウン電圧ＢＶが小さくなった。また、ｎ型エピタキシャル層１８の厚さＴが大きくなるとブレークダウン電圧ＢＶが大きくなった。
図１０～図１２を参照して、比較的低い順方向電圧ＶＦを実現しようとすると、逆方向電流ＩＲが増加することが分かった。また、比較的低い順方向電圧ＶＦを実現しようとすると、ブレークダウン電圧ＢＶが低下することが分かった。
図１０～図１２を参照して、比較的低い順方向電圧ＶＦを実現しようとすると、逆方向電流ＩＲが増加することが分かった。また、比較的低い順方向電圧ＶＦを実現しようとすると、ブレークダウン電圧ＢＶが低下することが分かった。
したがって、順方向電圧ＶＦおよび逆方向電流ＩＲの間には、背反の関係が存在していることがわかった。また、順方向電圧ＶＦおよびブレークダウン電圧ＢＶの間にも、背反の関係が存在していることがわかった。
このことから、ｎ型エピタキシャル層１８の厚さＴを適切な値に設定することにより、低順方向電圧ＶＦ、低逆方向電流ＩＲおよび高ブレークダウン電圧ＢＶを実現できることが分かった。
このことから、ｎ型エピタキシャル層１８の厚さＴを適切な値に設定することにより、低順方向電圧ＶＦ、低逆方向電流ＩＲおよび高ブレークダウン電圧ＢＶを実現できることが分かった。
次に、参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の比抵抗が、順方向電圧ＶＦ、順方向電流ＩＦ、逆方向電圧ＶＲ、逆方向電流ＩＲおよびブレークダウン電圧ＢＶ等にどのような影響を与えるのかについて説明する。
ｎ型エピタキシャル層１８の比抵抗は、ｎ型ダイオード領域２０の比抵抗でもある。ｎ型エピタキシャル層１８の比抵抗が小さいことは、ｎ型エピタキシャル層１８のｎ型不純物濃度が高いことを意味している。ｎ型エピタキシャル層１８の比抵抗が大きいことは、ｎ型エピタキシャル層１８のｎ型不純物濃度が低いことを意味している。
ｎ型エピタキシャル層１８の比抵抗は、ｎ型ダイオード領域２０の比抵抗でもある。ｎ型エピタキシャル層１８の比抵抗が小さいことは、ｎ型エピタキシャル層１８のｎ型不純物濃度が高いことを意味している。ｎ型エピタキシャル層１８の比抵抗が大きいことは、ｎ型エピタキシャル層１８のｎ型不純物濃度が低いことを意味している。
ここでは、下記の表２に示されるように、ｎ型エピタキシャル層１８の比抵抗がそれぞれ異なる３つのＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇを用意した。
ＳＢＤチップ６０１Ｅは、ｎ型エピタキシャル層１８の比抵抗が０．２Ω・ｃｍに設定されたＳＢＤチップ６０１である。ＳＢＤチップ６０１Ｆは、ｎ型エピタキシャル層１８の比抵抗が０．４Ω・ｃｍに設定されたＳＢＤチップ６０１である。ＳＢＤチップ６０１Ｇは、ｎ型エピタキシャル層１８の比抵抗が０．７Ω・ｃｍに設定されたＳＢＤチップ６０１である。
ＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇのｎ型エピタキシャル層１８の厚さＴは、３．８μｍ程度である。
ＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇの順方向電圧ＶＦ、逆方向電流ＩＲおよびブレークダウン電圧ＢＶをシミュレーションにより求めた結果が、図１３～図１５に示されている。
ＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇの順方向電圧ＶＦ、逆方向電流ＩＲおよびブレークダウン電圧ＢＶをシミュレーションにより求めた結果が、図１３～図１５に示されている。
図１３は、表２に示す参考例に係るＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇにおいて、ｎ型エピタキシャル層１８の比抵抗と順方向電圧ＶＦとの関係を説明するためのグラフである。
図１３において、縦軸は順方向電圧ＶＦであり、横軸はｎ型エピタキシャル層１８の比抵抗である。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１３において、縦軸は順方向電圧ＶＦであり、横軸はｎ型エピタキシャル層１８の比抵抗である。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１３を参照して、ｎ型エピタキシャル層１８の比抵抗が小さくなると、順方向電圧ＶＦが小さくなった。また、ｎ型エピタキシャル層１８の比抵抗が大きくなると、順方向電圧ＶＦが大きくなった。
このことから、ｎ型エピタキシャル層１８の比抵抗を小さくすることにより、低い順方向電圧ＶＦを実現できることが分かった。
このことから、ｎ型エピタキシャル層１８の比抵抗を小さくすることにより、低い順方向電圧ＶＦを実現できることが分かった。
図１０では、ｎ型エピタキシャル層１８の抵抗値を低減することにより、低い順方向電圧ＶＦを得ることができることを述べた。これは、比抵抗の低下に応じて、順方向電圧ＶＦが低下する特性を示す図１３によっても、裏付けられている。
図１４は、表２に示す参考例に係るＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇにおいて、ｎ型エピタキシャル層１８の比抵抗と逆方向電流ＩＲとの関係を説明するためのグラフである。
図１４は、表２に示す参考例に係るＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇにおいて、ｎ型エピタキシャル層１８の比抵抗と逆方向電流ＩＲとの関係を説明するためのグラフである。
図１４において、縦軸は逆方向電流ＩＲであり、横軸はｎ型エピタキシャル層１８の比抵抗である。逆方向電流ＩＲは、逆方向電圧ＶＲが１０Ｖのときの、第１外部端子６および第２外部端子７の間を流れる電流である。
図１４を参照して、ｎ型エピタキシャル層１８の比抵抗が小さくなると、逆方向電流ＩＲが大きくなった。また、ｎ型エピタキシャル層１８の比抵抗が大きくなると、逆方向電流ＩＲが小さくなった。
図１４を参照して、ｎ型エピタキシャル層１８の比抵抗が小さくなると、逆方向電流ＩＲが大きくなった。また、ｎ型エピタキシャル層１８の比抵抗が大きくなると、逆方向電流ＩＲが小さくなった。
このことから、ｎ型エピタキシャル層１８の比抵抗を大きくすることにより、低い逆方向電流ＩＲを実現できることが分かった。
図１１では、ｎ＋型半導体基板１７から拡散したｎ型不純物に起因するｎ型エピタキシャル層１８のｎ型不純物濃度の増加により、逆方向電流ＩＲが増加することを述べた。これは、比抵抗の低下に応じて、逆方向電流ＩＲが増加する特性を示す図１４によっても、裏付けられている。
図１１では、ｎ＋型半導体基板１７から拡散したｎ型不純物に起因するｎ型エピタキシャル層１８のｎ型不純物濃度の増加により、逆方向電流ＩＲが増加することを述べた。これは、比抵抗の低下に応じて、逆方向電流ＩＲが増加する特性を示す図１４によっても、裏付けられている。
図１５は、表２に示す参考例に係るＳＢＤチップ６０１Ｅ，６０１Ｆ，６０１Ｇにおいて、ｎ型エピタキシャル層１８の比抵抗とブレークダウン電圧ＢＶとの関係を説明するためのグラフである。
図１５において、縦軸はブレークダウン電圧ＢＶであり、横軸はｎ型エピタキシャル層１８の比抵抗である。ブレークダウン電圧ＢＶは、逆方向電流ＩＲが１ｍＡのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１５において、縦軸はブレークダウン電圧ＢＶであり、横軸はｎ型エピタキシャル層１８の比抵抗である。ブレークダウン電圧ＢＶは、逆方向電流ＩＲが１ｍＡのときの、第１外部端子６および第２外部端子７の間の電圧である。
図１５を参照して、ｎ型エピタキシャル層１８の比抵抗が小さくなるとブレークダウン電圧ＢＶが小さくなった。また、ｎ型エピタキシャル層１８の比抵抗が大きくなるとブレークダウン電圧ＢＶが大きくなった。
このことから、ｎ型エピタキシャル層１８の比抵抗を大きくすることにより、高いブレークダウン電圧ＢＶを実現できることが分かった。
このことから、ｎ型エピタキシャル層１８の比抵抗を大きくすることにより、高いブレークダウン電圧ＢＶを実現できることが分かった。
図１３～図１５を参照して、比較的低い順方向電圧ＶＦを実現しようとすると、逆方向電流ＩＲが増加してしまう。また、比較的低い順方向電圧ＶＦを実現しようとすると、ブレークダウン電圧ＢＶが低下してしまう。
したがって、順方向電圧ＶＦおよび逆方向電流ＩＲの間には、背反の関係が存在していることが分かった。また、順方向電圧ＶＦおよびブレークダウン電圧ＢＶの間にも、背反の関係が存在していることが分かった。
したがって、順方向電圧ＶＦおよび逆方向電流ＩＲの間には、背反の関係が存在していることが分かった。また、順方向電圧ＶＦおよびブレークダウン電圧ＢＶの間にも、背反の関係が存在していることが分かった。
このことから、ｎ型エピタキシャル層１８の比抵抗を適切な値に設定することにより、低順方向電圧ＶＦ、低逆方向電流ＩＲおよび高ブレークダウン電圧ＢＶを実現できることが分かった。
図１０～図１２から、ｎ型エピタキシャル層１８の厚さＴは、小さい方が好ましいことが理解される。しかし、ｎ型エピタキシャル層１８の厚さＴが２μｍ未満になると、逆方向電流ＩＲが急激に増加する。これは、ｎ＋型半導体基板１７からのｎ型不純物の拡散によるｎ型エピタキシャル層１８のｎ型不純物濃度の増加に起因する。
図１０～図１２から、ｎ型エピタキシャル層１８の厚さＴは、小さい方が好ましいことが理解される。しかし、ｎ型エピタキシャル層１８の厚さＴが２μｍ未満になると、逆方向電流ＩＲが急激に増加する。これは、ｎ＋型半導体基板１７からのｎ型不純物の拡散によるｎ型エピタキシャル層１８のｎ型不純物濃度の増加に起因する。
したがって、ｎ型エピタキシャル層１８のｎ型不純物濃度は小さい方が好ましいが、ｎ型エピタキシャル層１８の厚さＴは、２μｍ以上であることが好ましいことが理解される。
そして、ｎ型エピタキシャル層１８の薄化に伴う逆方向電流ＩＲの抑制の観点から、ｎ型エピタキシャル層１８の表層部のｎ型不純物濃度を低くすればよいことが理解される。
そして、ｎ型エピタキシャル層１８の薄化に伴う逆方向電流ＩＲの抑制の観点から、ｎ型エピタキシャル層１８の表層部のｎ型不純物濃度を低くすればよいことが理解される。
さらに、図１３～図１５から、ｎ型エピタキシャル層１８の比抵抗は大きい方が好ましいことが理解される。より具体的には、ｎ型エピタキシャル層１８は、ｎ型エピタキシャル層１８の比抵抗が０．４Ω・ｃｍ以上となるｎ型不純物濃度で形成されることが好ましいことが理解される。
ＳＢＤチップ１は、参考例に係るＳＢＤチップ６０１とは異なり、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃ、コンタクト孔４６Ａ，４６Ｂ，４６Ｃおよびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを含む。
ＳＢＤチップ１は、参考例に係るＳＢＤチップ６０１とは異なり、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃ、コンタクト孔４６Ａ，４６Ｂ，４６Ｃおよびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを含む。
ＳＢＤチップ１では、ｎ型エピタキシャル層１８の厚さＴが、２．０μｍ以上３．０μｍ以下に設定されている。ｎ型エピタキシャル層１８の厚さＴは、より具体的には、２．０μｍ以上２．５μｍ以下である。
ＳＢＤチップ１では、ｎ型エピタキシャル層１８の比抵抗が、０．４Ω・ｃｍ以上に設定されている。ｎ型エピタキシャル層１８の比抵抗は、より具体的には、０．７Ω・ｃｍ以上１．０Ω・ｃｍ以下に設定されている。
ＳＢＤチップ１では、ｎ型エピタキシャル層１８の比抵抗が、０．４Ω・ｃｍ以上に設定されている。ｎ型エピタキシャル層１８の比抵抗は、より具体的には、０．７Ω・ｃｍ以上１．０Ω・ｃｍ以下に設定されている。
さらに、ＳＢＤチップ１では、ｎ型ダイオード領域２０の表層部に表層領域２１が形成されている（図８等も参照）。表層領域２１は、ｎ型不純物およびｐ型不純物を含む。
この表層領域２１により、ｎ＋型半導体基板１７からのｎ型不純物の拡散によるｎ型エピタキシャル層１８のｎ型不純物濃度の変動が抑制されている。表層領域２１は、とりわけｎ型エピタキシャル層１８の表層部のｎ型不純物濃度の増加を抑制している。
この表層領域２１により、ｎ＋型半導体基板１７からのｎ型不純物の拡散によるｎ型エピタキシャル層１８のｎ型不純物濃度の変動が抑制されている。表層領域２１は、とりわけｎ型エピタキシャル層１８の表層部のｎ型不純物濃度の増加を抑制している。
以下、図１６～図２３を参照して、ＳＢＤチップ１の電気的特性を順に説明する。ＳＢＤチップ１の電気的特性は、シミュレーションにより求められている。
図１６は、図１に示すＳＢＤチップ１の順方向電圧ＶＦ－順方向電流ＩＦ特性を示すグラフである。図１６において、縦軸は順方向電流ＩＦであり、横軸は順方向電圧ＶＦである。
図１６は、図１に示すＳＢＤチップ１の順方向電圧ＶＦ－順方向電流ＩＦ特性を示すグラフである。図１６において、縦軸は順方向電流ＩＦであり、横軸は順方向電圧ＶＦである。
図１６を参照して、第１外部端子６および第２外部端子７の間の順方向電流ＩＦが１Ａのとき、第１外部端子６および第２外部端子７の間の順方向電圧ＶＦが０．３６Ｖ以下という結果が得られた。第１外部端子６および第２外部端子７の間の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間の順方向電圧ＶＦが０．４４Ｖ未満という結果が得られた。
図１７は、図１に示すＳＢＤチップ１の逆方向電圧ＶＲ－逆方向電流ＩＲ特性を示すグラフである。図１７において、縦軸は逆方向電流ＩＲであり、横軸は逆方向電圧ＶＲである。
図１７を参照して、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが１０Ｖのとき、第１外部端子６および第２外部端子７の間の逆方向電流ＩＲが１．０×１０－４Ａ以下という結果が得られた。第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが２０Ｖのとき、第１外部端子６および第２外部端子７の間の逆方向電流ＩＲが１．０×１０－３Ａ以下という結果が得られた。
図１７を参照して、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが１０Ｖのとき、第１外部端子６および第２外部端子７の間の逆方向電流ＩＲが１．０×１０－４Ａ以下という結果が得られた。第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが２０Ｖのとき、第１外部端子６および第２外部端子７の間の逆方向電流ＩＲが１．０×１０－３Ａ以下という結果が得られた。
図１８は、図１に示すＳＢＤチップ１の逆方向電圧ＶＲ－逆方向電流ＩＲ特性を示すグラフであって、ブレークダウン電圧ＢＶ特性を説明するためのグラフである。図１８において、縦軸は逆方向電流ＩＲであり、横軸は逆方向電圧ＶＲである。
図１８を参照して、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが２０Ｖ以上になると、逆方向電流ＩＲが急激に増加している。したがって、第１外部端子６および第２外部端子７の間のブレークダウン電圧ＢＶは、２０Ｖ以上である。
図１８を参照して、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが２０Ｖ以上になると、逆方向電流ＩＲが急激に増加している。したがって、第１外部端子６および第２外部端子７の間のブレークダウン電圧ＢＶは、２０Ｖ以上である。
第１外部端子６および第２外部端子７の間のブレークダウン電圧ＢＶが２０Ｖ以上のとき、第１外部端子６および第２外部端子７の間の逆方向電流ＩＲは、１．０×１０－３Ａ以上となる。
図１９は、図１に示すＳＢＤチップ１の順方向電圧ＶＦ－寄生容量ＣＴ特性を示すグラフである。図１９において、縦軸は寄生容量ＣＴであり、横軸は逆方向電圧ＶＲである。寄生容量ＣＴは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間の端子間容量でもある。
図１９は、図１に示すＳＢＤチップ１の順方向電圧ＶＦ－寄生容量ＣＴ特性を示すグラフである。図１９において、縦軸は寄生容量ＣＴであり、横軸は逆方向電圧ＶＲである。寄生容量ＣＴは、第１外部端子６および第２外部端子７（アノード電極層４３およびカソード電極層４４）の間の端子間容量でもある。
図１９を参照して、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが５Ｖ以上のとき、第１外部端子６および第２外部端子７の間の寄生容量ＣＴが１００ｐＦ以下であるという結果が得られた。寄生容量ＣＴは、より具体的には、５０ｐＦ以下である。
図２０は、図１に示すＳＢＤチップ１において、ｎ型エピタキシャル層１８の厚さＴを調整した場合の順方向電圧ＶＦの変化を示すグラフである。図２０において、縦軸は順方向電圧ＶＦであり、横軸はｎ型エピタキシャル層１８の厚さＴである。
図２０は、図１に示すＳＢＤチップ１において、ｎ型エピタキシャル層１８の厚さＴを調整した場合の順方向電圧ＶＦの変化を示すグラフである。図２０において、縦軸は順方向電圧ＶＦであり、横軸はｎ型エピタキシャル層１８の厚さＴである。
ここでは、ｎ型エピタキシャル層１８の厚さＴを２．０μｍおよび２．２μｍの間で変化させた場合の順方向電圧ＶＦの変化を示している。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図２０を参照して、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．２μｍ以下の範囲において、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦは、０．４３Ｖ以上０．４５Ｖ以下であるという結果が得られた。
図２０を参照して、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．２μｍ以下の範囲において、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦは、０．４３Ｖ以上０．４５Ｖ以下であるという結果が得られた。
図２１は、図１に示すＳＢＤチップ１において、ｎ型エピタキシャル層１８の厚さＴを調整した場合の逆方向電流ＩＲの変化を示すグラフである。図２１において、縦軸は逆方向電流ＩＲであり、横軸はｎ型エピタキシャル層１８の厚さＴである。
ここでは、ｎ型エピタキシャル層１８の厚さＴを２．０μｍおよび２．２μｍの間で変化させた場合の逆方向電流ＩＲの変化を示している。逆方向電流ＩＲは、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが１０Ｖのときの、第１外部端子６および第２外部端子７の間を流れる電流である。
ここでは、ｎ型エピタキシャル層１８の厚さＴを２．０μｍおよび２．２μｍの間で変化させた場合の逆方向電流ＩＲの変化を示している。逆方向電流ＩＲは、第１外部端子６および第２外部端子７の間の逆方向電圧ＶＲが１０Ｖのときの、第１外部端子６および第２外部端子７の間を流れる電流である。
図２１を参照して、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．２μｍ以下の範囲において、逆方向電圧ＶＲが１０Ｖのときの逆方向電流ＩＲは、１．０×１０－４Ａ以下であるという結果が得られた。この逆方向電流ＩＲは、より具体的には、５．０×１０－５Ａ以上７．０×１０－５Ａ以下である。
図２２は、図１に示すＳＢＤチップ１において、ｎ型エピタキシャル層１８の厚さＴを調整した場合のブレークダウン電圧ＢＶの変化を示すグラフである。図２２において、縦軸はブレークダウン電圧ＢＶであり、横軸はｎ型エピタキシャル層１８の厚さＴである。
図２２は、図１に示すＳＢＤチップ１において、ｎ型エピタキシャル層１８の厚さＴを調整した場合のブレークダウン電圧ＢＶの変化を示すグラフである。図２２において、縦軸はブレークダウン電圧ＢＶであり、横軸はｎ型エピタキシャル層１８の厚さＴである。
ここでは、ｎ型エピタキシャル層１８の厚さＴを２．０μｍおよび２．２μｍの間で変化させた場合のブレークダウン電圧ＢＶの変化を示している。ブレークダウン電圧ＢＶは、第１外部端子６および第２外部端子７の間を流れる逆方向電流ＩＲが１ｍＡのときの、第１外部端子６および第２外部端子７の間の電圧である。
図２２を参照して、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．２μｍ以下の範囲において、第１外部端子６および第２外部端子７の間のブレークダウン電圧ＢＶは、２３Ｖ以上２７Ｖ以下であるという結果が得られた。
図２２を参照して、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．２μｍ以下の範囲において、第１外部端子６および第２外部端子７の間のブレークダウン電圧ＢＶは、２３Ｖ以上２７Ｖ以下であるという結果が得られた。
図２３は、図１に示すＳＢＤチップ１において、ｎ型エピタキシャル層１８の厚さＴを調整した場合の静電破壊耐量の変化を示すグラフである。図２３において、縦軸は静電破壊耐量であり、横軸はｎ型エピタキシャル層１８の厚さＴである。
ここでは、ｎ型エピタキシャル層１８の厚さＴを２．０μｍおよび２．２μｍの間で変化させた場合の、静電破壊耐量の変化を示している。
ここでは、ｎ型エピタキシャル層１８の厚さＴを２．０μｍおよび２．２μｍの間で変化させた場合の、静電破壊耐量の変化を示している。
図２３を参照して、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．２μｍ以下の範囲において、第１外部端子６および第２外部端子７の間のブレークダウン電圧ＢＶは、２６ｋＶ以上３０ｋＶ以下であるという結果が得られた。
さらに、この形態では、ＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦの変化をシミュレーションにより求めた。
さらに、この形態では、ＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦの変化をシミュレーションにより求めた。
ここでは、第１コンタクト孔４６Ａおよび第２開口３４（第２コンタクト孔４６Ｂ）を分離した状態で、第１コンタクト孔４６Ａの形状を変更した３つのＳＢＤチップ１を用意した。この３つのＳＢＤチップ１は、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃを含む。
図２４～図２７を参照して、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃの形態、および、それらの順方向電圧ＶＦについて具体的に説明する。
図２４～図２７を参照して、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃの形態、および、それらの順方向電圧ＶＦについて具体的に説明する。
図２４Ａは、図１に示すＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦを評価するための第１評価用素子１Ａを示す平面図である。図２４Ｂは、図２４Ａに示すB-B線に沿う断面図である。図２４Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
第１評価用素子１Ａは、第３コンタクト孔４６Ｃを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２４Ａおよび図２４Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
第１評価用素子１Ａは、第３コンタクト孔４６Ｃを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２４Ａおよび図２４Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
図２４Ａおよび図２４Ｂを参照して、一対の第１コンタクトライン部５４は、第１コンタクト対向部５３の両端部から第２開口３４側に向けて半導体層１０の中央領域を横切るように延びている。
一対の第１コンタクトライン部５４のカソード電極層４４側の端部は、カソード電極層４４に近接する位置に形成されている。一対の第１コンタクトライン部５４のカソード電極層４４側の端部は、表面絶縁層１１を挟んで、第２コンタクト孔４６Ｂの一対の第２コンタクトライン部５６のアノード電極層４３側の端部と対向している。
一対の第１コンタクトライン部５４のカソード電極層４４側の端部は、カソード電極層４４に近接する位置に形成されている。一対の第１コンタクトライン部５４のカソード電極層４４側の端部は、表面絶縁層１１を挟んで、第２コンタクト孔４６Ｂの一対の第２コンタクトライン部５６のアノード電極層４３側の端部と対向している。
図２５Ａは、図１に示すＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦを評価するための第２評価用素子１Ｂを示す平面図である。図２５Ｂは、図２５Ａに示すB-B線に沿う断面図である。図２５Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
第２評価用素子１Ｂは、第３コンタクト孔４６Ｃを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２５Ａおよび図２５Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
第２評価用素子１Ｂは、第３コンタクト孔４６Ｃを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２５Ａおよび図２５Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
図２５Ａおよび図２５Ｂを参照して、一対の第１コンタクトライン部５４は、半導体層１０の中央領域および第１コンタクト対向部５３の両端部の間の領域を、第１コンタクト対向部５３の両端部から第２開口３４側に向けて延びている。
一対の第１コンタクトライン部５４のカソード電極層４４側の端部は、表面絶縁層１１を挟んで、第２コンタクト孔４６Ｂの一対の第２コンタクトライン部５６のアノード電極層４３側の端部と対向している。
一対の第１コンタクトライン部５４のカソード電極層４４側の端部は、表面絶縁層１１を挟んで、第２コンタクト孔４６Ｂの一対の第２コンタクトライン部５６のアノード電極層４３側の端部と対向している。
図２６Ａは、図１に示すＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦを評価するための第３評価用素子１Ｃを示す平面図である。図２６Ｂは、図２６Ａに示すB-B線に沿う断面図である。図２６Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
第３評価用素子１Ｃは、第１コンタクト孔４６Ａが一対の第１コンタクトライン部５４を含まない点、および第３コンタクト孔４６Ｃを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２６Ａおよび図２６Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
第３評価用素子１Ｃは、第１コンタクト孔４６Ａが一対の第１コンタクトライン部５４を含まない点、および第３コンタクト孔４６Ｃを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２６Ａおよび図２６Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
図２７は、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃの順方向電圧ＶＦを示すグラフである。
図２７において、縦軸は順方向電圧ＶＦであり、横軸は部品名である。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図２７において、縦軸は順方向電圧ＶＦであり、横軸は部品名である。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図２７では、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃの順方向電圧ＶＦに加えて、図１に示すＳＢＤチップ１の順方向電圧ＶＦ、ならびに、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦも示している。
参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．５μｍ以下に設定されている。参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の比抵抗は、０．７Ω・ｃｍ程度に設定されている。
参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．５μｍ以下に設定されている。参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の比抵抗は、０．７Ω・ｃｍ程度に設定されている。
図２７を参照して、ＳＢＤチップ１、ならびに、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃによれば、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦよりも低い順方向電圧ＶＦを達成できることが分かった。
より具体的には、参考例に係るＳＢＤチップ６０１では、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４７Ｖよりも大きい（ＶＦ＞０．４７Ｖ）。
より具体的には、参考例に係るＳＢＤチップ６０１では、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４７Ｖよりも大きい（ＶＦ＞０．４７Ｖ）。
これに対して、ＳＢＤチップ１、ならびに、第１評価用素子１Ａ、第２評価用素子１Ｂおよび第３評価用素子１Ｃでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４７Ｖ以下である（ＶＦ≦０．４７Ｖ）。このときの順方向電圧ＶＦは、より具体的には、０．４５Ｖ以下である（ＶＦ≦０．４５Ｖ）。
特に、ＳＢＤチップ１、第１評価用素子１Ａおよび第２評価用素子１Ｂでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４４Ｖ以下である（ＶＦ≦０．４４Ｖ）。
特に、ＳＢＤチップ１、第１評価用素子１Ａおよび第２評価用素子１Ｂでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４４Ｖ以下である（ＶＦ≦０．４４Ｖ）。
さらに、ＳＢＤチップ１および第１評価用素子１Ａでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４４Ｖ未満である（ＶＦ＜０．４４Ｖ）。
このように、ＳＢＤチップ１において、第１コンタクト孔４６Ａおよび第２開口３４（第２コンタクト孔４６Ｂ）を分離した状態で、第１コンタクト孔の形状を変化させた場合であっても、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦよりも優れた順方向電圧ＶＦを達成できることが分かった。
このように、ＳＢＤチップ１において、第１コンタクト孔４６Ａおよび第２開口３４（第２コンタクト孔４６Ｂ）を分離した状態で、第１コンタクト孔の形状を変化させた場合であっても、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦよりも優れた順方向電圧ＶＦを達成できることが分かった。
また、この形態では、第１コンタクト孔４６Ａおよび第２開口３４（第２コンタクト孔４６Ｂ）が連通した状態で、第１コンタクト孔４６Ａの形状を変更した３つのＳＢＤチップ１を用意した。この３つのＳＢＤチップ１は、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆを含む。
図２８～図３１を参照して、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆの形態、および、それらの順方向電圧ＶＦについて説明する。
図２８～図３１を参照して、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆの形態、および、それらの順方向電圧ＶＦについて説明する。
図２８Ａは、図１に示すＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦを評価するための第４評価用素子１Ｄを示す平面図である。図２８Ｂは、図２８Ａに示すB-B線に沿う断面図である。図２８Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
第４評価用素子１Ｄは、第１コンタクト孔４６Ａが第１コンタクト対向部５３を含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２８Ａおよび図２８Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
第４評価用素子１Ｄは、第１コンタクト孔４６Ａが第１コンタクト対向部５３を含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２８Ａおよび図２８Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
図２９Ａは、図１に示すＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦを評価するための第５評価用素子１Ｅを示す平面図である。図２９Ｂは、図２９Ａに示すB-B線に沿う断面図である。図２９Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
第５評価用素子１Ｅは、第１コンタクト孔４６Ａが第１コンタクト対向部５３を含まない点、一対の第１コンタクトライン部５４においてカソード電極層４４側の端部とは反対側の端部が、半導体層１０の短手方向に第１開口３３の中央領域と対向している点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２９Ａおよび図２９Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
第５評価用素子１Ｅは、第１コンタクト孔４６Ａが第１コンタクト対向部５３を含まない点、一対の第１コンタクトライン部５４においてカソード電極層４４側の端部とは反対側の端部が、半導体層１０の短手方向に第１開口３３の中央領域と対向している点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図２９Ａおよび図２９Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
図３０Ａは、図１に示すＳＢＤチップ１において、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を調整した場合の順方向電圧ＶＦを評価するための第６評価用素子１Ｆを示す平面図である。図３０ｂ）は、図３０Ａに示すB-B線に沿う断面図である。図３０Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。
第６評価用素子１Ｆは、第１コンタクト孔４６Ａを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図３０Ａおよび図３０Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
第６評価用素子１Ｆは、第１コンタクト孔４６Ａを含まない点を除いて、図１に示すＳＢＤチップ１の構成とほぼ同様の構成を有している。図３０Ａおよび図３０Ｂにおいて、図１に示すＳＢＤチップ１と同様の構成については同一の参照符号を付して説明を省略する。
図３１は、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆの順方向電圧ＶＦを示すグラフである。
図３１において、縦軸は順方向電圧ＶＦであり、横軸は部品名である。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図３１において、縦軸は順方向電圧ＶＦであり、横軸は部品名である。順方向電圧ＶＦは、順方向電流ＩＦが２Ａのときの、第１外部端子６および第２外部端子７の間の電圧である。
図３１では、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆの順方向電圧ＶＦに加えて、図１に示すＳＢＤチップ１の順方向電圧ＶＦ、ならびに、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦも示している。
参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．５μｍ以下に設定されている。参考例に係るＳＢＤチップ６０１の比抵抗は０．７Ω・ｃｍ程度に設定されている。
参考例に係るＳＢＤチップ６０１のｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．５μｍ以下に設定されている。参考例に係るＳＢＤチップ６０１の比抵抗は０．７Ω・ｃｍ程度に設定されている。
図３１を参照して、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆによっても、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦよりも低い順方向電圧ＶＦを達成できることが分かった。
より具体的には、ＳＢＤチップ１、ならびに、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４７Ｖ以下である（ＶＦ≦０．４７Ｖ）。このときの順方向電圧ＶＦは、さらに具体的には、０．４６Ｖ以下である（ＶＦ≦０．４６Ｖ）。
より具体的には、ＳＢＤチップ１、ならびに、第４評価用素子１Ｄ、第５評価用素子１Ｅおよび第６評価用素子１Ｆでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４７Ｖ以下である（ＶＦ≦０．４７Ｖ）。このときの順方向電圧ＶＦは、さらに具体的には、０．４６Ｖ以下である（ＶＦ≦０．４６Ｖ）。
特に、第１コンタクト孔４６Ａが一対の第１コンタクトライン部５４をそれぞれ含むＳＢＤチップ１、第４評価用素子１Ｄおよび第５評価用素子１Ｅでは、順方向電流ＩＦが２Ａのときの順方向電圧ＶＦが０．４４Ｖ未満である（ＶＦ＜０．４４Ｖ）。
このように、第１コンタクト孔４６Ａおよび第２開口３４（第２コンタクト孔４６Ｂ）が連通した状態で、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を変化させた場合であっても、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦよりも優れた順方向電圧ＶＦを達成できることが分かった。
このように、第１コンタクト孔４６Ａおよび第２開口３４（第２コンタクト孔４６Ｂ）が連通した状態で、コンタクト孔４６Ａ，４６Ｂ，４６Ｃの形状を変化させた場合であっても、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦよりも優れた順方向電圧ＶＦを達成できることが分かった。
特に、第１コンタクト孔４６Ａが一対の第１コンタクトライン部５４を含む構造によれば、第１周囲領域５１の全域を取り囲まなくとも、０．４４Ｖ未満の順方向電圧ＶＦを達成できることが分かった。
第１評価用素子１Ａ、第２評価用素子１Ｂ、第３評価用素子１Ｃ、第４評価用素子１Ｄ、第５評価用素子１Ｅ、第６評価用素子１Ｆの逆方向電流ＩＲ、ブレークダウン電圧ＢＶ、寄生容量ＣＴおよび静電破壊耐量の各特性は、図１に示すＳＢＤチップ１とほぼ同様であるので、説明を省略する。
第１評価用素子１Ａ、第２評価用素子１Ｂ、第３評価用素子１Ｃ、第４評価用素子１Ｄ、第５評価用素子１Ｅ、第６評価用素子１Ｆの逆方向電流ＩＲ、ブレークダウン電圧ＢＶ、寄生容量ＣＴおよび静電破壊耐量の各特性は、図１に示すＳＢＤチップ１とほぼ同様であるので、説明を省略する。
参考例に係るＳＢＤチップ６０１と、ＳＢＤチップ１の電気的特性を下記の表３に纏める。
上記の表３を参照して、ＳＢＤチップ１によれば、逆方向電流ＩＲを１．０×１０－４Ａ以上１．０×１０－５Ａ以下に保ち、かつ、ブレークダウン電圧ＢＶを２０Ｖ以上に保つと同時に、０．４７Ｖ以下の順方向電圧ＶＦ（ＶＦ≦０．４７Ｖ）を実現することができた。ＳＢＤチップ１の順方向電圧ＶＦ（ＶＦ≦０．４７Ｖ）は、参考例に係るＳＢＤチップ６０１の順方向電圧ＶＦ（ＶＦ＞０．４７Ｖ）よりも低い。
以上、ＳＢＤチップ１によれば、半導体層１０の比抵抗よりも小さい比抵抗を有する第１コンタクト電極層４５Ａが、半導体層１０の第１主面１４におけるアノード電極層４３を取り囲む第１周囲領域５１の上に形成されている。
アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流は、ｎ型ダイオード領域２０から半導体層１０を介して、比抵抗が比較的小さい第１コンタクト電極層４５Ａに導かれて、カソード電極層４４に至る。これにより、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路における抵抗値の低減を図ることができる。
アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流は、ｎ型ダイオード領域２０から半導体層１０を介して、比抵抗が比較的小さい第１コンタクト電極層４５Ａに導かれて、カソード電極層４４に至る。これにより、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路における抵抗値の低減を図ることができる。
特に、ＳＢＤチップ１は、第１コンタクト電極層４５Ａに加えて、カソード電極層４４を取り囲む第２周囲領域５２の上に形成された第２コンタクト電極層４５Ｂと、アノード電極層４３およびカソード電極層４４の間に形成された第３コンタクト電極層４５Ｃとを含む。
したがって、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃの分だけ、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路における抵抗値をさらに低下させることができる。
したがって、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃの分だけ、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路における抵抗値をさらに低下させることができる。
ＳＢＤチップ１は、半導体層１０の第１主面１４の表層部において第１コンタクト電極層４５Ａに対向する領域に形成され、かつ、第１コンタクト電極層４５Ａに電気的に接続された第１コンタクト領域７０Ａをさらに含む。
ＳＢＤチップ１は、半導体層１０の第１主面１４の表層部において第２コンタクト電極層４５Ｂに対向する領域に形成され、かつ、第２コンタクト電極層４５Ｂに電気的に接続された第２コンタクト領域７０Ｂをさらに含む。
ＳＢＤチップ１は、半導体層１０の第１主面１４の表層部において第２コンタクト電極層４５Ｂに対向する領域に形成され、かつ、第２コンタクト電極層４５Ｂに電気的に接続された第２コンタクト領域７０Ｂをさらに含む。
ＳＢＤチップ１は、半導体層１０の第１主面１４の表層部において第３コンタクト電極層４５Ｃに対向する領域に形成され、かつ、第３コンタクト電極層４５Ｃに電気的に接続された第３コンタクト領域７０Ｃをさらに含む。
第１コンタクト領域７０Ａ、第２コンタクト領域７０Ｂおよび第３コンタクト領域７０Ｃは、さらにｎ型ダイオード領域２０およびｎ＋型不純物領域２５に電気的に接続されている。
第１コンタクト領域７０Ａ、第２コンタクト領域７０Ｂおよび第３コンタクト領域７０Ｃは、さらにｎ型ダイオード領域２０およびｎ＋型不純物領域２５に電気的に接続されている。
これにより、アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流の一部は、ｎ型ダイオード領域２０からｎ＋型不純物領域２５に流れ込む。
アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流の一部は、ｎ型ダイオード領域２０の抵抗値よりも小さい抵抗値を有する第１コンタクト領域７０Ａ、第２コンタクト領域７０Ｂおよび第３コンタクト領域７０Ｃを介して、第１コンタクト電極層４５Ａ、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃに流れ込む。
アノード電極層４３からｎ型ダイオード領域２０に流れ込んだ電流の一部は、ｎ型ダイオード領域２０の抵抗値よりも小さい抵抗値を有する第１コンタクト領域７０Ａ、第２コンタクト領域７０Ｂおよび第３コンタクト領域７０Ｃを介して、第１コンタクト電極層４５Ａ、第２コンタクト電極層４５Ｂおよび第３コンタクト電極層４５Ｃに流れ込む。
これにより、第１コンタクト領域７０Ａ、第２コンタクト領域７０Ｂおよび第３コンタクト領域７０Ｃが形成されていない場合に比べて、半導体層１０（ｎ型エピタキシャル層１８）の抵抗値を低減できる。
よって。第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路の抵抗値をさらに低減できる。
よって。第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路の抵抗値をさらに低減できる。
このように、ＳＢＤチップ１によれば、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の電流経路における抵抗値の低減を図ることができるから、順方向電圧ＶＦの低減を図ることができる。
順方向電圧ＶＦを低減するには、半導体層１０という限られた領域において、ｎ型ダイオード領域２０に対するアノード電極層４３の接続面積（以下、単に「ダイオード面積」という。）を如何にして確保するかが一つの問題となる。たとえば、アノード電極層４３が小さいと、ダイオード面積も小さくなるから、順方向電圧ＶＦが高くなる。
順方向電圧ＶＦを低減するには、半導体層１０という限られた領域において、ｎ型ダイオード領域２０に対するアノード電極層４３の接続面積（以下、単に「ダイオード面積」という。）を如何にして確保するかが一つの問題となる。たとえば、アノード電極層４３が小さいと、ダイオード面積も小さくなるから、順方向電圧ＶＦが高くなる。
そこで、ＳＢＤチップ１では、第１周囲領域５１におけるアノード電極層４３の周縁および半導体層１０の周縁の間の領域に第１コンタクト領域７０Ａを形成している。
これにより、アノード電極層４３を犠牲にすることなく第１コンタクト領域７０Ａを形成できる。その結果、半導体層１０の面積に対する割合が比較的大きいダイオード面積を確保できる。よって、このような観点からも順方向電圧ＶＦの低減を図ることができる。
これにより、アノード電極層４３を犠牲にすることなく第１コンタクト領域７０Ａを形成できる。その結果、半導体層１０の面積に対する割合が比較的大きいダイオード面積を確保できる。よって、このような観点からも順方向電圧ＶＦの低減を図ることができる。
しかも、半導体層１０の第１主面１４の上においてアノード電極層４３を取り囲む第１周囲領域５１に第１コンタクト電極層４５Ａを形成すればよいので、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦの低減を図る上で、必ずしも半導体層１０の面積を大きくする必要はない。よって、小型化および順方向電圧ＶＦの低減を図ることができるＳＢＤチップ１を提供できる。
ＳＢＤチップ１では、半導体層１０の第１主面１４の表層部に形成されたｎ型ダイオード領域２０が、半導体層１０の第１主面１４側のｎ型不純物濃度が、半導体層１０の第２主面１５側のｎ型不純物濃度よりも低い濃度プロファイルを有している。
より具体的には、ｎ型ダイオード領域２０は、ｎ型ダイオード領域２０の表層部に形成された表層領域２１と、表層領域２１に対して半導体層１０の第２主面１５側に形成された下層領域２２とを含む。
より具体的には、ｎ型ダイオード領域２０は、ｎ型ダイオード領域２０の表層部に形成された表層領域２１と、表層領域２１に対して半導体層１０の第２主面１５側に形成された下層領域２２とを含む。
表層領域２１は、ｎ型不純物およびｐ型不純物を含み、ｎ型不純物のｎ型不純物濃度がｐ型不純物のｐ型不純物濃度よりも高いｎ型低濃度領域である。表層領域２１は、下層領域２２のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
ｎ型ダイオード領域２０の厚さ（ｎ型エピタキシャル層１８の厚さＴ）が小さくなると、ｎ＋型半導体基板１７から拡散するｎ型不純物により、ｎ型ダイオード領域２０、とりわけｎ型ダイオード領域２０の表層部のｎ型不純物濃度が増加しやすくなる。
ｎ型ダイオード領域２０の厚さ（ｎ型エピタキシャル層１８の厚さＴ）が小さくなると、ｎ＋型半導体基板１７から拡散するｎ型不純物により、ｎ型ダイオード領域２０、とりわけｎ型ダイオード領域２０の表層部のｎ型不純物濃度が増加しやすくなる。
その結果、表面電極層１２およびｎ型ダイオード領域２０の間において漏れ電流成分が増加し、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電流ＩＲが増加する傾向がある。
そこで、ＳＢＤチップ１では、ｎ型不純物濃度が比較的高い下層領域２２を形成している一方で、その表層部においてｎ型不純物濃度が下層領域２２よりも低い表層領域２１を形成している。
そこで、ＳＢＤチップ１では、ｎ型不純物濃度が比較的高い下層領域２２を形成している一方で、その表層部においてｎ型不純物濃度が下層領域２２よりも低い表層領域２１を形成している。
したがって、ｎ型ダイオード領域２０における下層領域２２において抵抗値の低減を図り、かつ、ｎ型ダイオード領域２０における表層領域２１において抵抗値の増加を図ることができる。
これにより、ｎ型ダイオード領域２０における下層領域２２により、順方向電圧ＶＦを向上させることができ、かつ、ｎ型ダイオード領域２０における表層領域２１により、逆方向電流ＩＲの増加を抑制できる。よって、順方向電圧ＶＦの低減および逆方向電流ＩＲの増加の抑制を図ることができるＳＢＤチップ１を提供できる。
これにより、ｎ型ダイオード領域２０における下層領域２２により、順方向電圧ＶＦを向上させることができ、かつ、ｎ型ダイオード領域２０における表層領域２１により、逆方向電流ＩＲの増加を抑制できる。よって、順方向電圧ＶＦの低減および逆方向電流ＩＲの増加の抑制を図ることができるＳＢＤチップ１を提供できる。
特に、ＳＢＤチップ１では、ｎ型エピタキシャル層１８が２μｍ以上２．５μｍ以下という比較的小さい厚さＴを有している。そのため、ｎ＋型半導体基板１７から拡散するｎ型不純物により、ｎ型ダイオード領域２０の表層部においてｎ型不純物濃度が高まる可能性があるとも考えられる。
しかし、ｎ型ダイオード領域２０の表層部には、ｐ型不純物を含む表層領域２１が形成されているので、表層領域２１に進入したｎ型不純物は、表層領域２１内のｐ型不純物によって相殺される。
しかし、ｎ型ダイオード領域２０の表層部には、ｐ型不純物を含む表層領域２１が形成されているので、表層領域２１に進入したｎ型不純物は、表層領域２１内のｐ型不純物によって相殺される。
これにより、ｎ型ダイオード領域２０の表層部においてｎ型不純物濃度が高まるのを抑制できるので、第１外部端子６および第２外部端子７の間の逆方向電流ＩＲの増加を抑制できる。
また、本実施形態によれば、半導体層１０の長手方向に沿って延びる長手側面１６Ａの長さが１．６ｍｍ以下であり、半導体層１０の短手方向に沿って延びる短手側面１６Ｂの長さが０．８ｍｍ以下であるＳＢＤチップ１を提供できる。
また、本実施形態によれば、半導体層１０の長手方向に沿って延びる長手側面１６Ａの長さが１．６ｍｍ以下であり、半導体層１０の短手方向に沿って延びる短手側面１６Ｂの長さが０．８ｍｍ以下であるＳＢＤチップ１を提供できる。
また、半導体層１０の長手方向に沿って延びる長手側面１６Ａの長さが１．０ｍｍ以下であり、半導体層１０の短手方向に沿って延びる短手側面１６Ｂの長さが０．６ｍｍ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦが０．４７Ｖ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦが０．４７Ｖ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦが０．４５Ｖ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦが０．４４Ｖ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦが０．４４Ｖ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電流ＩＦが２Ａのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の順方向電圧ＶＦが０．４４Ｖ未満であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電圧ＶＲが２０Ｖのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電流ＩＲが１．０×１０－３Ａ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電圧ＶＲが２０Ｖのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電流ＩＲが１．０×１０－３Ａ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電圧ＶＲが１０Ｖのとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電流ＩＲが１．０×１０－４Ａ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電圧ＶＲが５Ｖ以上のとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の寄生容量ＣＴが１００ｐＦ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電圧ＶＲが５Ｖ以上のとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の寄生容量ＣＴが１００ｐＦ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の逆方向電圧ＶＲが５Ｖ以上のとき、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）の寄生容量ＣＴが５０ｐＦ以下であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）のブレークダウン電圧ＢＶが、２０Ｖ以上であるＳＢＤチップ１を提供できる。
また、第１外部端子６および第２外部端子７の間（アノード電極層４３およびカソード電極層４４の間）のブレークダウン電圧ＢＶが、２０Ｖ以上であるＳＢＤチップ１を提供できる。
図３２は、図１に示すＳＢＤチップ１の製造方法の一例を示す工程図である。図３３Ａ～図３３Ｎは、図１に示すＳＢＤチップ１の製造方法の一例を説明するための断面図である。
まず、図３３Ａに示すように、１枚のｎ＋型シリコンウエハ９１が用意される（図３２のステップＳ１）。ｎ＋型シリコンウエハ９１は、ｎ＋型半導体基板１７の基になる。ｎ＋型シリコンウエハ９１の比抵抗は１．０ｍΩ・ｃｍ以上５．０ｍΩ・ｃｍ以下（たとえば３．０ｍΩ・ｃｍ程度）であってもよい。
まず、図３３Ａに示すように、１枚のｎ＋型シリコンウエハ９１が用意される（図３２のステップＳ１）。ｎ＋型シリコンウエハ９１は、ｎ＋型半導体基板１７の基になる。ｎ＋型シリコンウエハ９１の比抵抗は１．０ｍΩ・ｃｍ以上５．０ｍΩ・ｃｍ以下（たとえば３．０ｍΩ・ｃｍ程度）であってもよい。
ＳＢＤチップ１の製造は、ｎ＋型シリコンウエハ９１の状態で進められる。このｎ＋型シリコンウエハ９１からは、複数個のＳＢＤチップ１が切り出されるが、図３３Ａでは、１個のＳＢＤチップ１が形成される領域のみが示されている（以下、図３３Ｂ～図３３Ｎにおいて同じ）。
次に、図３３Ｂを参照して、ｎ＋型シリコンウエハ９１の主面からシリコンがエピタキシャル成長される（図３２のステップＳ２）。シリコンのエピタキシャル成長は、ｎ型不純物（たとえばリンやヒ素等）の導入と並行して行われる。
次に、図３３Ｂを参照して、ｎ＋型シリコンウエハ９１の主面からシリコンがエピタキシャル成長される（図３２のステップＳ２）。シリコンのエピタキシャル成長は、ｎ型不純物（たとえばリンやヒ素等）の導入と並行して行われる。
これにより、ｎ＋型シリコンウエハ９１の主面の上にｎ型エピタキシャル層１８が形成される。ｎ型エピタキシャル層１８は、ｎ＋型シリコンウエハ９１のｎ型不純物濃度よりも低いｎ型不純物濃度となるように形成される。
ｎ型エピタキシャル層１８は、その比抵抗が、０．７Ω・ｃｍ以上１．０Ω・ｃｍ以下（たとえば０．７Ω・ｃｍ程度）となるように形成されてもよい。
ｎ型エピタキシャル層１８は、その比抵抗が、０．７Ω・ｃｍ以上１．０Ω・ｃｍ以下（たとえば０．７Ω・ｃｍ程度）となるように形成されてもよい。
ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上３．０μｍ以下であってもよい。ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上３．５μｍ以下であってもよい。ｎ型エピタキシャル層１８の厚さＴは、２．０μｍ以上３．２μｍ以下であってもよい。
ｎ型エピタキシャル層１８が形成された後、ｎ型エピタキシャル層１８の表層部にｐ型不純物が導入される（図３２のステップＳ３）。
ｎ型エピタキシャル層１８が形成された後、ｎ型エピタキシャル層１８の表層部にｐ型不純物が導入される（図３２のステップＳ３）。
図３３Ｂでは、ｎ型エピタキシャル層１８の表層部においてｐ型不純物が導入された領域を二点鎖線で示している（以下、図３３Ｃ～図３３Ｎにおいて同じ）。ｐ型不純物の導入は、イオン注入法により行われてもよい。ｎ型エピタキシャル層１８の表層部に導入されるｐ型不純物のｐ型不純物濃度は、ｎ型エピタキシャル層１８の表層部のｎ型不純物濃度よりも小さい。
これにより、ｎ型エピタキシャル層１８の表層部に表層領域２１が形成される。表層領域２１は、ｎ型不純物およびｐ型不純物を含み、かつ、ｎ型不純物のｎ型不純物濃度がｐ型不純物のｐ型不純物濃度よりも高い領域である。
ｎ型エピタキシャル層１８において表層領域２１の下層に、表層領域２１のｎ型不純物濃度よりも高いｎ型不純物濃度を有する下層領域２２が形成される。ｎ型エピタキシャル層１８のうちの表層領域２１および下層領域２２を含む所定の領域が、ｎ型ダイオード領域２０として設定される。ｎ型ダイオード領域２０は、この形態では、平面視において四角形状に設定される。
ｎ型エピタキシャル層１８において表層領域２１の下層に、表層領域２１のｎ型不純物濃度よりも高いｎ型不純物濃度を有する下層領域２２が形成される。ｎ型エピタキシャル層１８のうちの表層領域２１および下層領域２２を含む所定の領域が、ｎ型ダイオード領域２０として設定される。ｎ型ダイオード領域２０は、この形態では、平面視において四角形状に設定される。
次に、図３３Ｃを参照して、ｎ型エピタキシャル層１８の主面にシリコン酸化膜９２が形成される（図３２のステップＳ４）。シリコン酸化膜９２は、ｎ型エピタキシャル層１８に対する熱酸化処理法によって形成されてもよい。シリコン酸化膜９２は、熱酸化処理法に代えて、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって形成されてもよい。
次に、シリコン酸化膜９２のうちの、ｎ＋型不純物領域２５を形成すべき領域およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを形成すべき領域に対応する部分が除去される（図３２のステップＳ５）。シリコン酸化膜９２の不要な部分は、フォトリソグラフィおよびエッチングによって除去されてもよい。
これにより、ｎ＋型不純物領域２５を形成すべき領域を露出させる第１開口９３と、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを形成すべき領域を露出させる第２開口９４とが、シリコン酸化膜９２に形成される。
これにより、ｎ＋型不純物領域２５を形成すべき領域を露出させる第１開口９３と、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを形成すべき領域を露出させる第２開口９４とが、シリコン酸化膜９２に形成される。
次に、図３３Ｄを参照して、リンデポ工程が実行される。リンデポ工程では、まず、リンを含む多結晶シリコン９５が、ｎ型エピタキシャル層１８の主面の上に堆積される（図３２のステップＳ６）。
多結晶シリコン９５は、より具体的には、シリコン酸化膜９２の第１開口９３から露出するｎ型エピタキシャル層１８の主面の上、および、シリコン酸化膜９２の第２開口９４から露出するｎ型エピタキシャル層１８の主面の上に堆積される。
多結晶シリコン９５は、より具体的には、シリコン酸化膜９２の第１開口９３から露出するｎ型エピタキシャル層１８の主面の上、および、シリコン酸化膜９２の第２開口９４から露出するｎ型エピタキシャル層１８の主面の上に堆積される。
次に、熱処理によって、多結晶シリコン９５内のリンがｎ型エピタキシャル層１８の表層部に拡散される。これにより、ｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃの基となるｎ＋型領域９６が、ｎ型エピタキシャル層１８の表層部に形成される。
次に、図３３Ｅを参照して、シリコン酸化膜９２が除去される（図３２のステップＳ７）。リンデポ工程では、熱処理を経ることにより、多結晶シリコン９５とｎ型エピタキシャル層１８の主面が接する部分に薄いシリコン酸化膜（図示せず）がさらに形成される。
次に、図３３Ｅを参照して、シリコン酸化膜９２が除去される（図３２のステップＳ７）。リンデポ工程では、熱処理を経ることにより、多結晶シリコン９５とｎ型エピタキシャル層１８の主面が接する部分に薄いシリコン酸化膜（図示せず）がさらに形成される。
この酸化膜除去工程（図３２のステップＳ７）では、多結晶シリコン９５とｎ型エピタキシャル層１８の主面が接する部分に形成された薄いシリコン酸化膜も、シリコン酸化膜９２と共に除去される。
ｎ型エピタキシャル層１８の主面において薄いシリコン酸化膜が除去された部分が、第１リセス部２６および第２リセス部７１となる（図７Ａおよび図７Ｂ参照）。むろん、ｎ型エピタキシャル層１８の表層部に対するリンの導入は、リンデポ工程に代えて、イオン注入法によって行われてもよい。
ｎ型エピタキシャル層１８の主面において薄いシリコン酸化膜が除去された部分が、第１リセス部２６および第２リセス部７１となる（図７Ａおよび図７Ｂ参照）。むろん、ｎ型エピタキシャル層１８の表層部に対するリンの導入は、リンデポ工程に代えて、イオン注入法によって行われてもよい。
次に、図３３Ｆを参照して、ｎ型エピタキシャル層１８の主面にシリコン酸化膜３１が形成される（図３２のステップＳ８）。シリコン酸化膜３１は、ｎ型エピタキシャル層１８に対するウェット酸化処理法によって形成されてもよい。シリコン酸化膜３１は、ｎ型エピタキシャル層１８に対する熱酸化処理によって形成されてもよい。
次に、シリコン酸化膜３１のうちの、ｐ型ガードリング領域３５を形成すべき領域に対応する部分が除去される（図３２のステップＳ９）。シリコン酸化膜３１の不要な部分は、フォトリソグラフィおよびエッチングによって除去されてもよい。これにより、ｐ型ガードリング領域３５を形成すべき領域を露出させる第３開口９７が、シリコン酸化膜３１に形成される。
次に、シリコン酸化膜３１のうちの、ｐ型ガードリング領域３５を形成すべき領域に対応する部分が除去される（図３２のステップＳ９）。シリコン酸化膜３１の不要な部分は、フォトリソグラフィおよびエッチングによって除去されてもよい。これにより、ｐ型ガードリング領域３５を形成すべき領域を露出させる第３開口９７が、シリコン酸化膜３１に形成される。
次に、シリコン酸化膜３１の第３開口９７から露出するｎ型エピタキシャル層１８の表層部にｐ型不純物が導入される（図３２のステップＳ１０）。ｐ型不純物の導入は、イオン注入法により行われてもよい。
ｎ型エピタキシャル層１８の表層部に導入されるｐ型不純物のｐ型不純物濃度は、ｎ型エピタキシャル層１８の表層部のｎ型不純物濃度よりも高い。これにより、ｐ型ガードリング領域３５の基となるｐ型領域９８が、ｎ型エピタキシャル層１８の表層部に形成される。
ｎ型エピタキシャル層１８の表層部に導入されるｐ型不純物のｐ型不純物濃度は、ｎ型エピタキシャル層１８の表層部のｎ型不純物濃度よりも高い。これにより、ｐ型ガードリング領域３５の基となるｐ型領域９８が、ｎ型エピタキシャル層１８の表層部に形成される。
次に、図３３Ｇを参照して、ｎ型エピタキシャル層１８の表層部に形成されたｎ＋型領域９６中のｎ型不純物およびｐ型領域９８中のｐ型不純物が、ｎ型エピタキシャル層１８の深さ方向に拡散される（図３２のステップＳ１１）。この工程は、ｎ型エピタキシャル層１８に対する熱処理法（ドライブイン処理法）によって行われてもよい。
これにより、ｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃが、ｎ型エピタキシャル層１８に形成されると同時に、ｐ型ガードリング領域３５がｎ型エピタキシャル層１８の表層部に形成される。この工程において、ｎ型不純物濃度が比較的高いｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ＋型シリコンウエハ９１に接続される。
これにより、ｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃが、ｎ型エピタキシャル層１８に形成されると同時に、ｐ型ガードリング領域３５がｎ型エピタキシャル層１８の表層部に形成される。この工程において、ｎ型不純物濃度が比較的高いｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃは、ｎ＋型シリコンウエハ９１に接続される。
ＳＢＤチップ１の製造方法では、ｎ型エピタキシャル層１８の厚さＴが２．０μｍ以上２．５μｍ以下に設定されている。したがって、ｎ＋型不純物領域２５、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃおよびｐ型ガードリング領域３５を同時にｎ型エピタキシャル層１８の深さ方向に拡散形成できる。
たとえば、ｎ型エピタキシャル層１８の厚さＴが３μｍを超える（厚さＴ＞３μｍ）場合、ｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを形成するｎ型不純物が、ｎ＋型シリコンウエハ９１に到達し難くなる。
たとえば、ｎ型エピタキシャル層１８の厚さＴが３μｍを超える（厚さＴ＞３μｍ）場合、ｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを形成するｎ型不純物が、ｎ＋型シリコンウエハ９１に到達し難くなる。
そのため、ｎ＋型領域９６に対して熱処理（ドライブイン処理）を施し、ｎ＋型不純物領域２５およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを形成した後、ｐ型ガードリング領域３５の基となるｐ型領域９８を形成し、ｐ型領域９８に対してさらに熱処理（ドライブイン処理）を施してｐ型ガードリング領域３５を形成しなければならない。
ｎ＋型不純物領域２５やｐ型ガードリング領域３５を形成するに当たり、ドライブイン処理を多段階的に施す場合には、ｎ型不純物の不所望な拡散が問題となる。
ｎ＋型不純物領域２５やｐ型ガードリング領域３５を形成するに当たり、ドライブイン処理を多段階的に施す場合には、ｎ型不純物の不所望な拡散が問題となる。
たとえば、ｐ型ガードリング領域３５の形成時に行われるドライブイン処理により、ｎ＋型シリコンウエハ９１からのｎ型不純物がｎ型エピタキシャル層１８に拡散するリスクが高まる。また、同時に、ｎ＋型不純物領域２５等からのｎ型不純物がｎ型エピタキシャル層１８の意図しない領域に拡散するリスクも高まる。
このようなｎ型不純物の不所望な拡散は、ｎ型エピタキシャル層１８のｎ型不純物濃度の不所望な増加を招くことから、図１０～図１５において述べたように逆方向電流ＩＲの増加等を引き起こす一つの原因になりかねない。
このようなｎ型不純物の不所望な拡散は、ｎ型エピタキシャル層１８のｎ型不純物濃度の不所望な増加を招くことから、図１０～図１５において述べたように逆方向電流ＩＲの増加等を引き起こす一つの原因になりかねない。
これに対して、ＳＢＤチップ１の製造方法では、一度の熱処理（ドライブイン処理）により、ｎ＋型不純物領域２５、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃおよびｐ型ガードリング領域３５を形成できる。
このような製造方法は、熱処理によるｎ型不純物の不所望な拡散を抑制できるから、ｎ型エピタキシャル層１８に対する熱履歴を抑制し、かつ良好な電気的特性を実現するうえで利点がある。このような製造方法を適用できる点において、ＳＢＤチップ１は、構造面において利点を有しているともいえる。
このような製造方法は、熱処理によるｎ型不純物の不所望な拡散を抑制できるから、ｎ型エピタキシャル層１８に対する熱履歴を抑制し、かつ良好な電気的特性を実現するうえで利点がある。このような製造方法を適用できる点において、ＳＢＤチップ１は、構造面において利点を有しているともいえる。
次に、図３３Ｈを参照して、第３開口９７を埋めてシリコン酸化膜３１の全域を覆うようにＵＳＧ膜３２が形成される（図３２のステップＳ１２）。ＵＳＧ膜３２は、ＣＶＤ法によって形成されてもよい。これにより、ｎ型エピタキシャル層１８の主面に、シリコン酸化膜３１およびＵＳＧ膜３２を含む表面絶縁層１１が形成される。
次に、図３３Ｉを参照して、表面絶縁層１１のうちの、ｎ型ダイオード領域２０を露出させる第１開口３３、ｎ＋型不純物領域２５を露出させる第２開口３４およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを露出させるコンタクト孔４６Ａ，４６Ｂ，４６Ｃを形成すべき領域に対応する部分が除去される（図３２のステップＳ１３）。
次に、図３３Ｉを参照して、表面絶縁層１１のうちの、ｎ型ダイオード領域２０を露出させる第１開口３３、ｎ＋型不純物領域２５を露出させる第２開口３４およびｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを露出させるコンタクト孔４６Ａ，４６Ｂ，４６Ｃを形成すべき領域に対応する部分が除去される（図３２のステップＳ１３）。
表面絶縁層１１の不要な部分は、フォトリソグラフィおよびエッチングによって除去されてもよい。これにより、表面絶縁層１１に、第１開口３３、第２開口３４およびコンタクト孔４６Ａ，４６Ｂ，４６Ｃが形成される。
次に、図３３Ｊを参照して、窒化チタン層および／またはチタン層を含む第１導電体膜４１が、表面絶縁層１１の表面の上に形成される。第１導電体膜４１（窒化チタン層および／またはチタン層）は、スパッタ法によって形成されてもよい。
次に、図３３Ｊを参照して、窒化チタン層および／またはチタン層を含む第１導電体膜４１が、表面絶縁層１１の表面の上に形成される。第１導電体膜４１（窒化チタン層および／またはチタン層）は、スパッタ法によって形成されてもよい。
第１導電体膜４１は、より具体的には、第１開口３３、第２開口３４およびコンタクト孔４６Ａ，４６Ｂ，４６Ｃから露出するｎ型エピタキシャル層１８の主面、ならびに、第１開口３３、第２開口３４およびコンタクト孔４６Ａ，４６Ｂ，４６Ｃの内壁面を含む表面絶縁層１１の表面に沿って形成される（図３２のステップＳ１４）。
次に、ｎ型エピタキシャル層１８における第１導電体膜４１と接する部分にチタンシリサイド層（図示せず）が形成される（図３２のステップＳ１５）。チタンシリサイド層（図示せず）は、ＲＴＡ（Rapid Thermal Annealing）処理法によって形成されてもよい。
次に、ｎ型エピタキシャル層１８における第１導電体膜４１と接する部分にチタンシリサイド層（図示せず）が形成される（図３２のステップＳ１５）。チタンシリサイド層（図示せず）は、ＲＴＡ（Rapid Thermal Annealing）処理法によって形成されてもよい。
チタンシリサイド層は、ｎ型エピタキシャル層１８の表層部を含む、ｎ型エピタキシャル層１８および第１導電体膜４１の間の境界領域に形成される。
表面絶縁層１１の第１開口３３内でｎ型ダイオード領域２０と接する第１導電体膜４１は、ｎ型ダイオード領域２０との間でショットキー接合を形成する。より具体的には、第１導電体膜４１は、ｎ型ダイオード領域２０の表層領域２１との間でショットキー接合を形成する。
表面絶縁層１１の第１開口３３内でｎ型ダイオード領域２０と接する第１導電体膜４１は、ｎ型ダイオード領域２０との間でショットキー接合を形成する。より具体的には、第１導電体膜４１は、ｎ型ダイオード領域２０の表層領域２１との間でショットキー接合を形成する。
表面絶縁層１１の第２開口３４内でｎ＋型不純物領域２５と接する第１導電体膜４１は、ｎ＋型不純物領域２５との間でオーミック接合を形成する。表面絶縁層１１のコンタクト孔４６Ａ，４６Ｂ，４６Ｃ内でｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃと接する第１導電体膜４１は、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃとの間でオーミック接合を形成する。
次に、第１導電体膜４１の上に、アルミニウム－銅合金（Ａｌ－Ｃｕ合金）を含む第２導電体膜４２が形成される。第２導電体膜４２は、スパッタ法によって形成されてもよい。これにより、第１導電体膜４１および第２導電体膜４２を含む表面電極層１２が形成される。
次に、図３３Ｋを参照して、アノード電極層４３、カソード電極層４４およびコンタクト電極層４５Ａ，４５Ｂ，４５Ｃに対応する部分を残存させるように、表面電極層１２の不要な部分が除去される（図３２のステップＳ１７）。
次に、図３３Ｋを参照して、アノード電極層４３、カソード電極層４４およびコンタクト電極層４５Ａ，４５Ｂ，４５Ｃに対応する部分を残存させるように、表面電極層１２の不要な部分が除去される（図３２のステップＳ１７）。
表面電極層１２の不要な部分は、フォトリソグラフィおよびエッチングによって除去されてもよい。これにより、アノード電極層４３、カソード電極層４４およびコンタクト電極層４５Ａ，４５Ｂ，４５Ｃを含む表面電極層１２が形成される。
次に、図３３Ｌを参照して、窒化シリコンが表面電極層１２の上に堆積されて、表面電極層１２を被覆するパッシベーション膜８１が形成される（図３２のステップＳ１８）。パッシベーション膜８１は、ＣＶＤ法によって形成されてもよい。
次に、図３３Ｌを参照して、窒化シリコンが表面電極層１２の上に堆積されて、表面電極層１２を被覆するパッシベーション膜８１が形成される（図３２のステップＳ１８）。パッシベーション膜８１は、ＣＶＤ法によって形成されてもよい。
次に、パッシベーション膜８１を被覆するように感光性ポリイミドが塗布されて、樹脂膜８２が形成される（図３２のステップＳ１９）。これにより、パッシベーション膜８１および樹脂膜８２を含む最上絶縁層１３が形成される。
次に、樹脂膜８２が選択的に露光・現像されて、アノードパッド開口８３用の第４開口９９と、カソードパッド開口８４用の第５開口１００とが樹脂膜８２に形成される（図３２のステップＳ２０）。
次に、樹脂膜８２が選択的に露光・現像されて、アノードパッド開口８３用の第４開口９９と、カソードパッド開口８４用の第５開口１００とが樹脂膜８２に形成される（図３２のステップＳ２０）。
次に、図３３Ｍを参照して、たとえば樹脂膜８２をマスクとするエッチングによって、パッシベーション膜８１の不要な部分が除去される。これにより、最上絶縁層１３に、アノード電極層４３を露出させるアノードパッド開口８３と、カソード電極層４４を露出させるカソードパッド開口８４とが形成される。
次に、図３３Ｎを参照して、たとえばめっき処理によって、アノードパッド開口８３から露出するアノード電極層４３上およびカソードパッド開口８４から露出するカソード電極層４４の上に、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が順に形成される（図３２のステップＳ２１）。
次に、図３３Ｎを参照して、たとえばめっき処理によって、アノードパッド開口８３から露出するアノード電極層４３上およびカソードパッド開口８４から露出するカソード電極層４４の上に、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が順に形成される（図３２のステップＳ２１）。
これにより、Ｎｉ／Ｐｄ／Ａｕ積層膜を含む第１外部端子６および第２外部端子７が形成される。その後、ｎ＋型シリコンウエハ９１が選択的に切断されて、複数個のＳＢＤチップ１の個片が切り出される。このようにして、ＳＢＤチップ１が製造される。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
図３４Ａおよび図３４Ｂに示される構造を有するＳＢＤチップ１０１が採用されてもよい。図３４Ａは、第１変形例に係るＳＢＤチップ１０１を示す平面図である。図３４Ｂは、図３４Ａに示すB-B線に沿う断面図である。
図３４Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３４Ａおよび図３４Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
図３４Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３４Ａおよび図３４Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
ＳＢＤチップ１０１は、第１コンタクト孔４６Ａが、第１コンタクト対向部５３を含まず、一対の第１コンタクトライン部５４だけを有している。第１コンタクト電極層４５Ａが、第１電極対向部６１を含まず、一対の第１電極ライン部６２だけを有している。
ＳＢＤチップ１０１において、それ以外の構造については、ＳＢＤチップ１とほぼ同様である。このような構造のＳＢＤチップ１０１によっても、順方向電圧ＶＦの低減を図ることができる。
ＳＢＤチップ１０１において、それ以外の構造については、ＳＢＤチップ１とほぼ同様である。このような構造のＳＢＤチップ１０１によっても、順方向電圧ＶＦの低減を図ることができる。
本変形例において、第１コンタクト孔４６Ａが、一対の第１コンタクトライン部５４のいずれか一方だけを有している構造が採用されてもよい。また、本変形例において、第１コンタクト電極層４５Ａが、一対の第１電極ライン部６２のいずれか一方だけを有している構造が採用されてもよい。
また、本変形例において、第１コンタクト孔４６Ａが、第１コンタクト対向部５３および１つの第１コンタクトライン部５４だけを有している構造が採用されてもよい。また、本変形例において、第１コンタクト電極層４５Ａが、第１電極対向部６１および１つの第１電極ライン部６２だけを有する構造が採用されてもよい。
また、本変形例において、第１コンタクト孔４６Ａが、第１コンタクト対向部５３および１つの第１コンタクトライン部５４だけを有している構造が採用されてもよい。また、本変形例において、第１コンタクト電極層４５Ａが、第１電極対向部６１および１つの第１電極ライン部６２だけを有する構造が採用されてもよい。
図３５Ａおよび図３５Ｂに示される構造を有するＳＢＤチップ１０２が採用されてもよい。図３５Ａは、第２変形例に係るＳＢＤチップ１０２を示す平面図である。図３５Ｂは、図３５Ａに示すB-B線に沿う断面図である。
図３５Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３５Ａおよび図３５Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
図３５Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３５Ａおよび図３５Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
ＳＢＤチップ１０２では、第１コンタクト孔４６Ａが、表面絶縁層１１によって第３コンタクト孔４６Ｃから分離して形成されている。第１コンタクト電極層４５Ａが、第３コンタクト電極層４５Ｃから分離して形成されている。第１コンタクト電極層４５Ａがｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを介して第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）に電気的に接続されている。
第１コンタクト孔４６Ａは、第１コンタクト対向部５３および一対の第１コンタクトライン部５４を有し、第１コンタクト電極層４５Ａが、第１電極対向部６１および一対の第１電極ライン部６２を有している。第１コンタクト電極層４５Ａは、第１周囲領域５１において、アノード電極層４３がカソード電極層４４と対向しない非対向領域だけに沿って形成されている。
ＳＢＤチップ１０２において、それ以外の構造については、ＳＢＤチップ１とほぼ同様である。このような構造のＳＢＤチップ１０１によっても、順方向電圧ＶＦの低減を図ることができる。
本変形例において、第１コンタクト孔４６Ａが、第１コンタクト対向部５３および１つの第１コンタクトライン部５４だけを有している構造が採用されてもよい。本変形例において、第１コンタクト電極層４５Ａが、第１電極対向部６１および１つの第１電極ライン部６２だけを有する構造が採用されてもよい。
本変形例において、第１コンタクト孔４６Ａが、第１コンタクト対向部５３および１つの第１コンタクトライン部５４だけを有している構造が採用されてもよい。本変形例において、第１コンタクト電極層４５Ａが、第１電極対向部６１および１つの第１電極ライン部６２だけを有する構造が採用されてもよい。
本変形例において、第１コンタクト孔４６Ａが、第１コンタクト対向部５３または一対の第１コンタクトライン部５４だけを有している構造が採用されてもよい。本変形例において、第１コンタクト電極層４５Ａが、第１電極対向部６１または一対の第１電極ライン部６２だけを有している構造が採用されてもよい。
図３６Ａおよび図３６Ｂに示される構造を有するＳＢＤチップ１０３が採用されてもよい。図３６Ａは、第３変形例に係るＳＢＤチップ１０３を示す平面図である。図３６Ｂは、図３６Ａに示すB-B線に沿う断面図である。
図３６Ａおよび図３６Ｂに示される構造を有するＳＢＤチップ１０３が採用されてもよい。図３６Ａは、第３変形例に係るＳＢＤチップ１０３を示す平面図である。図３６Ｂは、図３６Ａに示すB-B線に沿う断面図である。
図３６Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３６Ａおよび図３６Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
ＳＢＤチップ１０３では、第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の一方は、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と連なるように形成されている。第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の他方は、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）から分離して形成されている。
ＳＢＤチップ１０３では、第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の一方は、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と連なるように形成されている。第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の他方は、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）から分離して形成されている。
第１コンタクト電極層４５Ａのうちの一対の第１電極ライン部６２の一方は、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）と連なるように形成されている。第１コンタクト電極層４５Ａのうちの一対の第１電極ライン部６２の他方は、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離して形成されている。
第１コンタクト電極層４５Ａのうち、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離して形成された他方の第１電極ライン部６２は、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを介して第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）に電気的に接続されている。
第１コンタクト電極層４５Ａのうち、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離して形成された他方の第１電極ライン部６２は、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを介して第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）に電気的に接続されている。
ＳＢＤチップ１０３において、それ以外の構造については、ＳＢＤチップ１とほぼ同様である。このような構造のＳＢＤチップ１０３によっても、順方向電圧ＶＦの低減を図ることができる。
図３７Ａおよび図３７Ｂに示される構造を有するＳＢＤチップ１０４が採用されてもよい。図３７Ａは、第４変形例に係るＳＢＤチップ１０４を示す平面図である。図３７Ｂは、図３７Ａに示すB-B線に沿う断面図である。
図３７Ａおよび図３７Ｂに示される構造を有するＳＢＤチップ１０４が採用されてもよい。図３７Ａは、第４変形例に係るＳＢＤチップ１０４を示す平面図である。図３７Ｂは、図３７Ａに示すB-B線に沿う断面図である。
図３７Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３７Ａおよび図３７Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
第１コンタクト孔４６Ａは、第１コンタクト対向部５３を有していない。第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の一方は、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と連なるように形成されている。
第１コンタクト孔４６Ａは、第１コンタクト対向部５３を有していない。第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の一方は、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と連なるように形成されている。
第１コンタクト孔４６Ａのうちの一対の第１コンタクトライン部５４の他方は、一方の第１コンタクトライン部５４および第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）から分離して形成されている。
第１コンタクト電極層４５Ａは、第１電極対向部６１を有していない。第１コンタクト電極層４５Ａのうちの一対の第１電極ライン部６２の一方は、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）と連なるように形成されている。
第１コンタクト電極層４５Ａは、第１電極対向部６１を有していない。第１コンタクト電極層４５Ａのうちの一対の第１電極ライン部６２の一方は、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）と連なるように形成されている。
第１コンタクト電極層４５Ａのうちの一対の第１電極ライン部６２の他方は、一方の第１電極ライン部６２および第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離して形成されている。
第１コンタクト電極層４５Ａのうち、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離して形成された他方の第１電極ライン部６２は、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを介して第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）に電気的に接続されている。
第１コンタクト電極層４５Ａのうち、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離して形成された他方の第１電極ライン部６２は、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃを介して第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）に電気的に接続されている。
ＳＢＤチップ１０３において、それ以外の構造については、ＳＢＤチップ１とほぼ同様である。このような構造のＳＢＤチップ１０３によっても、順方向電圧ＶＦの低減を図ることができる。
本変形例において、第１コンタクト孔４６Ａは、第１コンタクト対向部５３を含み、第１コンタクト対向部５３が、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と連なる一方の第１コンタクトライン部５４だけに連通する構造を有していてもよい。
本変形例において、第１コンタクト孔４６Ａは、第１コンタクト対向部５３を含み、第１コンタクト対向部５３が、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と連なる一方の第１コンタクトライン部５４だけに連通する構造を有していてもよい。
本変形例において、第１コンタクト孔４６Ａは、第１コンタクト対向部５３を含み、第１コンタクト対向部５３が、第３コンタクト孔４６Ｃ（第２コンタクト孔４６Ｂ）と分離する他方の第１コンタクトライン部５４だけに連通する構造を有していてもよい。
本変形例において、第１コンタクト電極層４５Ａは、第１電極対向部６１を含み、第１電極対向部６１が、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）と連なる一方の第１電極ライン部６２だけに接続された構造を有していてもよい。
本変形例において、第１コンタクト電極層４５Ａは、第１電極対向部６１を含み、第１電極対向部６１が、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）と連なる一方の第１電極ライン部６２だけに接続された構造を有していてもよい。
本変形例において、第１コンタクト電極層４５Ａは、第１電極対向部６１を含み、第１電極対向部６１が、第３コンタクト電極層４５Ｃ（第２コンタクト電極層４５Ｂ）から分離された他方の第１電極ライン部６２だけに接続された構造を有していてもよい。
ＳＢＤチップ１０１，ＳＢＤチップ１０２，ＳＢＤチップ１０３およびＳＢＤチップ１０４の各構成を任意の態様で組み合わせた構造を有するＳＢＤチップが採用されてもよい。
ＳＢＤチップ１０１，ＳＢＤチップ１０２，ＳＢＤチップ１０３およびＳＢＤチップ１０４の各構成を任意の態様で組み合わせた構造を有するＳＢＤチップが採用されてもよい。
さらに、図３８Ａおよび図３８Ｂに示される構造を有するＳＢＤチップ１０５が採用されてもよい。図３８Ａは、第５変形例に係るＳＢＤチップ１０５を示す平面図である。図３８Ｂは、図３８Ａに示すB-B線に沿う断面図である。
図３８Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３８Ａおよび図３８Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
図３８Ｂでは、半導体層１０の第１主面１４側の構造だけが示されている。図３８Ａおよび図３８Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
ＳＢＤチップ１０５は、コンタクト電極層４５Ａ，４５Ｂ，４５Ｃおよびコンタクト孔４６Ａ，４６Ｂ，４６Ｃを含まない点、半導体層１０の第１主面１４の表層部（すなわちｎ型エピタキシャル層１８）に形成されたｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃだけによってｎ型ダイオード領域２０およびｎ＋型不純物領域２５間の抵抗値の低減が図られている点を除いて、ＳＢＤチップ１とほぼ同様の構造を有している。図３８Ａでは、ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃがドット状のハッチングによって示されている。
ＳＢＤチップ１０５では、ｎ型ダイオード領域２０を取り囲むように形成されたｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃおよびｎ＋型不純物領域２５により、ｎ型ダイオード領域２０およびｎ＋型不純物領域２５間の抵抗値の低減を図ることができる。
したがって、順方向電圧ＶＦの低減効果を得ることができる。ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃから選択される任意の１つの領域または２つの領域だけを形成することにより、順方向電圧ＶＦを調整することもできる。
したがって、順方向電圧ＶＦの低減効果を得ることができる。ｎ＋型コンタクト領域７０Ａ，７０Ｂ，７０Ｃから選択される任意の１つの領域または２つの領域だけを形成することにより、順方向電圧ＶＦを調整することもできる。
図３９Ａおよび図３９Ｂに示される構造を有するＳＢＤチップ１０６が採用されてもよい。図３９Ａは、第６変形例に係るＳＢＤチップ１０６を示す平面図である。図３９Ｂは、図３９Ａに示すB-B線に沿う断面図である。図３９Ａおよび図３９Ｂにおいて、ＳＢＤチップ１の構成に対応する構成については同一の参照符号を付して説明を省略する。
ＳＢＤチップ１０６は、アノードパッド開口８３がアノード電極層４３の周縁を除く内方領域を露出させるように形成されている。アノードパッド開口８３は、においてカソードパッド開口８４の面積よりも大きい面積を有している。
ＳＢＤチップ１０６は、アノードパッド開口８３がアノード電極層４３の周縁を除く内方領域を露出させるように形成されている。アノードパッド開口８３は、においてカソードパッド開口８４の面積よりも大きい面積を有している。
アノードパッド開口８３内に形成された第１外部端子６は、平面視においてカソードパッド開口８４内に形成された第２外部端子７の面積よりも大きい面積を有している。第１外部端子６は、平面視においてｎ型ダイオード領域２０のほぼ全域と対向している。
ＳＢＤチップ１０６によっても、ＳＢＤチップ１の効果と同様の効果を奏することができる。また、ＳＢＤチップ１０６では、第１外部端子６が比較的大きい面積を有しているので、第１外部端子６による放熱性を高めることができる。
ＳＢＤチップ１０６によっても、ＳＢＤチップ１の効果と同様の効果を奏することができる。また、ＳＢＤチップ１０６では、第１外部端子６が比較的大きい面積を有しているので、第１外部端子６による放熱性を高めることができる。
前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、本発明に係るショットキーバリアダイオードは、ＳＢＤチップ（チップ部品）に限らず、半導体チップがリード端子と共にモールド樹脂によって封止（パッケージング）された構造の半導体装置において、半導体チップの一部の領域に、または、半導体チップとして適用され得る。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、本発明に係るショットキーバリアダイオードは、ＳＢＤチップ（チップ部品）に限らず、半導体チップがリード端子と共にモールド樹脂によって封止（パッケージング）された構造の半導体装置において、半導体チップの一部の領域に、または、半導体チップとして適用され得る。
本発明に係るダイオード素子は、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の種々の集積回路が形成された半導体チップを備えた半導体装置において、半導体チップの一部の領域に適用され得る。
この明細書および図面から抽出される特徴の例を、以下に示す。
ショットキーバリアダイオードの電気的特性の一つに順方向電圧および逆方向電流がある。ショットキーバリアダイオードの動作速度は、順方向電圧の値が小さくなるほど速くなり、順方向電圧の値が大きくなるほど遅くなる。
ショットキーバリアダイオードの損失は、逆方向電流の値が大きくなるほど大きくなり、逆方向電流の値が小さくなるほど小さくなる。したがって、比較的低い値の順方向電圧および比較的低い値の逆方向電流を有するショットキーバリアダイオードが求められている。
ショットキーバリアダイオードの電気的特性の一つに順方向電圧および逆方向電流がある。ショットキーバリアダイオードの動作速度は、順方向電圧の値が小さくなるほど速くなり、順方向電圧の値が大きくなるほど遅くなる。
ショットキーバリアダイオードの損失は、逆方向電流の値が大きくなるほど大きくなり、逆方向電流の値が小さくなるほど小さくなる。したがって、比較的低い値の順方向電圧および比較的低い値の逆方向電流を有するショットキーバリアダイオードが求められている。
ショットキーバリアダイオードの順方向電圧は、半導体層において電極との間でショットキー接合を形成する領域、すなわちダイオード領域の抵抗値の増減に応じて増減する。したがって、ダイオード領域の不純物濃度を高くすることによってダイオード領域の抵抗値を低減できるから、順方向電圧を低減できると考えられる。しかし、ダイオード領域の不純物濃度を高くすると、電極およびダイオード領域の間の領域において漏れ電流が増加する結果、逆方向電流が高くなるという背反がある。
順方向電圧の低減および逆方向電流の増加の抑制を図ることを一つの目的として成された特徴を有するショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法の一例が、下記の項１～項３０に示される。
［項１］一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域であって、前記半導体層の前記第１主面側の第１導電型不純物濃度が、前記半導体層の前記第２主面側の第１導電型不純物濃度よりも低い濃度プロファイルを有するダイオード領域と、前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、前記半導体層の前記第１主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、前記半導体層の前記第１主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、を含む、ショットキーバリアダイオード。
［項１］一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域であって、前記半導体層の前記第１主面側の第１導電型不純物濃度が、前記半導体層の前記第２主面側の第１導電型不純物濃度よりも低い濃度プロファイルを有するダイオード領域と、前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、前記半導体層の前記第１主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、前記半導体層の前記第１主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、を含む、ショットキーバリアダイオード。
項１に記載のショットキーバリアダイオードは、半導体層の第１主面の表層部に形成された第１導電型のダイオード領域を含む。このダイオード領域は、半導体層の第１主面側の第１導電型不純物濃度が、半導体層の第２主面側の第１導電型不純物濃度よりも低い濃度プロファイルを有している。
したがって、ダイオード領域における第１導電型不純物濃度が比較的高い半導体層の第２主面側の領域において、抵抗値の低減を図ることができる。また、ダイオード領域における第１導電型不純物濃度が比較的低い半導体層の第１主面側の領域において、抵抗値の増加を図ることができる。
したがって、ダイオード領域における第１導電型不純物濃度が比較的高い半導体層の第２主面側の領域において、抵抗値の低減を図ることができる。また、ダイオード領域における第１導電型不純物濃度が比較的低い半導体層の第１主面側の領域において、抵抗値の増加を図ることができる。
これにより、ダイオード領域における半導体層の第２主面側の領域により、順方向電圧を向上させることができる。また、ダイオード領域における半導体層の第１主面側の領域により、逆方向電流の増加を抑制できる。よって、順方向電圧の低減および逆方向電流の増加の抑制を図ることができるショットキーバリアダイオードを提供できる。
［項２］前記ダイオード領域は、前記ダイオード領域の表層部に形成され、第１導電型不純物濃度が相対的に低い表層領域と、前記表層領域に対して前記半導体層の前記第２主面側に形成され、前記表層領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する下層領域とを含む、項１に記載のショットキーバリアダイオード。
［項２］前記ダイオード領域は、前記ダイオード領域の表層部に形成され、第１導電型不純物濃度が相対的に低い表層領域と、前記表層領域に対して前記半導体層の前記第２主面側に形成され、前記表層領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する下層領域とを含む、項１に記載のショットキーバリアダイオード。
［項３］前記ダイオード領域の前記表層領域は、第１導電型不純物および第２導電型不純物を含み、前記第１導電型不純物の第１導電型不純物濃度が前記第２導電型不純物の第２導電型不純物濃度よりも高い領域である、項２に記載のショットキーバリアダイオード。
［項４］前記ダイオード領域の前記表層領域は、前記半導体層の前記第１主面から前記第２主面に向かって、第１導電型不純物濃度の接線の傾きが減少する濃度プロファイルを有しており、前記ダイオード領域の前記下層領域は、前記半導体層の前記第１主面から前記第２主面に向かって、第１導電型不純物濃度の接線の傾きが増加する濃度プロファイルを有している、項２または３に記載のショットキーバリアダイオード。
［項４］前記ダイオード領域の前記表層領域は、前記半導体層の前記第１主面から前記第２主面に向かって、第１導電型不純物濃度の接線の傾きが減少する濃度プロファイルを有しており、前記ダイオード領域の前記下層領域は、前記半導体層の前記第１主面から前記第２主面に向かって、第１導電型不純物濃度の接線の傾きが増加する濃度プロファイルを有している、項２または３に記載のショットキーバリアダイオード。
［項５］前記ダイオード領域は、前記表層領域および前記下層領域間の境界領域において、第１導電型不純物濃度の接線の傾きが減少から増加に転じる変曲点を含む濃度プロファイルを有している、項２～４のいずれか一項に記載のショットキーバリアダイオード。
［項６］前記表層領域の第１導電型不純物濃度は、１．０×１０１６ｃｍ－３未満であり、前記下層領域の第１導電型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下である、項２～５のいずれか一項に記載のショットキーバリアダイオード。
［項６］前記表層領域の第１導電型不純物濃度は、１．０×１０１６ｃｍ－３未満であり、前記下層領域の第１導電型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下である、項２～５のいずれか一項に記載のショットキーバリアダイオード。
［項７］前記半導体層は、第１導電型半導体基板と、前記第１導電型半導体基板の上に形成され、かつ前記第１導電型半導体基板の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型半導体層とを含む積層構造を有しており、前記ダイオード領域は、前記第１導電型半導体層の一部の領域を利用して形成されており、前記第１導電型不純物領域は、前記第１導電型半導体層に形成されている、項１～６のいずれか一項に記載のショットキーバリアダイオード。
［項８］前記第１導電型半導体層は、２．０μｍ以上３．０μｍ以下の厚さを有している、項７に記載のショットキーバリアダイオード。
［項９］前記第１導電型半導体層は、２．０μｍ以上２．５μｍ以下の厚さを有している、項７に記載のショットキーバリアダイオード。
［項１０］前記第１導電型半導体層は、２．０μｍ以上２．２μｍ以下の厚さを有している、項７に記載のショットキーバリアダイオード。
［項９］前記第１導電型半導体層は、２．０μｍ以上２．５μｍ以下の厚さを有している、項７に記載のショットキーバリアダイオード。
［項１０］前記第１導電型半導体層は、２．０μｍ以上２．２μｍ以下の厚さを有している、項７に記載のショットキーバリアダイオード。
［項１１］前記第１導電型半導体層は、０．４Ω・ｃｍ以上１．０Ω・ｃｍ以下の比抵抗を有している、項７～１０のいずれか一項に記載のショットキーバリアダイオード。
［項１２］前記第１導電型半導体層は、０．７Ω・ｃｍ以上１．０Ω・ｃｍ以下の比抵抗を有している、項７～１０のいずれか一項に記載のショットキーバリアダイオード。
［項１３］前記第１導電型半導体基板は、１．０ｍΩ・ｃｍ以上の比抵抗を有している、項７～１２のいずれか一項に記載のショットキーバリアダイオード。
［項１２］前記第１導電型半導体層は、０．７Ω・ｃｍ以上１．０Ω・ｃｍ以下の比抵抗を有している、項７～１０のいずれか一項に記載のショットキーバリアダイオード。
［項１３］前記第１導電型半導体基板は、１．０ｍΩ・ｃｍ以上の比抵抗を有している、項７～１２のいずれか一項に記載のショットキーバリアダイオード。
［項１４］前記半導体層において前記ダイオード領域を取り囲むように形成された第２導電型のガードリング領域をさらに含む、項１～１３のいずれか一項に記載のショットキーバリアダイオード。
［項１５］前記半導体層の前記第１主面における前記第１電極層を取り囲む周囲領域の上に形成され、前記半導体層を介して前記ダイオード領域に電気的に接続され、かつ、前記第２電極層に電気的に接続されたコンタクト電極層をさらに含む、項１～１４のいずれか一項に記載のショットキーバリアダイオード。
［項１５］前記半導体層の前記第１主面における前記第１電極層を取り囲む周囲領域の上に形成され、前記半導体層を介して前記ダイオード領域に電気的に接続され、かつ、前記第２電極層に電気的に接続されたコンタクト電極層をさらに含む、項１～１４のいずれか一項に記載のショットキーバリアダイオード。
［項１６］前記周囲領域は、前記第１電極層の周縁および前記半導体層の周縁の間の領域を含み、前記コンタクト電極層は、前記周囲領域において、前記第１電極層の周縁および前記半導体層の周縁の間の領域に形成されている、項１５に記載のショットキーバリアダイオード。
［項１７］前記コンタクト電極層は、前記周囲領域において帯状に形成されている、項１５または１６に記載のショットキーバリアダイオード。
［項１７］前記コンタクト電極層は、前記周囲領域において帯状に形成されている、項１５または１６に記載のショットキーバリアダイオード。
［項１８］前記半導体層の表層部における前記コンタクト電極層と対向する領域に形成され、かつ前記ダイオード領域および前記コンタクト電極層に電気的に接続された第１導電型のコンタクト領域をさらに含む、項１５～１７のいずれか一項に記載のショットキーバリアダイオード。
［項１９］前記半導体層の表層部における前記ダイオード領域の周囲の領域に形成され、前記ダイオード領域に電気的に接続された第１導電型のコンタクト領域をさらに含む、項１～１７のいずれか一項に記載のショットキーバリアダイオード。
［項１９］前記半導体層の表層部における前記ダイオード領域の周囲の領域に形成され、前記ダイオード領域に電気的に接続された第１導電型のコンタクト領域をさらに含む、項１～１７のいずれか一項に記載のショットキーバリアダイオード。
［項２０］前記コンタクト領域は、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している、項１８または１９に記載のショットキーバリアダイオード。
［項２１］前記コンタクト領域は、前記第１導電型不純物領域の第１導電型不純物濃度と等しい第１導電型不純物濃度を有している、項１８～２０のいずれか一項に記載のショットキーバリアダイオード。
［項２１］前記コンタクト領域は、前記第１導電型不純物領域の第１導電型不純物濃度と等しい第１導電型不純物濃度を有している、項１８～２０のいずれか一項に記載のショットキーバリアダイオード。
［項２２］前記第１導電型不純物領域は、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している、項１～２１のいずれか一項に記載のショットキーバリアダイオード。
［項２３］前記第１電極層に電気的に接続された第１外部端子と、前記第２電極層に電気的に接続された第２外部端子と、をさらに含む、項１～２２のいずれか一項に記載のショットキーバリアダイオード。
［項２３］前記第１電極層に電気的に接続された第１外部端子と、前記第２電極層に電気的に接続された第２外部端子と、をさらに含む、項１～２２のいずれか一項に記載のショットキーバリアダイオード。
［項２４］前記半導体層は、平面視において長方形状に形成されており、前記半導体層の長手方向に沿って延びる長手側面の長さが１．６ｍｍ以下であり、前記半導体層の短手方向に沿って延びる短手側面の長さが０．８ｍｍ以下である、項１～２３のいずれか一項に記載のショットキーバリアダイオード。
［項２５］前記第１電極層および前記第２電極層の間の順方向電流が２Ａのとき、前記第１電極層および前記第２電極層の間の順方向電圧が０．４７Ｖ以下である、項１～２４のいずれか一項に記載のショットキーバリアダイオード。
［項２５］前記第１電極層および前記第２電極層の間の順方向電流が２Ａのとき、前記第１電極層および前記第２電極層の間の順方向電圧が０．４７Ｖ以下である、項１～２４のいずれか一項に記載のショットキーバリアダイオード。
［項２６］前記第１電極層および前記第２電極層の間の逆方向電圧が２０Ｖのとき、前記第１電極層および前記第２電極層の間の逆方向電流が１．０×１０－３Ａ以下である、項１～２５のいずれか一項に記載のショットキーバリアダイオード。
［項２７］第１導電型半導体層にダイオード領域を設定し、前記ダイオード領域の表層部に第２導電型不純物を導入することにより、前記ダイオード領域の表層部における第１導電型不純物濃度を低下させる濃度薄化工程と、前記第１導電型半導体層における前記ダイオード領域外の領域に第１導電型不純物を導入した後、熱処理によって第１導電型不純物を拡散させて、前記ダイオード領域に電気的に接続される第１導電型不純物領域を形成する工程と、前記第１導電型半導体層の上に、前記ダイオード領域との間でショットキー接合を形成する第１電極層を形成する工程と、前記第１導電型半導体層の上に、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層を形成する工程と、を含む、ショットキーバリアダイオードの製造方法。
［項２７］第１導電型半導体層にダイオード領域を設定し、前記ダイオード領域の表層部に第２導電型不純物を導入することにより、前記ダイオード領域の表層部における第１導電型不純物濃度を低下させる濃度薄化工程と、前記第１導電型半導体層における前記ダイオード領域外の領域に第１導電型不純物を導入した後、熱処理によって第１導電型不純物を拡散させて、前記ダイオード領域に電気的に接続される第１導電型不純物領域を形成する工程と、前記第１導電型半導体層の上に、前記ダイオード領域との間でショットキー接合を形成する第１電極層を形成する工程と、前記第１導電型半導体層の上に、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層を形成する工程と、を含む、ショットキーバリアダイオードの製造方法。
項２７に記載のショットキーバリアダイオードの製造方法では、ダイオード領域の表層部に第２導電型不純物を導入することにより、ダイオード領域の表層部における第１導電型不純物濃度を低下させる濃度薄化工程が実行される。
これにより、第１導電型半導体層の一方主面側の第１導電型不純物濃度が、第１導電型半導体層の他方主面側の第１導電型不純物濃度よりも低い濃度プロファイルを有するダイオード領域が形成される。
これにより、第１導電型半導体層の一方主面側の第１導電型不純物濃度が、第１導電型半導体層の他方主面側の第１導電型不純物濃度よりも低い濃度プロファイルを有するダイオード領域が形成される。
このダイオード領域によれば、ダイオード領域における第１導電型不純物濃度が比較的高い第１導電型半導体層の他方主面側の領域において抵抗値の低減を図り、かつ、ダイオード領域における第１導電型不純物濃度が比較的低い半導体層の一方主面側の領域において抵抗値の増加を図ることができる。
これにより、ダイオード領域における第１導電型半導体層の他方主面側の領域により、順方向電圧を向上することができる。また、ダイオード領域における第１導電型半導体層の一方主面側の領域により、逆方向電流の増加を抑制できる。よって、順方向電圧の低減および逆方向電流の増加の抑制を図ることができるショットキーバリアダイオードを製造し、提供できる。
これにより、ダイオード領域における第１導電型半導体層の他方主面側の領域により、順方向電圧を向上することができる。また、ダイオード領域における第１導電型半導体層の一方主面側の領域により、逆方向電流の増加を抑制できる。よって、順方向電圧の低減および逆方向電流の増加の抑制を図ることができるショットキーバリアダイオードを製造し、提供できる。
［項２８］前記濃度薄化工程の後、前記ダイオード領域を取り囲むように前記第１導電型半導体層の表層部に第２導電型不純物を導入した後、熱処理によって第２導電型不純物を拡散させて、前記ダイオード領域を取り囲む第２導電型のガードリング領域を形成する工程をさらに含む、項２７に記載のショットキーバリアダイオードの製造方法。
［項２９］前記第１導電型不純物領域を形成するための熱処理と、前記ガードリング領域を形成するための熱処理とを同時に実行することにより、前記第１導電型不純物領域および前記ガードリング領域を同時に形成する、項２８に記載のショットキーバリアダイオードの製造方法。
［項２９］前記第１導電型不純物領域を形成するための熱処理と、前記ガードリング領域を形成するための熱処理とを同時に実行することにより、前記第１導電型不純物領域および前記ガードリング領域を同時に形成する、項２８に記載のショットキーバリアダイオードの製造方法。
［項３０］前記濃度薄化工程に先立って、第１導電型半導体基板を用意する工程と、前記第１導電型半導体基板の上に、前記第１導電型半導体基板の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有し、２．０μｍ以上３．０μｍ以下の厚さを有する前記第１導電型半導体層を形成する工程とをさらに含む、項２７～２９のいずれか一項に記載のショットキーバリアダイオードの製造方法。
１ ＳＢＤチップ
６ 第１外部端子
７ 第２外部端子
１０ 半導体層
２０ ｎ型ダイオード領域
２１ 表層領域
２２ 下層領域
２５ ｎ＋型不純物領域
４３ アノード電極層
４４ カソード電極層
４５Ａ 第１コンタクト電極層
５１ 第１周囲領域
５３ 第１対向部
５４ 第１ライン部
７０Ａ ｎ＋型コンタクト領域
９１ ｎ＋型シリコンウエハ
１０１ ＳＢＤチップ
１０２ ＳＢＤチップ
１０３ ＳＢＤチップ
１０４ ＳＢＤチップ
１０５ ＳＢＤチップ
１０６ ＳＢＤチップ
ＢＶ ブレークダウン電圧
ＣＴ 寄生容量
ＩＦ 順方向電流
ＩＲ 逆方向電流
ＶＦ 順方向電圧
ＶＲ 逆方向電圧
６ 第１外部端子
７ 第２外部端子
１０ 半導体層
２０ ｎ型ダイオード領域
２１ 表層領域
２２ 下層領域
２５ ｎ＋型不純物領域
４３ アノード電極層
４４ カソード電極層
４５Ａ 第１コンタクト電極層
５１ 第１周囲領域
５３ 第１対向部
５４ 第１ライン部
７０Ａ ｎ＋型コンタクト領域
９１ ｎ＋型シリコンウエハ
１０１ ＳＢＤチップ
１０２ ＳＢＤチップ
１０３ ＳＢＤチップ
１０４ ＳＢＤチップ
１０５ ＳＢＤチップ
１０６ ＳＢＤチップ
ＢＶ ブレークダウン電圧
ＣＴ 寄生容量
ＩＦ 順方向電流
ＩＲ 逆方向電流
ＶＦ 順方向電圧
ＶＲ 逆方向電圧
Claims (28)
- 主面を有する半導体層と、
前記半導体層の表層部に形成された第１導電型のダイオード領域と、
前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、
前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、
前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、
前記半導体層を介して前記ダイオード領域に電気的に接続されるように前記半導体層の主面における前記第１電極層を取り囲む周囲領域の上に形成され、かつ、前記第２電極層に電気的に接続されたコンタクト電極層と、を含み、
前記コンタクト電極層は、前記第２電極層から間隔を空けて形成され、前記半導体層を介して前記第２電極層に電気的に接続されている、ショットキーバリアダイオード。 - 前記第１電極層は、前記第２電極層と対向する対向領域、および、前記第２電極層と対向しない非対向領域を含み、
前記コンタクト電極層は、少なくとも前記第１電極層の前記非対向領域に沿うように形成されている、請求項１に記載のショットキーバリアダイオード。 - 前記コンタクト電極層は、前記第１電極層を挟んで前記第２電極層と対向する対向部、および、前記対向部から前記第２電極層側に向けて引き出され、前記第１電極層の周縁に沿うライン部を含む、請求項１または２に記載のショットキーバリアダイオード。
- 前記コンタクト電極層は、前記第１電極層の周縁に沿って帯状に延びている、請求項１～３のいずれか一項に記載のショットキーバリアダイオード。
- 主面を有する半導体層と、
前記半導体層の表層部に形成された第１導電型のダイオード領域と、
前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、
前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、
前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、
前記半導体層を介して前記ダイオード領域に電気的に接続されるように前記半導体層の主面における前記第１電極層を取り囲む周囲領域の上に形成され、かつ、前記第２電極層に電気的に接続されたコンタクト電極層と、を含み、
前記コンタクト電極層は、前記第２電極層と連なり、前記第２電極層に直接接続された第１部分、ならびに、前記第１部分および前記第２電極層から間隔を空けて形成され、前記半導体層を介して前記第２電極層に電気的に接続された第２部分を含む、ショットキーバリアダイオード。 - 前記コンタクト電極層の前記第１部分および前記第２部分は、それぞれ、前記第１電極層の周縁に沿って帯状に形成されている、請求項５に記載のショットキーバリアダイオード。
- 前記周囲領域は、前記第１電極層の周縁および前記半導体層の周縁の間の領域を含み、
前記コンタクト電極層は、前記周囲領域において、前記第１電極層の周縁および前記半導体層の周縁の間の領域に形成されている、請求項１～６のいずれか一項に記載のショットキーバリアダイオード。 - 前記半導体層の表層部における前記ダイオード領域の周囲の領域に形成され、前記ダイオード領域に電気的に接続された第１導電型のコンタクト領域をさらに含む、請求項１～７のいずれか一項に記載のショットキーバリアダイオード。
- 前記コンタクト領域は、少なくとも前記半導体層の表層部における前記コンタクト電極層と対向する領域に形成され、前記ダイオード領域および前記コンタクト電極層に電気的に接続されている、請求項８に記載のショットキーバリアダイオード。
- 前記コンタクト領域は、前記第１導電型不純物領域に電気的に接続されており、
前記コンタクト電極層は、前記コンタクト領域および前記第１導電型不純物領域を介して前記第２電極層に電気的に接続されている、請求項８または９に記載のショットキーバリアダイオード。 - 前記コンタクト領域は、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している、請求項８～１０のいずれか一項に記載のショットキーバリアダイオード。
- 前記コンタクト領域は、前記第１導電型不純物領域の第１導電型不純物濃度と等しい第１導電型不純物濃度を有している、請求項８～１１のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１導電型不純物領域は、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している、請求項１～１２のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層に電気的に接続された第１外部端子と、
前記第２電極層に電気的に接続された第２外部端子と、をさらに含む、請求項１～１３のいずれか一項に記載のショットキーバリアダイオード。 - 前記半導体層は、平面視において長方形状に形成されており、
前記半導体層の長手方向に沿って延びる長手側面の長さが１．６ｍｍ以下であり、
前記半導体層の短手方向に沿って延びる短手側面の長さが０．８ｍｍ以下である、請求項１～１４のいずれか一項に記載のショットキーバリアダイオード。 - 前記半導体層は、平面視において長方形状に形成されており、
前記半導体層の長手方向に沿って延びる長手側面の長さが１．０ｍｍ以下であり、
前記半導体層の短手方向に沿って延びる短手側面の長さが０．６ｍｍ以下である、請求項１～１４のいずれか一項に記載のショットキーバリアダイオード。 - 前記第１電極層および前記第２電極層の間の順方向電流が２Ａのとき、前記第１電極層および前記第２電極層の間の順方向電圧が０．４７Ｖ以下である、請求項１～１６のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の順方向電流が２Ａのとき、前記第１電極層および前記第２電極層の間の順方向電圧が０．４５Ｖ以下である、請求項１～１６のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の順方向電流が２Ａのとき、前記第１電極層および前記第２電極層の間の順方向電圧が０．４４Ｖ以下である、請求項１～１６のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の順方向電流が２Ａのとき、前記第１電極層および前記第２電極層の間の順方向電圧が０．４４Ｖ未満である、請求項１～１６のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の逆方向電圧が２０Ｖのとき、前記第１電極層および前記第２電極層の間の逆方向電流が１．０×１０－３Ａ以下である、請求項１～２０のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の逆方向電圧が１０Ｖのとき、前記第１電極層および前記第２電極層の間の逆方向電流が１．０×１０－４Ａ以下である、請求項１～２０のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の逆方向電圧が５Ｖ以上のとき、前記第１電極層および前記第２電極層の間の寄生容量が１００ｐＦ以下である、請求項１～２２のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間の逆方向電圧が５Ｖ以上のとき、前記第１電極層および前記第２電極層の間の寄生容量が５０ｐＦ以下である、請求項１～２２のいずれか一項に記載のショットキーバリアダイオード。
- 前記第１電極層および前記第２電極層の間のブレークダウン電圧が、２０Ｖ以上である、請求項１～２４のいずれか一項に記載のショットキーバリアダイオード。
- 主面を有する半導体層と、
前記半導体層の表層部に形成された第１導電型のダイオード領域と、
前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、
前記ダイオード領域および前記第１導電型不純物領域に電気的に接続されるように前記半導体層の表層部における前記ダイオード領域を取り囲む周囲領域に沿って形成され、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有するコンタクト領域と、
前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、
前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、
前記コンタクト領域を介して前記ダイオード領域に電気的に接続されるように前記第２電極層から間隔を空けて前記周囲領域の上に形成され、かつ、前記コンタクト領域および前記第１導電型不純物濃度を介して前記第２電極層に電気的に接続されたコンタクト電極層と、を含む、ショットキーバリアダイオード。 - 主面を有する半導体層と、
前記半導体層の表層部に形成された第１導電型のダイオード領域と、
前記半導体層の表層部に形成され、前記ダイオード領域に電気的に接続された第１導電型不純物領域と、
前記ダイオード領域および前記第１導電型不純物領域に電気的に接続されるように前記半導体層の表層部における前記ダイオード領域を取り囲む周囲領域に沿って形成され、前記ダイオード領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有するコンタクト領域と、
前記半導体層の主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成する第１電極層と、
前記半導体層の主面の上に形成され、前記第１導電型不純物領域との間でオーミック接合を形成する第２電極層と、
前記コンタクト領域を介して前記ダイオード領域に電気的に接続されるように前記周囲領域の上に形成され、かつ、前記第２電極層に電気的に接続されたコンタクト電極層と、を含み、
前記コンタクト電極層は、前記第２電極層と連なり、前記第２電極層に直接接続された第１部分、ならびに、前記第１部分および前記第２電極層から間隔を空けて形成され、前記コンタクト領域および前記第１導電型不純物濃度を介して前記第２電極層に電気的に接続された第２部分を含む、ショットキーバリアダイオード。 - 前記周囲領域は、前記ダイオード領域の周縁および前記半導体層の周縁の間の領域を含み、
前記コンタクト領域は、前記周囲領域において、前記ダイオード領域の周縁および前記半導体層の周縁の間の領域に形成されている、請求項２６または２７に記載のショットキーバリアダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/823,206 US10658524B2 (en) | 2016-11-29 | 2017-11-27 | Schottky barrier diode |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016231798 | 2016-11-29 | ||
| JP2016231799 | 2016-11-29 | ||
| JP2016231799 | 2016-11-29 | ||
| JP2016231798 | 2016-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018093185A JP2018093185A (ja) | 2018-06-14 |
| JP7013200B2 true JP7013200B2 (ja) | 2022-01-31 |
Family
ID=62566346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017206209A Active JP7013200B2 (ja) | 2016-11-29 | 2017-10-25 | ショットキーバリアダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7013200B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103853A (ja) | 2002-09-10 | 2004-04-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004356450A (ja) | 2003-05-29 | 2004-12-16 | Sanken Electric Co Ltd | ショットキ障壁を有する半導体素子及びその製造方法 |
| JP2005005531A (ja) | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009064977A (ja) | 2007-09-06 | 2009-03-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127374U (ja) * | 1974-04-03 | 1975-10-18 | ||
| JPH0695576B2 (ja) * | 1986-05-12 | 1994-11-24 | 横河電機株式会社 | バラクタ |
-
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Patent Citations (4)
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|---|---|
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