CN103779326B - Goi测试电路结构 - Google Patents

Abstract

本发明公开了一种GOI测试电路结构，该GOI测试电路结构在传统的区域棱式GOI测试电路结构基础上，将栅氧层部分覆盖于第一aa区上，使得呈条状的第一aa区中靠近两端的区域未被所述栅氧层覆盖，进而形成源/漏区，并利用第三接触孔和源漏金属层分别引出源极端子和漏极端子。本发明的GOI测试电路结构共引出4端子，分别为栅极端子Gate、衬底端子Substrate、源极端子和漏极端子，比传统区域棱式GOI测试电路结构多出2个端子。本发明的GOI测试电路结构在第一aa区中引入源/漏区，这样便将源/漏区包括在了GOI测试电路结构中，进而当CD在90nm以下时，可以避免GOI测试电路结构中的寄生节点以获得准确的击穿电压。

Description

GOI测试电路结构

技术领域

本发明涉及半导体测试领域，特别涉及一种针对GOI（Gate Oxide Integrity，栅氧完整性）测试的电路结构。

背景技术

在对半导体集成电路进行的测试中，对于GOI和TDDB（Time Dependent DielectricBreakdown，与时间相关电介质击穿）测试而言，一般采用积累偏压（accumulation bias）的方式获得击穿电压（breakdown voltage）。当CD（Critical Dimension，关键尺寸）在不小于90nm时，对于GOI测试采用两个端子（terminal）——栅极端子（Gate）、衬底端子（Substrate）——的测试结构。以下，为现有常用的三种GOI测试电路结构。

图1a所示为现有的体式（Bulk）GOI测试电路结构，图1b为图1a中沿x轴线的切视图。因视图角度原因，图1a中无法完全示出体式GOI测试电路的结构，请一并参照图1b所示。该体式GOI测试电路中，包括在一衬底（图1a、图1b未示出）上形成的第一aa（active area，有源区）区11，第一aa区11呈方形，其四周与多个第一接触孔（contact）31电连接（如图1a所示），多个第一接触孔31在所述第一aa区11的四周均匀地分布；同时，第一aa区11四周的第一接触孔31还与一第一金属层21电连接，第一金属层21延伸出栅极端子Gate；第一aa区11外侧四周设有STI（ShallowTrench Isolation，浅沟道隔离）4，所述STI 4设于所述衬底中；在所述STI 4的外侧设有第二aa区12，第一aa区11和第二aa区12之间由所述STI 4隔离；第二aa区12电连接有多个均匀分布的第二接触孔32，并且与第二aa区12电连接的第二接触孔32与一第二金属层22（如图1b所示）电连接，第二金属层22延伸出衬底端子Substrate。

如图1b所示，第一aa区11位于体式GOI测试电路结构的中部，其外侧设有STI4，在STI 4的外侧为第二aa区12，第二aa区12的外侧仍然为STI 4；第一aa区11并非直接与第一接触孔31电连接，而是在第一aa区11的表面沉积有一栅氧层5，栅氧层5的材料如二氧化硅，在栅氧层5的表面沉积一多晶硅层6，第一接触孔31电连接于该多晶硅层6，并且与第一金属层21电连接，进而通过第一金属层21引出栅极端子Gate。而位于第一aa区11外侧的第二aa区12则直接通过第二接触孔32与第二金属层22电连接，进而通过第二金属层22引出衬底端子Substrate。

图2a所示为现有的多晶硅棱式（Poly Edge）GOI测试电路结构，图2b为图2a中沿x轴线的切视图，图2c为图2a中沿y轴线的切视图。该多晶硅棱式GOI测试电路中，包括在一衬底（图2a、图2b、图2c未示出）上形成的第一aa区11，第一aa区11呈方形，在第一aa区11上沉积有彼此平行的多条栅氧层5（如图2b、图2c所示），在所述多条栅氧层5上沉积有多晶硅层6（如图2a、图2b、图2c所示）；在每条多晶硅层6的两端（位于第一aa区11相对的两侧）均连接第一接触孔31，所有的第一接触孔31还均与第一金属层21电连接，第一金属层21延伸出栅极端子Gate。

第一aa区11外侧设有STI 4，所述STI 4设于所述衬底中；在所述STI 4的外侧设有第二aa区12，第一aa区11和第二aa区12之间由所述STI 4隔离；第二aa区12电连接有多个均匀分布的第二接触孔32，并且与第二aa区12电连接的第二接触孔32均与第二金属层22（如图2b、图2c所示）电连接，第二金属层22延伸出衬底端子Substrate。

图3a所示为现有的区域棱式（Field Edge）GOI测试电路结构，图3b为图3a中沿y轴线的切视图。结合图3a、图3b所示，该区域棱式GOI测试电路中，包括在一衬底（图3a、图3b未示出）上形成的多个呈条状且彼此相互平行的第一aa区11；各个第一aa区11之间由STI 4相互隔离；在每个第一aa区11上均沉积有栅氧层5；在包括所有栅氧层5、以及隔离各个第一aa区11的STI 4的区域上形成有一整块多晶硅层6，且覆盖于各个第一aa区11上的栅氧层5之间由该多晶硅层6隔离，多晶硅层6呈方形分布于所述衬底表面；在多晶硅层6的边缘分布有多个第一接触孔31且多晶硅层6分别与多个第一接触孔31电连接；所有的第一接触孔31还均与第一金属层21电连接；第一金属层21延伸出栅极端子Gate。

在多晶硅层6所覆盖的包括所有第一aa区11以及隔离所有第一aa区11的STI 4所处的衬底的外侧还设有STI 4，且该多晶硅层6所覆盖的衬底外侧的STI 4亦设于所述衬底中；在该STI 4的外侧设有第二aa区12，该多晶硅层6所覆盖的衬底和第二aa区12之间由位于他们之间的STI 4相隔离；第二aa区12电连接有多个均匀分布的第二接触孔32，并且与第二aa区12电连接的第二接触孔32均与第二金属层22（如图3b所示）电连接，第二金属层22延伸出衬底端子Substrate。

上述三种GOI测试电路结构均能够满足CD在不小于90nm时，进行的GOI测试的。但是，当CD小于90nm以后，反相击穿电压（inversion breakdown voltage）便需要纳入考虑范围。为了在测试过程中，避免GOI测试电路结构中的各种寄生节点（parasitic junction）以获得准确的击穿电压，源/漏区必须包括于GOI测试电路结构中，这就需要提供新的GOI测试电路结构。因此可以对现有的图1a、图1b所示的体式GOI测试电路结构以及图2a、图2b、图2c所示的多晶硅棱式GOI测试电路结构进行改进。

图4a所示为改进的体式GOI测试电路结构，图4b为图4a所示的改进的体式GOI测试电路结构的切视图。该改进的体式GOI测试电路结构的改进之处在于，第一aa区11未被栅氧层5和多晶硅层6完全覆盖，位于栅氧层5和多晶硅层6的两侧的未被栅氧层5和多晶硅层6覆盖的第一aa区11直接与多个第三接触孔33电连接，第三接触孔33还同时与2个第三金属层23连接，2个第三金属层23分别延伸出源极端子和漏极端子（S/D）。

与图1a和图1b的传统体式GOI测试电路结构相比，图4a和图4b的改进的体式GOI测试电路结构共引出了4个端子，分别为栅极端子Gate、衬底端子Substrate、源极端子和漏极端子（图中用S/D表示），比传统体式GOI测试电路结构多出2个端子。改进的体式GOI测试电路结构在栅氧层5和多晶硅层6两侧的第一aa区11中引入了源/漏区，这样便将源/漏区包括在了GOI测试电路结构中，进而可以避免体式GOI测试电路结构中的寄生节点以获得准确的击穿电压。

图5a所示为改进的多晶硅棱式GOI测试电路结构，图5b为图5a所示的改进的多晶硅棱式GOI测试电路结构沿x轴线的切视图。该改进的多晶硅棱式GOI测试电路结构的改进之处在于，将第一aa区11未被栅氧层5和多晶硅层6覆盖的成条状分布的区域作为源/漏区，并电连接多个第三接触孔33（图5b中用虚线表示），多个第三接触孔33与多个第三金属层23电连接，如图5a中所示，第一aa区11上每一纵列的第三接触孔33同时与1个第三金属层23电连接，分别位于每个栅氧层5和多晶硅层6两侧的第三金属层23分别引出到源极端子和漏极端子，其中作为源极区的第一aa区11连接出的第三金属层23均连接到源极端子，作为漏极区的第一aa区11连接出的第三金属层23均连接到漏极端子。

与改进的体式GOI测试电路结构同样地，改进的多晶硅棱式GOI测试电路结构亦共引出了4个端子，分别为栅极端子Gate、衬底端子Substrate、源极端子和漏极端子（图中用S/D表示），比传统多晶硅棱式GOI测试电路结构多出2个端子。改进的多晶硅棱式GOI测试电路结构在第一aa区11未被栅氧层5和多晶硅层6覆盖的成条状分布的区域中引入源/漏区，这样便将源/漏区包括在了GOI测试电路结构中，进而可以避免多晶硅棱式GOI测试电路结构中的寄生节点以获得准确的击穿电压。

因为电路结构特点，在传统的体式GOI测试电路结构和传统的多晶硅棱式GOI测试电路结构中，均能够从第一aa区11中引出未被栅氧层5和多晶硅层6所覆盖的区域以形成源/漏区进而引出源极端子和漏极端子。但是对于图3a、图3b所示的区域棱式GOI测试电路结构，却因为没有可利用的空间而引出源极端子和漏极端子，因此当前对于区域棱式GOI测试电路结构来讲仍然无法应用于CD在90nm以下的GOI测试。

发明内容

有鉴于此，本发明提供一种新的GOI测试的电路结构，以传统的多晶硅棱式GOI测试电路结构为基础进行设计，以使得新设计的GOI测试电路结构能够应用于CD在90nm以下的GOI测试。

本发明的技术方案是这样实现的：

一种GOI测试电路结构，所述GOI测试电路结构包括：

形成于衬底上的多个呈条状且相互平行的第一aa区，且相邻的第一aa区之间由STI相互隔离；

多个呈条状且一对一覆盖于每个第一aa区上的栅氧层，所述栅氧层部分覆盖于所述第一aa区使得所述条状的第一aa区中靠近两端的区域未被所述栅氧层覆盖；

覆盖于所述栅氧层和第一aa区之间的STI上的多晶硅层；

与所述多晶硅层电连接的多个第一接触孔；

与所述多个第一接触孔电连接的第一金属层；

由所述第一金属层引出的栅极端子；

分别与多个第一aa区中靠近其两端的未被所述栅氧层覆盖的区域电连接的多个第三接触孔；

分别与位于第一aa区每侧的第三接触孔电连接的2个源漏金属层；

由所述2个源漏金属层分别引出的源极端子和漏极端子；

形成于衬底上且位于所有第一aa区外侧的第二aa区，且所述第二aa区和第一aa区之间由STI相互隔离；

与所述第二aa区电连接的多个第二接触孔；

与所述多个第二接触孔电连接的第二金属层；

由所述第二金属层引出的衬底端子。

进一步，所述源漏金属层包括：

与多个第三接触孔电连接第三金属层；

与第三金属层电连接的多个通孔；

与所述多个通孔电连接的第四金属层，所述第四金属层引出源极端子或者漏极端子。

进一步，所述第一aa区中靠近两端且未被所述栅氧层覆盖的区域为所述GOI测试电路结构中的源/漏区。

进一步，所述衬底为N型衬底或者P型衬底。

从上述方案可以看出，本发明的GOI测试电路结构在传统的区域棱式GOI测试电路结构基础上进行了改进，进而引出4端子，分别为栅极端子Gate、衬底端子Substrate、源极端子和漏极端子，比传统区域棱式GOI测试电路结构多出2个端子。本发明的GOI测试电路结构在第一aa区中引入源/漏区，这样便将源/漏区包括在了GOI测试电路结构中，进而当CD在90nm以下时，可以避免GOI测试电路结构中的寄生节点以获得准确的击穿电压。

附图说明

图1a为传统的体式GOI测试电路结构的示意图；

图1b为图1a所示的传统的体式GOI测试电路结构中沿x轴的切视图；

图2a为传统的多晶硅棱式GOI测试电路结构的示意图；

图2b为图2a所示的传统的多晶硅棱式GOI测试电路结构中沿x轴的切视图；

图2c为图2a所示的传统的多晶硅棱式GOI测试电路结构中沿y轴的切视图；

图3a为传统的区域棱式GOI测试电路结构的示意图；

图3b为图3a所示的传统的区域棱式GOI测试电路结构中沿y轴的切视图；

图4a为改进的体式GOI测试电路结构的示意图；

图4b为图4a所示的改进的体式GOI测试电路结构的切视图；

图5a为改进的多晶硅棱式GOI测试电路结构的示意图；

图5b为图5a所示的改进的多晶硅棱式GOI测试电路结构沿x轴的切视图；

图6a为本发明的GOI测试电路结构的实施例示意图；

图6b为图6a所示的本发明的GOI测试电路结构中沿x轴方向的切视图；

图6c为图6a所示的本发明的GOI测试电路结构中沿y轴方向的切视图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

图6a所示为本发明的GOI测试电路结构实施例示意图，图6b所示为图6a中的GOI测试电路结构沿x轴方向的切视图，图6c所示为图6a中的GOI测试电路结构沿y轴方向的切视图。图6a、图6b、图6c所示实施例是在传统的区域棱式GOI测试电路结构的基础上进行改进而获得的改进的区域棱式GOI测试电路结构。因为本发明的GOI测试电路结构实施例的结构不能在单一视图上进行诠释，所以以下同时结合图6a、图6b、图6c对本发明的GOI测试电路结构进行介绍。

本发明的GOI测试电路结构包括形成于一衬底（图6a、图6b、图6c中未示出）上的多个呈条状且相互平行的第一aa区11，相邻的第一aa区11之间由STI 4相互隔离（如图6c所示）。在每个第一aa区11上均沉积有条状的栅氧层5（如图6b、图6c所示），栅氧层5和第一aa区11的数量相等，且各个栅氧层5一对一覆盖于每个第一aa区11上。

如图6b所示，栅氧层5未全部覆盖第一aa区11，而是将第一aa区11中部的大部分区域覆盖，而条状的第一aa区11中靠近两端的区域未被栅氧层5覆盖。第一aa区11中靠近两端且未被栅氧层5覆盖的区域为本发明的GOI测试电路结构中的源/漏区，在制造本发明的GOI测试电路结构过程中可通过本领域常用的离子注入等手段在第一aa区11中靠近两端且未被栅氧层5覆盖的区域形成源/漏区。

在栅氧层5上沉积多晶硅层6，多晶硅层6的数量为1，并且该多晶硅层6覆盖了所有的栅氧层5，如图6b、图6c所示，并且该多晶硅层6同时覆盖了相邻的栅氧层5之间的STI 4。如图6a、图6c所示，在所述多晶硅层6上，电连接有多个第一接触孔31，多个第一接触孔31在所述多晶硅层6的四周均匀分布。所有的第一接触孔31还同时与第一金属层21电连接，使得多晶硅层6通过第一接触孔31连接到第一金属层21（图6b中用虚线表示）。由所述第一金属层21引出栅极端子Gate。

在所述第一aa区11中靠近两端且未被栅氧层5覆盖的区域上，即本发明的GOI测试电路结构中的源/漏区上，分别电连接有多个第三接触孔33。所述第三接触孔33还分别与2个源漏金属层电连接，具体地，2个源漏金属层分别与位于第一aa区11每侧的第三接触孔33电连接。参见图6a，对于每个第一aa区11来说，靠近其每一端且未被栅氧层5覆盖的区域上，均与一第三接触孔33电连接，每个第一aa区11有两端未被栅氧层5覆盖的区域，所以共有两个第三接触孔33与1个第一aa区11电连接；2个源漏金属层中，其中一个源漏金属层与每个第一aa区11一端的第三接触孔33电连接，另一个源漏金属层与每个第一aa区11另一端的第三接触孔33电连接。2个源漏金属层分别引出源极端子和漏极端子（图6a、图6b中用S/D表示），即若其中的一个源漏金属层引出源极端子，则另一个源漏金属层引出漏极端子。

在包括所有第一aa区11以及隔离所有第一aa区11的STI 4所处的衬底的外侧还设有STI 4，在该STI 4的外侧的衬底上形成一第二aa区12，所述第二aa区12和第一aa区11之间由该STI 4相互隔离。第二aa区12电连接有多个均匀分布的第二接触孔32，并且与第二aa区12电连接的第二接触孔32均与一第二金属层22电连接（如图6b、图6c所示），第二金属层22延伸出衬底端子Substrate。

参见图6a、图6b所示，本发明的GOI测试电路结构中的2个源漏金属层的结构相同，仅对其中之一进行介绍。源漏金属层包括第三金属层23、通孔（via）34和第四金属层24；其中，第三金属层23与所述第三接触孔33电连接；多个通孔34电连接于第三金属层23；第四金属层24电连接于多个通孔34。由第四金属层24引出源极端子或者漏极端子。

如上所述，由于本发明的GOI测试电路结构采用了4端子的设计，进而需要4个量测焊垫将本发明的GOI测试电路结构中的栅、源、漏和衬底引出。基于此，本发明中在第三金属层23上建立第四金属层24的结构的目的是为了在节省GOI测试电路面积的前提下，避免在实际应用中以单层金属层（仅采用第三金属层23）做引线而导致的引线间相交、结构失效的问题。

本发明的GOI测试电路结构中，所述衬底可以为N型衬底或者P型衬底。

由于本发明GOI测试电路结构中的衬底端子Substrate独立于源极端子和漏极端子，在测试过程中：

既可以测量反型模式（inversion mode）的GOI：在栅极端子Gate与源极端子和漏极端子间加偏压，偏压的正负根据衬底的掺杂类型使之处于反型模式（如N型衬底在栅极加负偏压）；

也可以测量传统的累积模式（accumulation mode）GOI：在栅极端子与衬底端子Substrate之间加偏压，偏压的正负根据衬底的掺杂类型使之处于累积模式（如N型衬底在栅极加正偏压）。

本发明的GOI测试电路结构在传统的区域棱式GOI测试电路结构基础上进行了改进，进而引出4端子，分别为栅极端子Gate、衬底端子Substrate、源极端子和漏极端子，比传统区域棱式GOI测试电路结构多出2个端子。本发明的GOI测试电路结构在第一aa区11中引入源/漏区，这样便将源/漏区包括在了GOI测试电路结构中，进而当CD在90nm以下时，可以避免GOI测试电路结构中的寄生节点以获得准确的击穿电压。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (4)

1.一种GOI测试电路结构，其特征在于，所述GOI测试电路结构包括：

形成于衬底上的多个呈条状且相互平行的第一aa区，且相邻的第一aa区之间由STI相互隔离；

多个呈条状且一对一覆盖于每个第一aa区上的栅氧层，所述栅氧层部分覆盖于所述第一aa区使得所述条状的第一aa区中靠近两端的区域未被所述栅氧层覆盖；

覆盖于所述栅氧层和第一aa区之间的STI上的多晶硅层；

与所述多晶硅层电连接的多个第一接触孔；

与所述多个第一接触孔电连接的第一金属层；

由所述第一金属层引出的栅极端子；

分别与多个第一aa区中靠近其两端的未被所述栅氧层覆盖的区域电连接的多个第三接触孔；

分别与位于第一aa区每侧的第三接触孔电连接的2个源漏金属层；

由所述2个源漏金属层分别引出的源极端子和漏极端子；

形成于衬底上且位于所有第一aa区外侧的第二aa区，且所述第二aa区和第一aa区之间由STI相互隔离；

与所述第二aa区电连接的多个第二接触孔；

与所述多个第二接触孔电连接的第二金属层；

由所述第二金属层引出的衬底端子。

2.根据权利要求1所述的GOI测试电路结构，其特征在于，所述源漏金属层包括：

与多个第三接触孔电连接的第三金属层；

与第三金属层电连接的多个通孔；

与所述多个通孔电连接的第四金属层，所述第四金属层引出源极端子或者漏极端子。

3.根据权利要求1所述的GOI测试电路结构，其特征在于：所述第一aa区中靠近两端且未被所述栅氧层覆盖的区域为所述GOI测试电路结构中的源/漏区。

4.根据权利要求1至3任一项所述的GOI测试电路结构，其特征在于：所述衬底为N型衬底或者P型衬底。