CN104022101B - 晶体管重叠电容的测试结构及其测试方法 - Google Patents
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Abstract
一种晶体管重叠电容的测试结构及其测试方法，所述晶体管重叠电容的测试方法包括：提供第一测试结构，所述第一测试结构包括在第一半导体衬底上形成的第一晶体管和第一连接结构，第一晶体管的第一源区和第一漏区内具有位于第一栅极的下方的第一重叠区，所述第一连接结构位于第一源区和第一漏区表面；测试获取第一栅极和第一连接结构之间的第一电容；提供第二测试结构，所述第二测试结构包括在第二半导体衬底上形成的第二晶体管和第二连接结构，并且所述第二栅极一侧的第二源区或第二漏区内具有位于第二栅极下方的第二重叠区，第二连接结构位于第二源区和第二漏区表面；测试第二栅极和第二连接结构之间的第二电容；计算得到第一晶体管的重叠电容。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管重叠电容的测试结构及其测试方法。
背景技术
现有的集成电路以及半导体制造领域内，晶体管是构成半导体器件的一种基本元件之一，因此被广泛应用。随着集成电路的集成化，以及半导体器件的微型化，晶体管的性能对于集成电路的影响越发显著。在影响晶体管性能的因素中，晶体管的重叠电容会对由晶体管形成的半导体器件的工作效率产生影响。
请参考图1，是现有技术的晶体管的剖面结构示意图，包括：半导体衬底10；位于半导体衬底10表面的栅极结构11，所述栅极结构11包括：位于半导体衬底10表面的栅介质层12、位于所述栅介质层12表面的栅电极层13、以及位于所述栅电极层12两侧的侧墙14；位于所述栅极结构11两侧的半导体衬底内的源区15a和漏区15b，所述源区15a或漏区15b包括：轻掺杂区16和重掺杂区17。
其中，所述轻掺杂区16位于栅极结构11下方，使得所述栅电极层13与轻掺区16之间形成重叠电容。所述重叠电容会影响晶体管的工作频率和工作速度，导致由所述晶体管所形成的半导体器件的工作效率下降。因此需要对所述重叠电容进行测量，从而尽量降低所述重叠电容的大小。
然而，现有技术对于所述晶体管重叠电容的测试方法复杂，并且很难准确获取所述重叠电容的数值。
更多关于晶体管重叠电容的测试方法的相关技术，请参考专利号为US6169302的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管重叠电容的测试结构及其测试方法，能够准确地获取晶体管中源区或漏区与栅电极层之间的重叠电容。
为解决上述问题，本发明的技术方案提出了一种晶体管重叠电容的测试方法，包括：提供第一测试结构，所述第一测试结构包括在第一半导体衬底上形成的第一晶体管和第一连接结构，所述第一晶体管包括位于第一半导体衬底上的第一栅极结构，所述第一栅极结构包括第一栅介质层和位于所述第一栅介质层表面的第一栅极、所述第一晶体管还包括位于所述第一栅极两侧的第一半导体衬底内的第一源区和第一漏区，所述第一源区和第一漏区内具有位于第一栅极结构下方的第一重叠区，所述第一连接结构位于第一源区和第一漏区表面；测试获取第一栅极和第一连接结构之间的第一电容；提供第二测试结构，所述第二测试结构包括在第二半导体衬底上形成的第二晶体管和第二连接结构，所述第二晶体管包括位于第二半导体衬底上的第二栅极结构，所述第二栅极结构包括第二栅介质层、位于所述第二栅介质层表面的第二栅极、所述第二晶体管还包括位于所述第二栅极两侧的第二半导体衬底内的第二源区和第二漏区，并且所述第二栅极一侧的第二源区或第二漏区内具有位于第一栅极下方的第二重叠区，所述第二连接结构位于第二源区和第二漏区表面；测试获取第二栅极和第二连接结构之间的第二电容；根据所述第一电容和第二电容，计算得到第一晶体管的重叠电容。
可选的，所述第一源区和第一漏区包括第一重掺杂区和第一轻掺杂区，所述第一重叠区为所述第一轻掺杂区。
可选的，所述第二源区包括第二重掺杂区和第二轻掺杂区，所述第二漏区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区；或者所述第二漏区包括第二重掺杂区和第二轻掺杂区，所述第二源区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区。
可选的，所述第一栅介质层和第二栅介质层的形成工艺、材料和尺寸相同；第一栅极和第二栅极的形成工艺、材料和尺寸相同；第一重掺杂区和第二源区、第二漏区的形成工艺、材料和尺寸相同；第一连接结构和第二连接结构的形成工艺、材料和尺寸均相同。
可选的，所述第一晶体管的第一栅极结构还包括位于第一栅介质层和第一栅极两侧表面的第一侧墙，所述第二晶体管的第二栅极结构还包括位于第二栅介质层和第二栅极两侧表面的第二侧墙，且所述第一侧墙和第二侧墙的形成工艺、材料和尺寸均相同。
可选的，在所述第一连接结构和第一源区、第一漏区之间具有第一硅化物层，在所述第二连接结构和第二源区、第二漏区之间具有第二硅化物层，所述第一硅化物层和第二硅化物层的形成工艺、材料和尺寸均相同。
可选的，所述第一半导体衬底、第一晶体管和第一连接结构之间具有第一介质层；所述第二半导体衬底、第二晶体管和第二连接结构之间具有第二介质层；所述第一介质层和第二介质层的形成工艺、材料和厚度均相同。
可选的，所述第一测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的条状第一晶体管，所述第二测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的条状第二晶体管，所述第一连接结构为长条状并且与第一栅极结构平行，所述第二连接结构为长条状并且与第二栅极结构平行；将第一测试结构的所有第一连结结构之间电连接，所有第一栅极之间电连接；将第二测试结构的所有第二连接结构之间电连接，所有第二栅极之间电连接。
可选的，所述第一晶体管和第二晶体管的数量相同，所述第一连接结构和第二连接结构的数量相同。
为解决上述问题，本发明还提出了一种晶体管重叠电容的测试结构，其特征在于，包括：第一测试结构，所述第一测试结构包括在第一半导体衬底上形成的第一晶体管和第一连接结构，所述第一晶体管包括位于第一半导体衬底上的第一栅极结构，所述第一栅极结构包括第一栅介质层和位于所述第一栅介质层表面的第一栅极、所述第一晶体管还包括位于所述第一栅极两侧的第一半导体衬底内的第一源区和第一漏区，所述第一源区和第一漏区内具有位于第一栅极的下方的第一重叠区，所述第一连接结构位于第一源区和第一漏区表面；第二测试结构，所述第二测试结构包括在第二半导体衬底上形成的第二晶体管和第二连接结构，所述第二晶体管包括位于第二半导体衬底上的第二栅极结构，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层表面的第二栅极、所述第二晶体管还包括位于所述第二栅极两侧的第二半导体衬底内的第二源区和第二漏区，并且所述第二栅极一侧的第二源区或第二漏区内具有位于第一栅极下方的第二重叠区，所述第二连接结构位于第二源区和第二漏区表面；第一测试端，所述第一测试端与第一栅极相连；第二测试端，所述第二测试端与第一连接结构相连；第三测试端，所述第三测试端与第二栅电极相连；第四测试端，所述第四测试端与第二连接结构相连。
可选的，所述第一源区和第一漏区包括第一重掺杂区和第一轻掺杂区，所述第一重叠区为所述第一轻掺杂区。
可选的，所述第二源区包括第二重掺杂区和第二轻掺杂区，所述第二漏区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区；或者所述第二漏区包括第二重掺杂区和第二轻掺杂区，所述第二源区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区。
可选的，所述第一栅介质层和第二栅介质层的形成工艺、材料和尺寸相同，第一栅极和第二栅极的形成工艺、材料和尺寸相同、第一源区、第一漏区和第二源区、第二漏区的形成工艺、材料和尺寸相同、第一连接结构和第二连接结构的形成工艺、材料和尺寸均相同。
可选的，所述第一晶体管的第一栅极结构还包括位于第一栅介质层和第一栅极两侧表面的第一侧墙，所述第二晶体管的第二栅极结构还包括位于第二栅介质层和第二栅极两侧表面的第二侧墙，且所述第一侧墙和第二侧墙的形成工艺、材料和尺寸均相同。
可选的，所述第一半导体衬底、第一晶体管和第一连接结构之间具有第一介质层；所述第二半导体衬底、第二晶体管和第二连接结构之间具有第二介质层；所述第一介质层和第二介质层的形成工艺、材料和厚度均相同。
可选的，所述第一测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的条状第一晶体管，所述第二测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的条状第二晶体管，所述第一连接结构为长条状并且与第一栅极结构平行，所述第二连接结构为长条状并且与第二栅极结构平行。
可选的，所述第一晶体管和第二晶体管的数量相同，所述第一连接结构和第二连接结构的数量相同。
可选的，所述第一栅介质层的材料为氧化硅、氮氧化硅或高K介质材料，第二栅介质层的材料为氧化硅、氮氧化硅或高K介质材料。
与现有技术相比，本发明具有以下优点：
本发明的技术方案中第一测试结构包括第一晶体管和第一连接结构，第二测试结构包括第二晶体管和第二连接结构，第一晶体管的第一源区和第一漏区内具有位于第一栅极结构的下方的第一重叠区，而在所述第二栅极一侧的第二源区或第二漏区内具有位于第二栅极结构下方的第二重叠区。所以，测试获得的第一栅极和第一连接结构之间的第一电容包括：第一栅极与两侧的第一连接结构之间的连接电容、第一栅极侧面与两侧的未被第一栅极结构覆盖的部分第一源区和部分第一漏区之间的边缘电容，以及第一栅极与两侧的第一重叠区之间的重叠电容；测试获得的第二栅极和第二连接结构之间的第二电容包括：第二栅极与两侧的第二连接结构之间的连接电容、第二栅极侧面与第二源区和第二漏区之间的边缘电容，以及第二栅极与一侧的第二重叠区之间的重叠电容。所以，第一电容和第二电容的差值就是第一晶体管的第一栅极与一侧的第一重叠区之间的重叠电容，测试方法简单，能够准确简便地测试出第一晶体管的重叠电容。
进一步的，所述第一测试结构和第二测试结构可以包含相同数量的第一晶体管和第二晶体管，将第一测试结构的第一连接结构之间电连接，第一栅极之间电连接，将第二测试结构的第二连接结构之间电连接，第二栅极之间电连接。此时获得的第一电容为多个第一晶体管的第一栅极与第一连接结构之间的电容并联形成的，而第二电容则为多个第二晶体管的第二栅极与第二连接结构之间的电容并联形成的。测试得到的第一电容和第二电容的数值较大，可以降低电容测量仪器的测试误差，并且最后获得的重叠电容为多个第一晶体管的重叠电容的平均值，可以弥补单个晶体管带来的个体差异性，从而降低测试结构的系统误差，提高测试的准确度。
附图说明
图1是现有技术中晶体管的剖面示意图；
图2至图5是本发明的第一实施例中晶体管重叠电容的测试结构和测试方法的示意图。
图6至图7是本发明的第二实施例中晶体管重叠电容的测试结构和测试方法的示意图。
具体实施方式
如背景技术所述，现有技术对晶体管重叠电容的测试方法较为复杂，并且难以准确获取所述重叠电容的值。
研究发现，测量晶体管的栅极和源漏表面的连接结构的所获得的电容包括栅极和源漏表面的连接结构之间的连接电容、栅极和位于栅极两侧的源漏之间的边缘电容、栅极和位于栅极结构下方的部分源漏区域之间的重叠电容三部分组成。在实际测量过程中，无法直接测量获取重叠电容。
在现有的形成具有高K栅介质层和金属栅电极层的晶体管的工艺过程中，在形成晶体管的栅极结构以及源区和漏区之后，采用自对准工艺形成源区或漏区表面的连接结构，并且所述连接结构的面积较大，与栅极之间会形成较大的连接电容，进而，在测量获得的栅极和连接结构之间的电容中，栅极和连接结构之间的连接电容占的比例很大，很难将重叠电容的数值从测量获得的电容中分离出，单独获得重叠电容的大小。
所以本发明的技术方案提出了一种新的晶体管重叠电容的测试结构及其测试方法，可以获得较为准确的重叠电容。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
第一实施例
请参考图2，提供第一测试结构。
所述第一测试结构包括在第一半导体衬底100上形成的第一晶体管110和第一连接结构120a、120b，所述第一晶体管110包括位于第一半导体衬底100上的第一栅极结构，所述第一栅极结构包括第一栅介质层101、位于所述第一栅介质层101表面的第一栅极102、位于所述第一栅介质层101和第一栅极102侧壁表面的第一侧墙105。
所述第一测试结构还包括位于所述第一栅极102两侧的第一半导体衬底100内的第一源区103和第一漏区104，所述第一源区103和第一漏区104部分位于第一栅极结构的下方，形成第一重叠区。
所述第一源区103包括第一重掺杂区103a和第一轻掺杂区103b，第一漏区104包括第一重掺杂区104a和第一轻掺杂区104b。
具体的，本实施例中形成所述第一源区103和第一漏区104的方法为，在形成第一栅介质层101和第一栅极102之后，以所述第一栅介质层101和第一栅极102为掩膜对所述第一半导体衬底100进行轻掺杂离子注入，形成轻掺杂区；在所述第一栅介质层101和第一栅极102两侧形成第一侧墙105，以所述第一侧墙105、第一栅介质层101和第一栅极102作为掩膜对所述第一半导体衬底100进行重掺杂离子注入，然后进行退火，激活注入离子，形成第一重掺杂区103a和104a，第一轻掺杂区103b和104b。
在本发明的其他实施例中，在进行轻掺杂离子注入之后，以所述第一栅极102为掩膜进行晕环离子注入，在轻掺杂区下方形成晕环离子区，以降低源漏区和沟道区域之间的耗尽层的大小。
由于在退火工艺中，轻掺杂区的掺杂离子会扩散进入第一栅极下方，所以形成的第一轻掺杂区103b和104b位于侧墙105以及第一栅极102下方，与第一栅极102之间形成重叠电容。
在本发明的其他实施例中，晕环离子区也会扩散进入第一栅极102下方，所述晕环离子区、第一轻掺杂区与第一栅极102之间形成重叠电容。
所述第一连接结构120a位于第一源区103表面，所述第一连接结构120b位于第一漏区104表面。所述第一半导体衬底100表面还具有第一介质层130，所述第一介质层覆盖所述第一晶体管110。
在本发明的其他实施例中，所述第一半导体衬底100表面，第一源区103和第一漏区104与第一连接结构120a、120b之间还形成有硅化物层，所述硅化物层可以降低半导体器件的接触电阻。
请参考图3，测试获取第一栅极102和第一连接结构120a之间的第一电容C1。
本实施例中，将所述第一栅极102与第一测试端A连接，将第一晶体管110一侧的第一源区103表面的第一连接结构120a与第二测试端B连接。具体的，可以在所述第一介质层130表面形成互连结构（未示出），将所述第一栅极102和第一连接结构120a分别与第一测试端A和第二测试端B连接。测试第一测试端A和第二测试端B之间的电容，获得第一电容C1。
具体的，所述第一电容C1包括第一栅极102和单侧的第一连接结构120a之间的连接电容Ccg1、第一栅极102和位于第一栅极102一侧的未被第一栅极和第一侧墙覆盖的第一重掺杂区103a之间的边缘电容Cgdf1、以及第一栅极102和第一轻掺杂区103b之间的重叠电容Cgd0，即C1=Ccg1+Cgdf1+Cgd0。所述重叠电容Cgd0就是本发明需要测试获取的第一栅极102与第一重叠区103b之间的单侧重叠电容。
请参考图4，提供第二测试结构。
所述第二测试结构包括在第二半导体衬底200上形成的第二晶体管210和第二连接结构220a、220b，所述第二晶体管包括位于第二半导体衬底200上的第二栅极结构，所述第二栅极结构包括第二栅介质层201、位于所述第二栅介质层201表面的第二栅极202、位于所述第二栅介质层201和第二栅极202侧壁表面的第二侧墙205。
所述第二测试结构还包括位于第二栅极202两侧的第二半导体衬底200内的第二源区203和第二漏区204，所述第二漏区部分位于第二栅极结构的下方，形成第二重叠区。
所述第二源区203为第二重掺杂区，所述第二漏区204包括第二重掺杂区204a和第二轻掺杂区204b。
具体的，本实施例中形成所述第二源区203和第二漏区204的方法为，在形成第二栅介质层201和第二栅极202之后，对所述第二栅介质层201和第二栅极202一侧的半导体100内进行轻掺杂离子注入，形成轻掺杂区域；在所述第二栅介质层201和第二栅极202两侧形成第二侧墙205，以所述第二栅介质层201和第二栅极202为掩膜，对所述第二栅介质层201和第二栅极202两侧的第二半导体衬底200进行重掺杂离子注入，然后进行退火，激活注入离子，形成第二源区203和第二漏区204，所述第二源区203为第二重掺杂区，第二漏区204包括第二重掺杂区204a和位于第二栅极202和第二侧墙205下方的第二轻掺杂区204b。
在本发明的其他实施例中，第一测试结构进行晕环离子注入工艺，第二测试结构的第二漏区也进行晕环离子注入。
由于第二源区203之前没有进行轻掺杂离子注入，并且第二侧墙205增加了第二栅极202和第二源区203之间的距离，所以，所述第二栅极202和第二源区203在垂直方向上没有重叠。
所述第二连接结构220a位于第二源区203表面，所述第二连接结构220b位于第二漏区204表面。所述第二半导体衬底200表面还具有第二介质层230，所述第二介质层230覆盖所述第二晶体管210。
在本发明的其他实施例中，所述第二半导体衬底200表面，第二源区203和第二漏区204与第二连接结构220a、220b之间还形成有硅化物层。
所述第二栅介质层201和第一栅介质层101（请参考图3）的形成工艺、材料和尺寸相同；第二栅极202和第一栅极102（请参考图3）的形成工艺、材料和尺寸相同；第二源区203、第二漏区204和第一重掺杂区103a和104a（请参考图3）的形成工艺、材料和尺寸相同；第二连接结构220a、220b和第一连接结构120a、120b（请参考图3）的形成工艺、材料和尺寸均相同；所述第二介质层230与第一介质层130（请参考图3）的形成工艺、材料和尺寸均相同；所述第二侧墙205和第一侧墙105（请参考图3）的形成工艺、材料和尺寸均相同。
请参考图5，测试获取第二栅极202和第二连接结构220a之间的第二电容C2。
本实施例中，将所述第二栅极202与第三测试端C连接，将第二晶体管210一侧的第二源区203表面的第二连接结构220a与第四测试端D连接。具体的，可以在所述第二介质层230表面形成互连结构（未示出），将所述第二栅极202和第二连接结构220a分别与第三测试端C和第四测试端D连接。测试第三测试端C和第四测试端D之间的电容，获得第二电容C2。
具体的，所述第二电容C2包括第二栅极202和一侧的第二连接结构220a之间的连接电容Ccg2、第二栅极202和位于第二栅极一侧的第二半导体衬底200内的第二源区203之间的边缘电容Cgdf2。由于所述第二栅极202和第二源区203在垂直方向上没有重叠，所以不存在重叠电容，所以第二栅极202和第二连接结构220a之间的第二电容C2=Ccg2+Cgdf2。
由于所述第二测试结构和第一测试结构相比，除了在第二栅极202和第二侧墙205下方不具有第二源区的重叠区之外，其余结构的形成工艺、材料和尺寸都相同，所以第一栅极102和第一连接结构120a之间的连接电容Ccg1与第二栅极202和第二连接结构220a之间的连接电容Ccg2相等，即Ccg1=Ccg2；第一栅极102和第一源区103之间的边缘电容Cgdf1与第二栅极202和第二源区203之间的边缘电容Cgdf2相等，即Cgdf1=Cgdf2。所以，Cgd0=C1-C2，通过分别测试第一测试结构的第一电容C1和第二测试结构的第二电容C2，就可以得到第一晶体管的单侧重叠电容Cgd0，步骤简单，且测试准确度较高。
本实施例中，分别形成所述第一测试结构和第二测试结构，在本发明的其他实施例中，可以同时形成所述第一测试结构和第二测试结构，只需要在形成第一测试结构的第一晶体管，进行轻掺杂离子注入的步骤中，对第二测试结构的第二源极区域不进行轻掺杂离子注入即可。同时形成所述第一测试结构和第二测试结构，一方面可以使第二晶体管的第二源区不具备轻掺杂区域，使第二晶体管在第二源区一侧没有重叠电容；另一方面可以确保第一测结构和第二测试结构的其他部分的形成工艺、材料和尺寸都相同，从而提高重叠电容的测试准确度。
在本发明的其他实施例中，可以将第一测试结构的第一源区103和第一漏区104表面的第一连接结构120a、102b均与第二测试端B连接，将第一栅极102与第一测试端A连接，测试第一测试端A和第二测试端B之间的电容，由于第一晶体管的第一栅极左右对称，此时获得的第一电容为C1’=2C1=2×（Ccg1+Cgdf1+Cgd0）。
将第二测试结构的第二源区203和第二漏区204表面的第二连接结构220a、220b与第四测试端D连接，将第二栅极202与第三测试端C连接，测试第三测试端C和第四测试端D之间的电容，由于第二漏区204内具有位于第二栅极202下方的第二重叠区，所以此时获得的电容为C2’=2C2+Cgd0=2×（Ccg2+Cgdf2）+Cgd0，计算得到的单侧的重叠电容Cgd0=C1’-C2’，为所述第一晶体管110的单侧的重叠电容。
第二实施例
本发明的其他实施例中，所述第一测试结构和第二测试结构还可以具有多个晶体管。
请参考图6，为第二实施例中的第一测试结构的俯视图。所述第一测试结构包括形成在第一半导体衬底300上的多个并列排布的条状的第一晶体管310以及与第一晶体管310的第一栅极结构301平行的第一连接结构320，并且所述并列排布的第一晶体管310之间，相邻的第一晶体管的源漏是共用的，所以所述第一连接结构320同时连接所述共用的源漏区。并且所述第一晶体管310与第一实施例中的第一晶体管110（请参考图2）的形成方法相同，所述第一栅极结构301下方具有第一重叠区（图中未示出）。
具体的，所述第一测试结构的第一晶体管310的数量为n，其中n大于或等于2。
将所述n个第一晶体管310的第一栅极结构301均连接到第一测试端A，将所述第一连接结构320均连接到第二测试端B，测试第一测试端A和第二测试端B之间的电容，获得的第一电容C1n。由于所述第一连接结构320与n个第一晶体管的第一源区和第一漏区（图中未示出）均相连，所以所述第一电容C1n＝n C1’=2n（Ccg1+Cgdf1+Cgd0）。
请参考图7，为第二测试结构的俯视图。所述第二测试结构包括形成在第二半导体衬400上的多个并列排布的条状的第二晶体管410以及与第二晶体管410的第二栅极结构401平行的第二连接结构420，并且所述并列排布的第二晶体管210之间相邻的第二晶体管的源漏是共用的，所以所述第二连接结构420同时连接所述共用的源漏。并且所述第二晶体管410与第一实施例中的第二晶体管210（请参考图4）的形成方法相同，所述第二栅极结构401的一侧下方具有第二重叠区（图中未示出）。
具体的，所述第二测试结构的第二晶体管410的数量为n，其中n大于或等于2，并且所述第二测试结构中的第二晶体管的数量与第一测试结构中第一晶体管的数量相同。
将所述n个第二晶体管410的第二栅极结构401均连接到第三测试端C，将所述第二连接结构420均连接到第四测试端D，测试第三测试端C和第四测试端D之间的电容，获得的第二电容C2n。由于所述第二连接结构420与n个第二晶体管的第二源区和第二漏区（图中未示出）均相连，所以所述第二电容C2n=n C2’=2n（Ccg2+Cgdf2）+n Cgd0。
所以，第一电容与第二电容的差C1n-C2n=n Cgd0，通过第一晶体管和第二晶体管的数量n和第一电容C1n和第二电容C2n，就可以知道单个第一晶体管中单侧重叠电容Cgd0=（C1n-C2n）/n，方法简单，测试准确度高。
采用多个第一晶体管形成的第一测试结构与多个第二晶体管形成的第二测试结构来测试第一电容和第二电容，与测试单个第一晶体管和单个第二晶体管相比，测试得到的第一电容和第二电容的值较大，可以降低电容测量仪器的测试误差，并且最后获得的重叠电容为多个第一晶体管的重叠电容的平均值，可以弥补单个晶体管带来的个体差异性，从而降低测试结构的系统误差，提高测试的准确度。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (18)
1.一种晶体管重叠电容的测试方法，其特征在于，包括：
提供第一测试结构，所述第一测试结构包括在第一半导体衬底上形成的第一晶体管和第一连接结构，所述第一晶体管包括位于第一半导体衬底上的第一栅极结构，所述第一栅极结构包括第一栅介质层和位于所述第一栅介质层表面的第一栅极、所述第一晶体管还包括位于所述第一栅极两侧的第一半导体衬底内的第一源区和第一漏区，所述第一源区和第一漏区内具有位于第一栅极结构下方的第一重叠区，所述第一连接结构位于第一源区和第一漏区表面；
测试获取第一栅极和第一连接结构之间的第一电容，其中，所述第一电容等于第一连接电容，第一边缘电容以及重叠电容之和；
提供第二测试结构，所述第二测试结构包括在第二半导体衬底上形成的第二晶体管和第二连接结构，所述第二晶体管包括位于第二半导体衬底上的第二栅极结构，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层表面的第二栅极、所述第二晶体管还包括位于所述第二栅极两侧的第二半导体衬底内的第二源区和第二漏区，并且所述第二栅极一侧的第二源区或第二漏区内具有位于第二栅极结构下方的第二重叠区，所述第二连接结构位于第二源区和第二漏区表面；
测试获取第二栅极和第二连接结构之间的第二电容，所述第二电容等于第二连接电容以及第二边缘电容之和，其中，所述第二连接电容等于所述第一连接电容，所述第二边缘电容等于所述第一边缘电容；
计算所述第一电容和第二电容的差值，得到第一晶体管的重叠电容。
2.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第一源区和第一漏区分别包括第一重掺杂区和第一轻掺杂区，所述第一重叠区为所述第一轻掺杂区。
3.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第二源区包括第二重掺杂区和第二轻掺杂区，所述第二漏区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区；或者所述第二漏区包括第二重掺杂区和第二轻掺杂区，所述第二源区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区。
4.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第一栅介质层和第二栅介质层的形成工艺、材料和尺寸相同；第一栅极和第二栅极的形成工艺、材料和尺寸相同；第一轻掺杂区和第二轻掺杂区的形成工艺、材料和尺寸相同；第一重掺杂区和第二重掺杂区的形成工艺、材料和尺寸相同；第一连接结构和第二连接结构的形成工艺、材料和尺寸均相同。
5.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第一晶体管的第一栅极结构还包括第一栅介质层和第一栅极两侧表面的第一侧墙，所述第二晶体管的第二栅极结构还包括第二栅介质层和第二栅极两侧表面的第二侧墙，且所述第一侧墙和第二侧墙的形成工艺、材料和尺寸均相同。
6.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，在所述第一连接结构和第一源区、第一漏区之间具有第一硅化物层，在所述第二连接结构和第二源区、第二漏区之间具有第二硅化物层，所述第一硅化物层和第二硅化物层的形成工艺、材料和尺寸均相同。
7.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第一半导体衬底、第一晶体管和第一连接结构之间具有第一介质层；所述第二半导体衬底、第二晶体管和第二连接结构之间具有第二介质层；所述第一介质层和第二介质层的形成工艺、材料和厚度均相同。
8.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第一测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的第一晶体管，所述第二测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的第二晶体管，所述第一连接结构与第一栅极结构平行，所述第二连接结构与第二栅极结构平行；将第一测试结构的所有第一连结结构之间电连接，所有第一栅极之间电连接；将第二测试结构的所有第二连接结构之间电连接，所有第二栅极之间电连接。
9.根据权利要求1所述的晶体管重叠电容的测试方法，其特征在于，所述第一晶体管和第二晶体管的数量相同，所述第一连接结构和第二连接结构的数量相同。
10.一种晶体管重叠电容的测试结构，其特征在于，包括：
第一测试结构，所述第一测试结构包括在第一半导体衬底上形成的第一晶体管和第一连接结构，所述第一晶体管包括位于第一半导体衬底上的第一栅极结构，所述第一栅极结构包括第一栅介质层和位于所述第一栅介质层表面的第一栅极，所述第一晶体管还包括位于所述第一栅极两侧的第一半导体衬底内的第一源区和第一漏区，所述第一源区和第一漏区内具有位于第一栅极的下方的第一重叠区，所述第一连接结构位于第一源区和第一漏区表面；
所述第一测试结构用于测试获取第一栅极和第一连接结构之间的第一电容，其中，所述第一电容等于第一连接电容，第一边缘电容以及重叠电容之和；
第二测试结构，所述第二测试结构包括在第二半导体衬底上形成的第二晶体管和第二连接结构，所述第二晶体管包括位于第二半导体衬底上的第二栅极结构，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层表面的第二栅极、所述第二晶体管还包括位于所述第二栅极两侧的第二半导体衬底内的第二源区和第二漏区，并且所述第二栅极一侧的第二源区或第二漏区内具有位于第二栅极下方的第二重叠区，所述第二连接结构位于第二源区和第二漏区表面；
所述第二测试结构用于测试测试获取第二栅极和第二连接结构之间的第二电容，所述第二电容等于第二连接电容以及第二边缘电容之和，其中，所述第二连接电容等于所述第一连接电容，所述第二边缘电容等于所述第一边缘电容；
第一测试端，所述第一测试端与第一栅极相连；
第二测试端，所述第二测试端与第一连接结构相连；
第三测试端，所述第三测试端与第二栅电极相连；
第四测试端，所述第四测试端与第二连接结构相连。
11.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一源区和第一漏区包括第一重掺杂区和第一轻掺杂区，所述第一重叠区为所述第一轻掺杂区。
12.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第二源区包括第二重掺杂区和第二轻掺杂区，所述第二漏区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区；或者所述第二漏区包括第二重掺杂区和第二轻掺杂区，所述第二源区为第二重掺杂区，所述第二重叠区为所述第二轻掺杂区。
13.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一栅介质层和第二栅介质层的形成工艺、材料和尺寸相同，第一栅极和第二栅极的形成工艺、材料和尺寸相同、第一源区、第一漏区和第二源区、第二漏区的形成工艺、材料和尺寸相同、第一连接结构和第二连接结构的形成工艺、材料和尺寸均相同。
14.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一晶体管的第一栅极结构还包括位于第一栅介质层和第一栅极两侧表面的第一侧墙，所述第二晶体管的第二栅极结构还包括位于第二栅介质层和第二栅极两侧表面的第二侧墙，且所述第一侧墙和第二侧墙的形成工艺、材料和尺寸均相同。
15.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一半导体衬底、第一晶体管和第一连接结构之间具有第一介质层；所述第二半导体衬底、第二晶体管和第二连接结构之间具有第二介质层；所述第一介质层和第二介质层的形成工艺、材料和厚度均相同。
16.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的第一晶体管，所述第二测试结构具有形成在第一半导体衬底上的两个或两个以上并列排布的第二晶体管，所述第一连接结构与第一栅极结构平行，所述第二连接结构与第二栅极结构平行，第一测试结构的所有第一连结结构之间电连接，所有第一栅极之间电连接；第二测试结构的所有第二连接结构之间电连接，所有第二栅极之间电连接。
17.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一晶体管和第二晶体管的数量相同，所述第一连接结构和第二连接结构的数量相同。
18.根据权利要求10所述的晶体管重叠电容的测试结构，其特征在于，所述第一栅介质层的材料为氧化硅、氮氧化硅或高K介质材料，第二栅介质层的材料为氧化硅、氮氧化硅或高K介质材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310063988.1A CN104022101B (zh) | 2013-02-28 | 2013-02-28 | 晶体管重叠电容的测试结构及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310063988.1A CN104022101B (zh) | 2013-02-28 | 2013-02-28 | 晶体管重叠电容的测试结构及其测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104022101A CN104022101A (zh) | 2014-09-03 |
| CN104022101B true CN104022101B (zh) | 2017-11-03 |
Family
ID=51438779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310063988.1A Active CN104022101B (zh) | 2013-02-28 | 2013-02-28 | 晶体管重叠电容的测试结构及其测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104022101B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158682B (zh) * | 2015-04-13 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 一种获取非对称装置栅的堆叠电容的方法 |
| CN107290594B (zh) * | 2016-04-05 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及其测试方法 |
| CN109192676B (zh) * | 2018-09-11 | 2020-11-10 | 长江存储科技有限责任公司 | 界面缺陷的表征方法 |
| CN111933546B (zh) * | 2020-10-14 | 2021-01-01 | 南京晶驱集成电路有限公司 | 电容的测量结构及测量方法 |
| CN112908883B (zh) * | 2021-01-29 | 2021-12-28 | 长江存储科技有限责任公司 | 一种半导体测试结构和测试方法 |
| CN113066845B (zh) * | 2021-03-24 | 2024-07-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其测试方法、制作方法及显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482660B2 (en) * | 2001-03-19 | 2002-11-19 | International Business Machines Corporation | Effective channel length control using ion implant feed forward |
| KR20090072035A (ko) * | 2007-12-28 | 2009-07-02 | 주식회사 동부하이텍 | 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법 |
| US7656183B2 (en) * | 2008-01-17 | 2010-02-02 | United Microelectronics Corp. | Method to extract gate to source/drain and overlap capacitances and test key structure therefor |
| CN101770965B (zh) * | 2008-12-31 | 2012-05-16 | 中芯国际集成电路制造(上海)有限公司 | 接触孔与栅极之间电容的测试结构与测试方法 |
-
2013
- 2013-02-28 CN CN201310063988.1A patent/CN104022101B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104022101A (zh) | 2014-09-03 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |