JP2007208098A - 半導体装置の検査方法 - Google Patents

Abstract

【課題】半導体ウェハに形成された欠陥検査用配線に生じる欠陥を容易に検出する。
【解決手段】半導体ウェハ１０に欠陥検査用配線２０を形成する際、欠陥検査用配線２０の幅を厚さより小さく形成する。これにより、欠陥検査用配線２０の厚さを確保しつつ、欠陥検査用配線の断面（配線の長手方向に垂直な断面）の断面積を小さくし、欠陥検査用配線２０に熱ストレスや上層膜からの応力の影響を受けやすくさせる。すなわち、ウェハ工程においてパターニング等によるストレスによって欠陥検査用配線２０内に欠陥が発生すると、その欠陥が抵抗となって、欠陥検査用配線２０の抵抗値が増大するため、欠陥検査用配線２０内の欠陥を容易に、かつ、高感度に検出することができる。
【選択図】図１

Description

本発明は、半導体ウェハ内に発生した欠陥（例えばボイド）を検出する半導体装置の検査方法に関する。

従来より、例えば半導体チップを形成するにあたり、ウェハ工程において、半導体基板（ウェハ）上に多層配線構造を形成する方法が実施されている。しかしながら、上記のように半導体基板上に配線構造を形成するために配線のパターニング工程を行うことで、半導体基板や配線に応力が加わってしまい、配線内にボイド等の欠陥が形成されてしまうことが知られている。

そこで、半導体基板上に形成された多層配線構造内に存在するボイドを検出する方法が特許文献１で提案されている。具体的に、特許文献１では、半導体基板上に多層配線構造を形成した後、半導体基板に基準バイアスを入力することで多層配線構造の最下層に位置する配線に基準バイアスを入力すると共に、多層配線構造の最上層に電子ビームを照射し、この電子ビームの照射によって半導体基板に流れる基板電流を測定して、得られた電流値から多層配線構造に存在するボイドを検出する方法が提案されている。
特開２００５−３２７６０号公報

しかしながら、特許文献１に示される手法では、ボイド等の欠陥不良を検出するためだけに、電子ビームを用いる装置を用意しなければならない。また、その装置を用いてボイドを検出するために、測定の準備やそのための時間を確保しなければならないことや測定自体が煩雑になっていた。

本発明は、上記点に鑑み、半導体ウェハ内の欠陥を容易に検出することができる半導体装置の検査方法を提供することを目的とする。

上記目的を達成するため、本発明では、半導体ウェハ（１０）に欠陥検査用配線（２０）を形成する工程では、欠陥検査用配線の幅（Ｂ）が欠陥検査用配線の厚さ（Ａ）より小さくされたものを形成することを特徴とする。

このように、欠陥検査用配線の幅を厚さより小さく形成する。これにより、欠陥検査用配線の厚さを確保しつつ、欠陥検査用配線の断面（配線の長手方向に垂直な断面）の断面積を小さくすることができる。すなわち、欠陥検査用配線のパターニング後の工程において、欠陥検査用配線が後工程の熱ストレスや上層膜からの応力の影響を受けやすくなり、前記熱ストレスや上層部からの応力によって欠陥検査用配線に欠陥（ボイド）が発生しやすいようにすることができる。したがって、ウェハ工程において、前記熱ストレスや上層部からの応力によって欠陥検査用配線内に欠陥が発生すると、その欠陥が抵抗となって、上記のように断面積が小さくされた欠陥検査用配線の抵抗値がさらに増大するため、欠陥検査用配線に生じた欠陥を高感度に検出することができる。

また、欠陥検査用配線に電流を流し、欠陥検査用配線の抵抗値を求めるだけであるので、欠陥を検出するための大がかりな装置を必要とせず、容易に欠陥を検出することができる。

本発明では、半導体ウェハ（１０）に欠陥検査用配線（２０）を形成する工程では、欠陥検査用配線の厚さをＡ、欠陥検査用配線の幅をＢとしたとき、Ａ≧Ｂを満たすように欠陥検査用配線を形成することを特徴とする。

このように、欠陥検査用配線の幅を少なくとも厚さと同じ値となるようにする。さらに欠陥検査用配線の幅を厚さよりも小さくなる条件で欠陥検査用配線を形成する。これにより、欠陥検査用配線の厚さを確保しつつ、欠陥検査用配線の断面（配線の長手方向に垂直な断面）の断面積を小さくすることができる。このように、欠陥検査用配線の断面積を小さくすることで、上記した熱ストレスや上層部からの応力による影響を受けやすくすることができる。したがって、欠陥検査用配線がウェハ工程の際の欠陥検査用配線等のパターニング後の工程でストレス等の影響を受けることにより、欠陥検査用配線に欠陥が発生すると、この欠陥が抵抗となって欠陥検査用配線の抵抗値が急激に増加するため、配線内の欠陥を高感度で検出することができる。

本発明では、欠陥検査用配線を形成する工程では、半導体ウェハに多層構造を形成する場合、各層に欠陥検査用配線を形成することを特徴とする。

このように、半導体ウェハに多層構造を形成する場合、各層に欠陥検査用配線を形成する。これにより、各層における欠陥検査用配線に生じる欠陥を検出することができる。このようにして各層の欠陥を検出することができることから、各層の製造条件、製造工程等の検討に役立てることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
図１は、本発明の一実施形態に係る半導体装置としての半導体ウェハの概略平面図であり、特に、スクライブ領域を拡大した図である。また、図２は、図１のＸ−Ｘ断面図である。なお、本実施形態で示される半導体ウェハ１０には、例えば半導体素子が形成されたものや、表面に単層もしくは多層の配線層が形成されたもの等がある。また、図２では、以下で説明する欠陥検査用配線２０のみを描いている。

図１に示されるように、半導体ウェハ１０に形成された複数のＩＣを区画するスクライブ領域１１には、欠陥検査用配線２０が設けられている。この欠陥検査用配線２０は、半導体ウェハ１０を加工するウェハ工程の際に、半導体ウェハ１０に印加されるストレスに応じて半導体ウェハ１０内に生じるボイド等の欠陥を検出するためのものである。具体的には、欠陥検査用配線２０の両端にパッド２１、２２が設けられており、各パッド２１、２２間に流れる電流を測定することにより、欠陥検査用配線２０内のボイドの存在を検出する。このような欠陥検査用配線２０を構成する材料（材質）として、例えばＡｌ（アルミニウム）が採用される。

上記欠陥検査用配線２０は、上記のように、半導体ウェハ１０に任意の層が形成される際に、その層に発生する欠陥を検出するためのものとして形成される。また、この欠陥検査用配線２０は、半導体ウェハ１０に形成される各層を形成する際に、各層を形成する工程と同一工程で形成される。したがって、半導体ウェハ１０内や半導体ウェハ１０上に任意の層が多数形成される場合、各層の半導体ウェハ１０のスクライブ領域１１にそれぞれ形成される。このように半導体ウェハ１０に多層構造が形成される場合、最上層よりも下層に形成された各欠陥検査用配線２０については、例えばビアを介して各層間で接続されることにより、各下層の欠陥検査用配線２０が最上層まで引き伸ばされるようになっている。

なお、任意の層とは、例えば半導体素子を構成する層や、半導体素子に電気的に接続される配線層等である。

また、図２に示されるように、本実施形態では、欠陥検査用配線２０の幅が欠陥検査用配線２０の厚さよりも小さくなっている。具体的に、欠陥検査用配線２０の厚さをＡ、欠陥検査用配線２０の幅をＢとすると、Ａ≧Ｂを満たすように欠陥検査用配線２０が形成されている。なお、以下で欠陥検査用配線２０の断面と言うときは、図２に示されるように、欠陥検査用配線２０の長手方向に対して垂直な断面を指す。

このように、欠陥検査用配線２０の幅を厚さ以下に形成する。これにより、欠陥検査用配線２０の断面（配線の長手方向に垂直な断面）の断面積を小さくすることができる。すなわち、欠陥検査用配線２０が後工程の熱ストレスや上層膜からの応力の影響を受けやすくなり、熱ストレスや上層膜からの応力によって欠陥検査用配線２０にボイドが発生しやすくなる。

さらに、一般に、欠陥検査用配線２０の断面の断面積が大きくなるほど欠陥検査用配線２０の抵抗値が小さくなる一方、欠陥検査用配線２０内に欠陥（ボイド等）が存在すると、その欠陥が抵抗となって、欠陥検査用配線２０の抵抗値は上がる。しかしながら、欠陥検査用配線２０の断面の断面積が大きい場合、すなわち欠陥検査用配線２０の抵抗値が小さい場合、欠陥検査用配線２０内に欠陥が発生して、その欠陥が抵抗となった場合でも、欠陥検査用配線２０の断面に対する欠陥が占める割合（欠陥検査用配線２０の断面に対する欠陥の占有率）が小さいため、欠陥検査用配線２０の抵抗値の変化は小さい。

そこで、上記の条件で欠陥検査用配線２０内に欠陥が存在しないときの欠陥検査用配線２０の断面の断面積を小さくしておくことで、欠陥検査用配線２０に熱ストレスや上層膜からの応力の影響を受けやすくさせて、欠陥検査用配線２０にボイドが発生しやすいようにしておく。そして、欠陥検査用配線２０内に欠陥が発生したときに欠陥検査用配線２０の断面を占める欠陥の割合が大きくなるようにする。これにより、欠陥検査用配線２０内に欠陥が発生したときの欠陥検査用配線２０の抵抗値が急激に増加するため、欠陥の存在を高感度に検出することができるのである。

ここで、欠陥検査用配線２０の断面の断面積を小さくするのであれば、欠陥検査用配線２０の幅Ｂではなく、欠陥検査用配線２０の厚さＡを小さくすることが考えられる。しかしながら、欠陥検査用配線２０の膜厚は、製造工程でその狙い膜厚を決定しているため、変更することはできない。

このようなことから、欠陥検査用配線２０の厚さＡを基準パラメータとし、欠陥検査用配線２０の幅Ｂを配線の厚さＡ以下とする、すなわちＡ≧Ｂの条件を満たすことで、欠陥検査用配線２０の断面の断面積を小さくする。さらに、欠陥検査用配線２０の断面の断面積を小さくするために、図２に示されるように、欠陥検査用配線２０の幅Ｂが欠陥検査用配線２０の厚さＡよりも小さくなっていること（Ａ＞Ｂ）が好ましい。このような条件で欠陥検査用配線２０を形成することにより、欠陥検査用配線２０に後工程の熱ストレスや上層膜からの応力の影響を受けやすくさせ、欠陥検査用配線２０にボイドを発生しやすくし、ボイドを高感度で検出することができる。

本実施形態では、欠陥検査用配線２０の厚さＡは例えば４５００〜５０００Åとなっており、欠陥検査用配線２０の幅Ｂは例えば３０００〜４０００Åとなっている。また、欠陥検査用配線２０の長さはスクライブ領域１１の長手方向に収まる長さになっており、例えば１０〜１０００μｍとなっている。

次に、上記欠陥検査用配線２０の形成方法について説明する。本実施形態では、半導体ウェハ１０を加工するウェハ工程内にて欠陥検査用配線２０を形成する。具体的には、スクライブ領域１１に形成したフォトレジストを露光してパターニングすることにより、欠陥検査用配線２０およびパッド２１、２２の形成予定領域を開口する。この後、スパッタリングによってフォトレジストのうち開口した部分に金属膜（例えばＡｌ）を成膜し、フォトレジストを除去する。こうして、図１および図２に示される欠陥検査用配線２０を形成する。

また、半導体ウェハ１０に多層構造を形成する場合、各層においてスクライブ領域１１に上記の方法にて欠陥検査用配線２０を形成し、各層にビアを形成して欠陥検査用配線２０の両端を最上層まで引き伸ばす。

続いて、上記のようにして形成した欠陥検査用配線２０を用いて、欠陥検査用配線２０内の欠陥を検出する半導体ウェハ１０の欠陥検査方法について説明する。まず、上記ウェハ工程を終えた半導体ウェハ１０を用意し、欠陥検査用配線２０の両端に設けられた各パッド２１、２２にプローブを接続する。この後、プローブを介して各パッド２１、２２間に電流を流し、欠陥検査用配線２０を流れる電流の電流値を測定する。

図３は、欠陥検査用配線２０内にボイドが発生した様子を示した図である。この図に示されるように、欠陥検査用配線２０内にボイド３０が発生している場合、上述のように欠陥検査用配線２０の抵抗値が増大するため、欠陥検査用配線２０に流れる電流の値は小さくなる。そして、測定した電流値から欠陥検査用配線２０の抵抗値を求め、その抵抗値をボイド３０が発生する基準抵抗値と比較することにより、欠陥検査用配線２０内の欠陥を検出することができる。

なお、図３では、ボイド３０を三角形で描いているが、これは模式図であって、実際のボイド３０の形状を表しているものではない。

また、半導体ウェハ１０に多層構造を形成した場合では、最上層に引き伸ばされた各配線２０の両端にプローブを介して電流を流し、各層に形成した各欠陥検査用配線２０に流れる電流をそれぞれ測定する。そして、測定した電流値から各層における欠陥検査用配線２０の各抵抗値を求め、各抵抗値を基準抵抗値とそれぞれ比較することにより、各層のうち、どの層に欠陥が発生しているかを発見することができる。

このようにして半導体ウェハ１０を検査することにより、ウェハ工程において各層を形成する工程の見直しや加工条件等を検討するようにすることができ、ウェハ工程においてボイド３０等の欠陥が発生しない製造工程を実現できるようにすることができる。また、半導体ウェハ１０に多層構造が形成される場合では、層ごとに工程を検討することができる。

以上説明したように、本実施形態では、欠陥検査用配線２０の幅を少なくとも厚さと同じ値（Ａ≧Ｂ）となるようにする。さらに、好ましくは、欠陥検査用配線２０の幅を厚さよりも小さくなる条件（Ａ＞Ｂ）で欠陥検査用配線２０を形成する。これにより、欠陥検査用配線２０の厚さを確保しつつ、欠陥検査用配線２０の断面の断面積を小さくすることができる。すなわち、欠陥検査用配線２０のパターニングの後、欠陥検査用配線２０に後工程の熱ストレスや上層膜からの応力の影響を受けやすくさせることができ、熱ストレスや上層膜からの応力によって欠陥検査用配線２０にボイド３０が発生しやすいようにすることができる。したがって、ウェハ工程の際のパターニング等のストレスに応じて欠陥検査用配線２０内に欠陥（ボイド３０等）が生じた場合、その欠陥が抵抗となり、上記のように断面積が小さくされた欠陥検査用配線の抵抗値が急激に増加するため、欠陥検査用配線２０内の欠陥を容易に、かつ、高感度に検出することができる。

また、パッド２１、２２間に電流を流し、欠陥検査用配線２０の抵抗値を求めるだけであるので、欠陥を検出するための大がかりな装置を必要とせず、容易に欠陥を検出することができる。

さらに、上記の欠陥検査用配線２０の形成条件は、どの半導体製造世代に制約を与えるものではないため、どの半導体製造世代のウェハ工程にも上記共通の形成条件にて欠陥検査用配線２０を形成させることができる。

（他の実施形態）
上記第１実施形態では、スクライブ領域１１に欠陥検査用配線２０を形成するようにしているが、スクライブ領域１１に限らず、半導体ウェハ１０のうち欠陥検査用配線２０を形成する場所はどこでも良い。すなわち、ＩＣ等が形成されていない半導体ウェハ１０の所望の場所に上記欠陥検査用配線２０を形成し、任意の条件下で欠陥検査用配線２０にボイド等の欠陥が発生するか否かを検査することも可能である。

上記第１実施形態では、欠陥検査用配線２０の抵抗値から欠陥を検出しているが、欠陥検査用配線２０に流れる電流の値から欠陥の存在を判定するようにしても構わない。

本発明の一実施形態に係る半導体ウェハの概略平面図であり、特に、スクライブ領域を拡大した図である。 図１のＸ−Ｘ断面図である。 欠陥検査用配線内にボイドが発生した様子を示した図である。

符号の説明

１０…半導体ウェハ、１１…スクライブ領域、２０…欠陥検査用配線、３０…ボイド。

Claims (3)

1. 半導体ウェハ（１０）に形成された欠陥検査用配線（２０）に生じる欠陥を検出する半導体装置の検査方法であって、
   前記半導体ウェハに前記欠陥検査用配線を形成する工程と、
   前記欠陥検査用配線に電流を流して前記欠陥検査用配線の抵抗値を求め、この抵抗値に基づいて前記欠陥検査用配線内の欠陥を検出する工程と、を含んでおり、
   前記欠陥検査用配線を形成する工程では、前記欠陥検査用配線の幅（Ｂ）が前記欠陥検査用配線の厚さ（Ａ）より小さくされたものを形成することを特徴とする半導体装置の検査方法。
2. 半導体ウェハ（１０）に形成された欠陥検査用配線（２０）に生じる欠陥を検出する半導体装置の検査方法であって、
   前記半導体ウェハに前記欠陥検査用配線を形成する工程と、
   前記欠陥検査用配線に電流を流して前記欠陥検査用配線の抵抗を求め、この抵抗に基づいて前記欠陥検査用配線内の欠陥を検出する工程と、を含んでおり、
   前記欠陥検査用配線を形成する工程では、前記欠陥検査用配線の厚さをＡ、前記欠陥検査用配線の幅をＢとしたとき、Ａ≧Ｂを満たすように前記欠陥検査用配線を形成することを特徴とする半導体装置の検査方法。
3. 前記欠陥検査用配線を形成する工程では、前記半導体ウェハに多層構造を形成する場合、各層に前記欠陥検査用配線を形成することを特徴とする請求項１または２に記載の半導体装置の検査方法。

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