JP2001118922A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2001118922A
JP2001118922A JP29704099A JP29704099A JP2001118922A JP 2001118922 A JP2001118922 A JP 2001118922A JP 29704099 A JP29704099 A JP 29704099A JP 29704099 A JP29704099 A JP 29704099A JP 2001118922 A JP2001118922 A JP 2001118922A
Authority
JP
Japan
Prior art keywords
wiring
copper
semiconductor device
melting point
point metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP29704099A
Other languages
English (en)
Other versions
JP4258914B2 (ja
Inventor
Takashi Suzuki
貴志 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP29704099A priority Critical patent/JP4258914B2/ja
Publication of JP2001118922A publication Critical patent/JP2001118922A/ja
Application granted granted Critical
Publication of JP4258914B2 publication Critical patent/JP4258914B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【課題】 半導体装置に関し、エレクトロマイグレーシ
ョン耐性を高めることができる配線構造およびその製造
方法を提供することを目的とする。 【解決手段】 半導体装置の配線構造において、高融点
金属または高融点金属窒化物からなる最下層1b、銅、
銅合金、アルミニウム、アルミニウム合金、銀または銀
合金からなる最上層1aの多層膜からなる第一のスルー
ビア5を、配線上を覆っている絶縁膜2aに開設された
開口の底面を表出した最上層1aに密着するように構成
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路に用いら
れる配線の信頼性向上、とくにエレクトロマイグレーシ
ョン耐性の向上に有効な半導体装置に関する。
【0002】近年のLSIの高集積化・微細化にともな
い、とりわけロジック用LSIにおいては多層配線の性
能がLSI自体の性能を支配する大きな要因として急速
に重要性を増している。現在の配線はアルミニウム合金
膜を主体とした多層膜配線が主流となっており、実用に
なっているLSIでは5〜6層にもおよぶ配線が積層さ
れている。また、配線遅延を少なくして性能を向上させ
るために、これらの配線中には105 A/cm2 にもおよ
ぶ高密度の電流が流れている。一方、このような高電流
密度の条件下では、配線中の金属原子が移動してボイド
やヒロックを生じさせるいわゆるエレクトロマイグレー
ション現象(EM現象)が起きやすいことが知られてい
る。このEM現象は配線が断線したり、隣接配線間のシ
ョートの要因になるため、LSIの信頼性低下につなが
るものである。
【0003】
【従来の技術】集積回路の高性能化と高信頼化を達成す
るため、従来のアルミニウム合金を用いた配線に代わっ
て銅配線を用いる試みがなされ、実用化されつつある。
これは銅の比抵抗がアルミニウム合金のそれに較べ低い
ので、配線遅延を低減することができるためである。ま
た、銅配線はダマシンプロセスによって作製する方法が
有望視され、盛んに研究・開発されている。
【0004】さらに銅の融点はアルミニウム合金の融点
よりも高いことなどのために、エレクトロマイグレーシ
ョン耐性はアルミニウム合金の10倍程度高いと推測さ
れている。
【0005】一方、エレクトロマイグレーションに起因
する配線故障が発生するまでの時間を従来よりも長くす
る方法としては各種の手段が検討され、開示されてい
る。例えば特開平10−256364では、配線の最上
層にAl−Si−Cu合金の膜を設けることにより、こ
の膜を持たなかった従来構造にはなかったアルミニウム
の供給源とすることで、配線が断線に至るまでの時間を
長くしている。
【0006】
【発明が解決しようとする課題】本発明者はダマシンプ
ロセスによって作製された銅配線を用いて、EM現象に
よって配線が劣化する様子をTEM(透過型電子顕微
鏡)を用いてその場観察を行った。その結果を図9に模
式的に示す。
【0007】ここで用いた銅配線は幅0.2μm、高さ
0.45μm、長さ70μmの単一層配線である。この
配線の両側面と底面には、バリアメタルとして厚さ25
nmのタンタル窒化物(TaN)がつけてある。配線の
上面には、絶縁膜としておよび銅の拡散を防止するため
に、厚さ50nmのシリコン窒化物(SiN)が積層さ
れている。
【0008】この配線に4.5mAの電流を流したとこ
ろ、約1時間後にカソード端に近いところでSiNと銅
(Cu)との界面からボイドが発生することが観察され
た。この4.5mAという電流は、Cu金属中での電流
密度は5×106 A/cm2に相当する。これは、実用
の際の電流の50倍程度の過酷な条件である。
【0009】その後ボイドは下方へ拡がったりCu金属
中の結晶粒界に沿って拡大するのではなく、SiNとC
uの界面に沿って急速に拡がってゆくのが観察された。
それとともに配線抵抗は上昇してゆき、最終的には断線
に至った。
【0010】すなわちボイドが発生すると、ボイドの領
域では配線断面に占めるCu金属の割合が局所的に小さ
くなる。そのため、電流はこの部分に集中することにな
る。ボイドの大きさが断面方向または配線幅方向に拡大
し続けると、電流の集中はより一層加速され、最終的に
はジュール発熱が生じてCuが溶断するに至る。これが
断線に至る過程であると考えられる。
【0011】このことから、Cu配線のエレクトロマイ
グレーション耐性は結晶粒界や融点といったCu固有の
性質よりも、絶縁膜であるSiNとCuの界面における
原子の拡散のし易さが影響していることが明らかになっ
た。そしてこの界面での劣化が最終的には配線の断線に
繋がるため、絶縁膜とCuとの界面でのボイドの発生や
拡大を防ぐことが必要である。
【0012】絶縁膜とCuとの界面でのボイドの発生や
拡大を防ぐ手段として、例えばCu配線の側面と底面だ
けではなく、上面もバリアメタルで覆う方法が考えられ
る。このような方法は特開平6−275612の集積回
路の製造方法、特開平9−55427、特開平7−26
3589などで開示されている。
【0013】しかし、これらの方法にはつぎのような欠
点がある。
【0014】まず第一に、作製工程が複雑で多いという
欠点が挙げられる。通常のダマシン工程では、基板上に
形成された開口中にバリア材料と銅やアルミニウムなど
の導電性材料を堆積した後、CMP等によって開口部以
外の導電性材料を除去する。
【0015】しかし、例えば特開平6−275612で
は開口部の銅の表面が周囲よりも低い段差となるように
制御よく除去する必要がある。そしてこの後にバリア材
料を堆積し、さらにもう一度CMPをかける必要がある
とされている。そのために通常よりも工程が増え、その
結果製造コストが高くつくのは明らかである。
【0016】第二に、特開平6−275612に開示さ
れているように、導電性材料である銅の上面を開口部の
周りよりも低くしてバリア材料を載せるため、結果とし
て配線断面積に占める銅の割合が低くなる。このため通
常のダマシン工程で作製した構造よりも配線抵抗が上昇
する。この結果、集積回路の性能が劣化することにな
る。
【0017】本発明は以上の点を鑑み、主としてダマシ
ンプロセスによって作製される銅配線のエレクトロマイ
グレーション耐性を高めることができる簡便な手法を提
供することを目的とする。
【0018】
【課題を解決するための手段】本発明者が課題を解決す
るために鋭意検討を行った結果、上記の課題は、配線
と、第一のスルービアとを有し、該配線は、上面が絶縁
膜で覆われ、銅、銅合金、アルミニウム、アルミニウム
合金、銀または銀合金からなる最上層と、高融点金属ま
たは高融点金属窒化物からなる最下層とを有する多層膜
からなり、該第一のスルービアは、該多層膜と同一の層
構成で埋め込まれており、該絶縁膜に開設された開口の
底面に表出した該最上層に密着している半導体装置とす
ることによって解決される。
【0019】すなわち本発明の半導体装置においては、
銅、銅合金、アルミニウム、アルミニウム合金、銀また
は銀合金からなる最上層と、高融点金属または高融点金
属窒化物からなる最下層とを有する多層膜からなる第一
のスルービアを、該多層膜からなる配線の上に構成する
ようにしている。こうすることによって、エレクトロマ
イグレーションによって絶縁膜と最上層との界面でボイ
ドが発生して界面に沿って拡がっても、高融点金属また
は高融点金属窒化物からなる最下層であるバリアメタル
と最上層との界面では密着性が良いためにボイドの拡大
が阻止され、ボイドの成長はそこで停止する。
【0020】また、上記の課題は、開口は、幅が配線の
幅を超えており、第一のスルースルービアは、配線の幅
方向に膨出している半導体装置とすることによって解決
される。
【0021】すなわち本発明の半導体装置においては、
開口の幅が配線の幅を超えており、かつ第一のスルービ
アは配線の幅方向に膨出している半導体装置とするよう
に構成している。こうすることによって、第一のスルー
ビアに接する部分の配線の断面はバリアメタルである高
融点金属または高融点金属窒化物で完全に包囲されるこ
とになり、エレクトロマイグレーションによって絶縁膜
と最上層との界面でボイドが発生して界面に沿って拡が
っても、高融点金属または高融点金属窒化物からなるバ
リアメタルと最上層との界面では密着性が良いためにボ
イドの拡大が阻止され、かつ配線の幅を超える直径の第
一のスルービアであるために、ボイドの成長はそこで停
止する。そのため、配線の抵抗の上昇は抑えられ、エレ
クトロマイグレーション耐性は高まる。
【0022】また、上記の課題は、配線と、第一のスル
ービアとを有し、該配線は、上面が絶縁膜で覆われ、
銅、銅合金、アルミニウム、アルミニウム合金、銀また
は銀合金からなる最上層と、高融点金属または高融点金
属窒化物からなる最下層とを有する多層膜からなり、該
第一のスルービアは、該多層膜と同一の層構成で埋め込
まれており、該絶縁膜に開設された開口の底面に表出し
た該最上層に密着している半導体装置の製造方法であっ
て、前記配線と、前記絶縁膜を介して存する配線とを接
続する第二のスルービアを有し、該第二のスルービアの
形成と前記第一のスルービアの形成とを、同一プロセス
で同時に行う半導体装置の製造方法とすることによって
解決される。
【0023】すなわち本発明の半導体装置の製造方法に
おいては、第一のスルービアを形成する製造工程を、第
二のスルービアを形成する製造工程と同一プロセスで同
時に行うように構成している。こうすることによって、
製造工程を新たに追加する必要なしに、第一のスルービ
アの製造を第二のスルービアの製造と同一プロセスで同
時に形成できる。そのため、製造コストの追加もなく製
造することができる。
【0024】本発明により、シングルダマシン法で配線
を作製する場合の例を図1に示す。
【0025】まず、配線の上部に第一のスルービアを形
成する。この第一のスルービアの底部にはTaNやTi
Nといった高融点の密着層であるバリアメタルを使用
し、これと接する最上層の断面の上部はバリアメタルに
よって覆われることになる。そのため、その場観察で観
測したように、エレクトロマイグレーションによって絶
縁膜と最上層との界面でボイドが発生して界面に沿って
拡がっても、バリアメタルと最上層との界面では密着性
が良いためにボイドの拡大が阻止され、成長はそこで停
止する。そのため抵抗の上昇は抑えられ、エレクトロマ
イグレーション耐性は高まる。本発明により、デュアル
ダマシン法で配線を作製する場合の例を図2に示す。第
一のスルービアは第二のスルービアと同時に作製され
る。そのため、第二のスルービアと同時に作製すればよ
く、工程の数はとくに増加することはない。
【0026】図1および図2に示すような第一のスルー
ビアは、ボイドがさまざまな場所に生じる可能性がある
ために、一つの配線の長手方向に沿ってできるだけ多く
の数を設置すれば、ボイドの拡大と発生の両方を抑制す
るのに有効である。
【0027】また、ボイドは通常、配線のカソード端に
生じやすい。そのため、配線のレイアウト上、任意の場
所に多くの第一のスルービアを配置できないような場合
には、カソード側またはカソードになる確率の高い側に
重点的に配置するのがよい。
【0028】第一のスルービアの形状については、図1
に示すように、ボイドの拡大を完全に阻止するために、
接続する配線の幅方向を覆うくらいの大きさが必要であ
る。もしも第一のスルービアが円柱状または円錐状であ
れば、第一のスルービアの底面の直径が配線幅以上であ
ればよい。これによって第一のスルービアに接する部分
の配線の断面は高融点金属または高融点金属窒化物から
なる最下層であるバリアメタルによって完全に囲まれる
ことになり、ボイドの拡大を阻止できる。
【0029】しかし、配線の幅が広いか、またはプロセ
スの都合上、第一のスルービアの幅をあまり大きくする
ことができない場合には、図2に示すように複数の小径
の第一のスルービアを接近させて配置してもよい。この
場合にはボイドが配線幅まで拡がることを仮定すると、
これらの第一のスルービアと配線との接面が、配線の長
さ方向からみて配線幅いっぱいに拡がっていることが望
ましい。
【0030】また、配線の長手方向では配線幅のおよそ
2倍以内に接近していることが望ましい。このようにす
ることで最悪の場合に配線幅まで拡がったボイドが拡大
してきても、その拡大を効果的に阻止できる。
【0031】以上の説明では最上層の材料をとくに指定
しなかったが、銅、銅合金、アルミニウム、アルミニウ
ム合金、銀または銀合金のいずれであっても有効であ
る。
【0032】本発明の半導体装置のように、第一のスル
ービアを配線上に配置するだけで信頼性を高めることが
できるという利点があると同時に、従来の配線作製のプ
ロセスを全く変更する必要がないということがコストの
面からも極めて有効である。
【0033】
【発明の実施の形態】以下、実施例により本発明をさら
に詳細に説明するが、本発明はこれらに限定されるもの
ではない。
【0034】図3は本発明による一実施例のシングルダ
マシン法によって作製した銅配線の構造を示す断面図で
あり、図6は従来型の配線構造を示す断面図である。図
中、1および6は配線を、1aおよび6aは最上層とし
ての銅(Cu)膜を、1bおよび6bは高融点金属また
は高融点金属窒化物からなる最下層としての厚さ40n
mのTaNを、2は絶縁膜を、51および52は第二の
スルービアを、53は第一のスルービアをそれぞれ示し
ている。
【0035】なお、図中に示す構成要素は、従来例を示
す図6と対応するものには同一符号が付してある。
【0036】〔実施例1〕図3は、実施例1を説明する
断面図である。この図に示す銅配線をシングルダマシン
法によって作製した。1aおよび6aで示す最上層とし
てのCu膜はめっき法で成膜し、1bおよび6bで示す
バリアメタルである高融点金属または高融点金属窒化物
からなる最下層としてはTaNをスパッタリング法で形
成した。
【0037】形成された最上層1aの幅は0.3μm、
高さは0.4μmである。この最上層1aには両端に配
線同士を接続する第二のスルービア51および52が接
続され、上層の配線6と繋がっている。ここで、第二の
スルービア51と52の距離は100μmである。ま
た、第二のスルービア51と52は円柱形で、高さは
0.4μm、直径は0.3μmである。そして第二のス
ルービア52から5μm離れたところに、第一のスルー
ビア53を配置した。この第一のスルービア53の形状
は第二のスルービア51または52と同じである。ここ
ではシングルダマシン法を用いており、この第一のスル
ービア53は上層の配線または下層の配線とは繋がって
いない。
【0038】なお、第二のスルービア51、52および
第一のスルービア53は、配線1および6と同じくTa
NをバリアメタルとしたCu導体層の埋め込みで形成さ
れるものである。また、引き出し配線6も配線1と同じ
プロセスで形成されるもので、その配線幅は5μmであ
る。
【0039】この配線1の信頼性を調べ、従来型の配線
と比較するために寿命試験を行った。用いた従来型の配
線構造は図6に示すものであり、ここでは配線幅0.3
μmのものを用いた。これは図3と較べると第一のスル
ービア53がないもので、他の構造は図3と全て同じで
ある。
【0040】寿命試験の温度は250℃で、加速電流は
3.6mAを流し続けて行った。このとき、電流は第二
のスルービア51からスルービア52に向かって流し
た。なお、この加速電流の値は試験する配線1において
電流密度3×106 A/cm2に相当する。図7に寿命
試験中の経過時間に対する配線抵抗の変化を示す。この
結果から、一般に寿命推定に使われるBlackの式を
用いて実際の使用条件として110℃、1×106 A/
cm2 における寿命を推定すると、従来例では9年であ
ったものが、本発明により16.5年に延びることがわ
かった。すなわち、従来型の配線構造と比較して、本発
明による配線構造ではボイドが形成しても拡大しにくい
ため、寿命が約1.8倍に延びていることがわかる。
【0041】〔実施例2〕本実施例では、デュアルダマ
シン法を用いて銅配線を作製した例を示す。図4に、用
いた配線構造を示す。高融点金属または高融点金属窒化
物からなる最下層1b、6bは実施例1と同様に厚さ4
0nmのTaNを用い、これにCu最上層1a、6aを
めっき法で埋め込んでいる。配線の高さも同じく0.4
μmであるが、配線の幅は1a、6aでそれぞれ0.9
μm、8μmである。
【0042】この配線1の両端には第二のスルービア5
4、55があり、これを介して上層の配線6と繋がって
いる。この第二のスルービア54、55はどちらも直径
が0.3μmの円柱状で、配線の長手方向と垂直な方向
に0.6μm離れて2つ並んだ構造をしている。
【0043】この試験で用いた配線1の長さは100μ
mであるが、ここで第二のスルービア55から10μm
離れたところに第一のスルービアを、小径化した第一の
スルースルービア群56として配置した。この第一のス
ルービア群56は図4のように、0.6μmピッチで5
個配置してある。また、この第一のスルービア群56は
長さ1.5μm、幅1.2μmの上層の配線61と繋が
っているが、この配線61は他の配線とは電気的には繋
がっておらず独立している。
【0044】なお、第一のスルービアを小径化した第一
のスルービア群56の数の効果を調べるために、図5に
示すように2個だけ配線幅方向に並べた配線についても
寿命試験を行った。第一のスルービア群56のスルービ
アの数以外の配線構造、構成は図4と同じである。
【0045】本構造を用いて実施例1と同様の寿命試験
を行った。試験条件は250℃で、電流は12mAを第
二のスルービア54からスルービア55に向かって流し
続けた。この電流は、配線1において電流密度3.3×
106 A/cm2 に相当する。また、実施例1と同じ
く、第一のスルービア群56のない従来型の配線も作製
して両者の比較を行った。図8に、実施例2の寿命試験
中の経過時間に対する配線抵抗の変化を示す。
【0046】この結果を、実施例1と同じようにBla
ckの式を用いて実使用条件における寿命を推定する
と、平均寿命が81年から97年に延びたことに相当し
ている。すなわち、配線の抵抗が上昇し始めるまでの時
間は従来のものより約20%延びることがわかった。な
お、第一のスルービア群56のスルービアの数を2個に
したものの平均寿命は約8%の延びに相当する。
【0047】実施例1と較べると寿命の延び方が少ない
が、第一のスルービア群の配置を変更することでさらに
延びることは容易に考察できる。
【0048】
【発明の効果】以上説明したように、本発明によれば、
配線の上部に繋がった第一のスルービアを設けること
で、エレクトロマイグレーションによって生じるボイド
の拡大を阻止することができる。このことにより、配線
の断線や抵抗値の上昇に至るまでの時間を延ばすことが
でき、半導体装置の信頼性向上に大きく寄与する。
【0049】また、本発明は、集積回路作製プロセスを
一切変更する必要がない上に、回路の動作と関係のない
ところのレイアウトを変更することで達成できるので、
信頼性の向上にあわせ、コストダウンに寄与するところ
が大きい。
【図面の簡単な説明】
【図1】 本発明の効果を示す断面図(その1)。
【図2】 本発明の効果を示す断面図(その2)。
【図3】 実施例1を説明する断面図。
【図4】 実施例2を説明する断面図(その1)。
【図5】 実施例2を説明する断面図(その2)。
【図6】 従来型の配線構造を示す断面図。
【図7】 実施例1の、寿命試験中の配線抵抗の変化を
示す図。
【図8】 実施例2の、寿命試験中の配線抵抗の変化を
示す図。
【図9】 TEMでのその場観察を示す模式断面図。
【符号の説明】
1、6および61 配線 1aおよび6a 銅、銅合金、アルミニウム、アルミニ
ウム合金、銀または銀合金からなる最上層 1bおよび6b 高融点金属または高融点金属窒化物か
らなる最下層 2 絶縁膜 2a SiO2 膜 2b SiN膜 3 シリコン基板 4 ボイド 5 スルービア 51、52、54、55 配線同士を接続する第二のス
ルービア 53 第一のスルービア 56 第一のスルービア群
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH08 HH09 HH11 HH12 HH14 HH17 HH32 HH33 JJ08 JJ09 JJ11 JJ12 JJ14 JJ17 JJ32 JJ33 KK08 KK09 KK11 KK12 KK14 KK17 KK32 KK33 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP27 PP28 XX05 XX33 XX34

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 配線と、第一のスルービアとを有し、 該配線は、上面が絶縁膜で覆われ、銅、銅合金、アルミ
    ニウム、アルミニウム合金、銀または銀合金からなる最
    上層と、高融点金属または高融点金属窒化物からなる最
    下層とを有する多層膜からなり、 該第一のスルービアは、該多層膜と同一の層構成で埋め
    込まれており、該絶縁膜に開設された開口の底面に表出
    した該最上層に密着していることを特徴とする半導体装
    置。
  2. 【請求項2】 前記開口は、幅が前記配線の幅を超えて
    おり、前記第一のスルービアは、該配線の幅方向に膨出
    していることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置の製造方法で
    あって、 前記配線と、前記絶縁膜を介して存する配線とを接続す
    る第二のスルービアを有し、 該第二のスルービアの形成と前記第一のスルービアの形
    成とを、同一プロセスで同時に行うことを特徴とする半
    導体装置の製造方法。
JP29704099A 1999-10-19 1999-10-19 半導体装置 Expired - Fee Related JP4258914B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29704099A JP4258914B2 (ja) 1999-10-19 1999-10-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29704099A JP4258914B2 (ja) 1999-10-19 1999-10-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2001118922A true JP2001118922A (ja) 2001-04-27
JP4258914B2 JP4258914B2 (ja) 2009-04-30

Family

ID=17841449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29704099A Expired - Fee Related JP4258914B2 (ja) 1999-10-19 1999-10-19 半導体装置

Country Status (1)

Country Link
JP (1) JP4258914B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257970A (ja) * 2002-02-27 2003-09-12 Nec Electronics Corp 半導体装置及びその配線構造
JP2007208098A (ja) * 2006-02-03 2007-08-16 Denso Corp 半導体装置の検査方法
US7411301B2 (en) 2002-06-21 2008-08-12 Renesas Technology Corp. Semiconductor integrated circuit device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257970A (ja) * 2002-02-27 2003-09-12 Nec Electronics Corp 半導体装置及びその配線構造
US7411301B2 (en) 2002-06-21 2008-08-12 Renesas Technology Corp. Semiconductor integrated circuit device
US7786585B2 (en) 2002-06-21 2010-08-31 Renesas Electronics Corp. Semiconductor integrated circuit device
US7977238B2 (en) 2002-06-21 2011-07-12 Renesas Electronics Corporation Method of manufacturing a semiconductor integrated circuit device
US8093723B2 (en) 2002-06-21 2012-01-10 Renesas Electronics Corporation Method of manufacturing a semiconductor integrated circuit device
JP2007208098A (ja) * 2006-02-03 2007-08-16 Denso Corp 半導体装置の検査方法

Also Published As

Publication number Publication date
JP4258914B2 (ja) 2009-04-30

Similar Documents

Publication Publication Date Title
JP4346866B2 (ja) TaN材料のバリア層を含む構造
US6573606B2 (en) Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
US6740985B1 (en) Structure for bonding pad and method for its fabrication
US7439173B2 (en) Increasing electromigration lifetime and current density in IC using vertically upwardly extending dummy via
US6893959B2 (en) Method to form selective cap layers on metal features with narrow spaces
JP2004527909A (ja) 誘電体バリアフィルムを用いたダマシンプロセス
US6433402B1 (en) Selective copper alloy deposition
JP2010519723A (ja) エレクトロマイグレーションに対する向上した信頼度を有する相互接続構造体及びその製造方法
KR20070072309A (ko) 서로 다른 물질로 형성된 라인 및 플러그 도전체를 갖는다마신 배선 구조를 형성하는 방법
US20060267201A1 (en) Technique for forming copper-containing lines embedded in a low-k dielectric by providing a stiffening layer
KR100426904B1 (ko) 전극간의 접속 구조 및 그 제조 방법
US9064871B2 (en) Vertical electronic fuse
KR100325046B1 (ko) 반도체 장치 및 그 제조 방법
KR100640535B1 (ko) 더미 비아 컨택을 가지는 반도체 소자의 다층 구리 배선구조 및 그 형성 방법
JP5089850B2 (ja) 半導体装置
US6818991B1 (en) Copper-alloy interconnection layer
US6831365B1 (en) Method and pattern for reducing interconnect failures
US6307268B1 (en) Suppression of interconnect stress migration by refractory metal plug
JP4258914B2 (ja) 半導体装置
JP2002064140A (ja) 半導体装置およびその製造方法
US20040061237A1 (en) Method of reducing voiding in copper interconnects with copper alloys in the seed layer
US20070148956A1 (en) Method of forming fuse region in semiconductor damascene process
JPH11102911A (ja) 半導体装置及びその製造方法
JP3635483B2 (ja) 集積回路装置
US8278758B1 (en) Multilevel reservoirs for integrated circuit interconnects

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081028

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090202

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees