KR20070072309A - 서로 다른 물질로 형성된 라인 및 플러그 도전체를 갖는다마신 배선 구조를 형성하는 방법 - Google Patents

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Abstract

비아홀 및 라인 트렌치를 채우는데 서로 다른 도전성 물질을 사용하여 듀얼 다마신 배선을 형성하는 방법이 제공된다. 예를 들면, 배선 구조를 형성하는 방법은 반도체 기판 상에 유전막을 형성하고, 유전막을 식각하여 비아홀 및 트렌치를 포함하는 듀얼 다마신 리세스 구조를 형성하는 것을 포함한다. 그런 다음, 제1 도전성 물질막을 컨포멀하게 형성하여 제1 도전성 물질로 비아홀을 채우고, 제1 도전성 물질막을 식각하여 트렌치 및 트렌치 하부의 비아홀 상부 영역으로부터 제1 도전성 물질막을 제거한다. 그런 다음, 제2 도전성 물질막을 형성하여 트렌치 및 비아홀을 제2 도전성 물질로 채운다.
듀얼 다마신 배선, 이종금속

Description

서로 다른 물질로 형성된 라인 및 플러그 도전체를 갖는 다마신 배선 구조를 형성하는 방법{METHODS FOR FORMING DAMASECENCE WIRING STRUCTURES HAVING LINE AND PLUG CONDUCTORS FORMED FROM DIFFERENT MATERIALS}
도 1은 이종금속(bi-metal) 배선을 갖는 종래의 배선 구조를 개략적으로 도시한다.
도 2는 CMP로 인해 발생할 수 있는 침식 결함(erosion defect)을 개략적으로 도시한 것이다.
도 3은 듀얼 다마신 공정으로 형성된 구리 배선을 갖는 종래의 배선 구조를 개략적으로 도시한 것이다.
도 4a 내지 도 4e는 본 발명의 실시예들에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 나타내는 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
41: 기판 42: 능동 소자
43, 44: ILD막 45: 식각 정지/베리어막
46: 캡핑막 47: 비아홀
48: 트렌치 50: 콘택
51: 금속라인 52: 제1 라이너막
53: 제1 도전성 물질막 54: 제2 도전성 물질막
55: 제2 라이너막
본 발명은 일반적으로 반도체 소자의 금속 배선막을 제조하는 방법에 관련하고, 특히 비아홀 및 라인 트렌치를 채우는데 서로 다른 도전성 물질을 사용하여 듀얼 다마신 배선 구조를 형성하는 방법에 관한 것이다.
반도체 제조 분야에서 기술적 발전이 계속됨으로써, 더 높은 소자 밀도, 더 낮은 전력 소비 및 더 높은 동작 속도를 갖는 IC(집적회로)가 개발되고 있다. 전형적으로, 고집적 회로는 층간 절연막(ILD) 내에 임베디드된 층내(intra-level) 배선(금속 라인/와이어링) 및 층간(inter-level) 배선(플러그/콘택)을 포함하는 다층 배선 구조를 이용하여 설계되는데, 이들은 BEOL (back end of line) 배선 공정의 일부로서 서로 다른 금속막으로 형성된다. 또한, 콘택 플러그는 실리콘 웨이퍼 내 능동 소자와 제1 금속층을 연결하도록 형성된다.
배선 구조를 형성하기 위해 다양한 방법들이 개발되어 왔다. 예를 들면, 도 1은 종래의 배선 구조를 개략적으로 나타낸다. 보다 구체적으로, 도 1은 콘택 플러그 및 금속라인을 형성하는데 서로 다른 도전성 물질이 사용된 종래의 이종금속(bi-metal) 배선 구조를 갖는 반도체 소자(10)를 개략적으로 도시한다. 도 1을 참조하면, 반도체 소자(10)는 그 위에 형성된 능동 소자(12)를 갖는 반도체 기 판(11)을 포함한다. 능동 소자(예를 들면, MOS 트랜지스터)(12)는 폴리실리콘 게이트 구조(12a) 및 소스/드레인 확산 영역(12b,12c)을 포함한다.
다수의 ILD막(층간 절연막)(13,14,15)은 기판(11) 상부에 형성된다. 제1 ILD막(13)은 능동 소자(12)를 덮도록 형성된다. 다수의 플러그(16)는 ILD막(13) 내에 형성되어 게이트(12a) 및 소스/드레인 영역(12b,12c)과 제2 ILD막(14) 내에 임베디드된 각각의 금속 배선/패드(즉, 제1 금속층 M1)(17) 사이에 콘택을 제공한다. 다수의 플러그(18)는 ILD막(14) 내에 형성되어, 금속 배선/패드(17) 및 제3 ILD막(15) 내에 임베디드된 각각의 금속 배선/패드(19)(즉, 제2 금속층 M2) 사이에 콘택을 제공한다. 다수의 플러그(20)는 ILD막(15) 내에 형성되어 금속 배선/패드(19) 및 그 다음 레벨의 금속층의 배선/패드 사이에 콘택을 제공한다.
도 1의 종래 예에서, 플러그(16,18,20)와 금속 배선/패드(17,19)는 서로 다른 도전성 물질로 형성된다. 예를 들면, 텅스텐(W)과 같은 고융점 금속이 콘택 플러그를 형성하는데 전형적으로 사용된다. 금속 배선/패드(17,19)는 알루미늄 또는 구리 또는 이들의 합금을 이용하여 형성될 수 있다. 배선 물질에 따라 배선 구조를 형성하는데 다른 방법이 사용될 수 있다.
예를 들면, 금속 배선/패드가 Al을 사용하여 형성되는 경우, 차감형 금속 식각 공정(subtractive metal etch process)이 일반적으로 사용된다. 그러한 방법으로, 도 1의 배선 구조는 다음과 같이 형성될 수 있다. ILD막(13)(예를 들면 실리콘 이산화물)을 형성한 후, 포토리소그라피 공정을 수행하여 ILD막(13) 내에 비아홀을 형성한다. 라이너/베리어막을 형성하여 비아홀의 라인을 형성하고, 텅스텐막을 형 성하여 비아홀을 채운다. 여분의 텅스텐막은 화학적 기계적 폴리싱(CMP)으로 제거하여 플러그(16)의 상면이 ILD막(13)의 상면과 동일평면으로 되도록 한다.
그런 다음, 공지된 기술을 사용하여 Al막을 형성하고 식각하여, 배선/패드 패턴을 형성함으로써 제1 금속층(M1)을 형성한다. M1이 형성된 후, 유전막을 형성하고 평탄화하여 제2 ILD막(14)을 형성한다. 그 후, 제2 ILD막(14)의 콘택 플러그(18)를 포토리소그라피 공정으로 형성하여 ILD막(14) 내에 각각의 배선/패드(17)까지 비아홀을 형성하고, 라이너/베리어막과 텅스텐막을 형성하여 비아홀을 채운 다음, 여분의 텅스텐막은 화학적 기계적 폴리싱(CMP)으로 제거하여 플러그(18)의 상면이 ILD막(14)의 상면과 동일평면이 되도록 한다. (상부막 뿐만 아니라) 제2 금속층(M2) 배선/패드(19), ILD막(15) 및 플러그(20)는 이러한 공정을 반복하여 형성된다.
한편, 배선/패드(17,19)를 형성하는데 구리를 이용하는 경우, 특히 구리 배선이 상대적으로 작은 디자인룰에 따라 형성되는 때에는 종래의 포토리소그래피/식각 기술로 구리를 패터닝하기는 어려우므로, 차감형 식각 공정은 일반적으로 사용되지 않는다. 대신, 도 1의 배선 구조는 다음과 같이 종래의 싱글 다마신 공정으로 형성될 수 있다. ILD막(13)(예를 들면 실리콘 이산화물)을 형성하고, 포토리소그래피 공정을 수행하여 ILD막(13) 내에 비아홀을 형성한다. 라이너/베리어막을 형성하여 비아홀의 라인을 형성하고, 텅스텐막을 형성하여 비아홀을 채운다. 여분의 텅스텐막은 화학적 기계적 폴리싱(CMP)으로 제거되어 플러그(16)의 상면이 ILD막(13)의 상면과 동일평면으로 된다. 그런 다음, 유전막을 형성하고, 유전막 내에 트렌치를 플러그(16)에 정렬하여 형성한다.
라이너막(또는 확산 베리어막)을 형성하여 트렌치에 라인을 형성하고, 공지의 기술(예를 들면, 전기 도금)로 구리막을 형성하여 트렌치를 채운다. 일반적으로, Ti/TiN이 텅스텐에 대한 라이너막 물질로 사용되고, Ta/TaN이 구리에 대한 라이너막 물질로 사용된다. 그런 다음, 여분의 구리막은 화학적 기계적 폴리싱(CMP)으로 제거되어 금속 배선/패드(17)의 상면이 유전막의 상면과 동일평면이 되게 한다.
다음으로, 배선/패드(17)를 포함하는 평탄화된 유전막 상에 (SiN 또는 SiCN과 같은) 캡핑막 및 제2 유전막을 순차적으로 형성한다. 캡핑막은 일반적으로 제2 유전막 전에 형성되어, 이에 의해 제2 유전막의 형성 동안 산화로부터 하부 구리막을 보호한다. 그런 다음, 비아홀을 제2 유전막 내에 배선/패드(17)까지 형성한다. 다음으로, 라이너막을 형성하여 비아홀에 라인을 형성하고, 텅스텐막을 형성하여 비아홀을 채운다. 여분의 텅스텐막을 화학적 기계적 폴리싱(CMP)으로 제거하여 플러그(18)의 상면이 제2 유전막의 상면과 동일평면이 되게 한다. 이러한 방법으로, ILD막(14)은 두개의 분리된 유전막(비아-레벨 및 라인-레벨)으로 형성된다. 상술한 공정은 각 후속 금속-플러그 레벨에 대해 반복된다.
상술한 종래의 방법 각각과 함께, 플러그(텅스텐)막 형성 후 CMP 공정이 수행되어 여분의 플러그막을 제거하고 ILD막 및 플러그의 표면을 평탄화한다. 일반적으로, CMP는 최종 칩 수율을 감소시키는 배선 결함(interconnect defects)과 변형(anomalies)을 초래하여, 이러한 점에서 문제가 있다고 밝혀졌다. 예를 들면, CMP는 화학적/기계적으로 연마되어지는 물질의 경도(hardness)의 편차에 의해 "디슁(dishing)"으로 알려진 것을 일으킬 수 있다. 예를 들면, ILD 막을 형성하는데 사용되는 산화물질은 구리나 알루미늄보다 더 단단하다. 따라서, CMP는 금속 배선의 디슁을 초래할 수 있는데, 이것은 와이어나 패드를 얇게 할 수 있고, 배선의 저항을 높이고 본드 패드의 신뢰성을 낮출 수 있다.
또한, CMP는 웨이퍼의 다른 영역에서 보다도 웨이퍼의 일 영역에서 도전성 물질과 ILD가 모두 더 빠르게 제거되는 "침식(erosion)" 현상을 초래할 수 있다. 침식은 일반적으로 웨이퍼의 패턴 밀도가 높은 영역에서 일어난다. 예를 들면, 도 2는 CMP로 인해 발생하는 침식을 개략적으로 도시한다. 도 2는 높은 밀도의 플러그 패턴(26)을 갖는 ILD막(25)을 도시한다. 도 2에서, 침식은 주변의 평면 영역(25a) 아래에 평면보다 내려간 하강면(dipping surface)(25b)을 초래한다. 침식은 다음 층 상의 인접한 배선들 간의 회로들을 단락을 초래할 수 있다.
도 3은 또 다른 종래의 배선 구조를 개략적으로 도시한다. 보다 구체적으로, 도 3은 부분적으로 "듀얼 다마신" 공정을 이용하여 형성하되 플러그 금속 형성 후 CMP 단계를 고려하지 않은 종래의 배선 구조를 갖는 반도체 소자(30)를 개략적으로 도시한다. 도 3을 참조하면, 반도체 소자(30)는 그 위에 능동 소자(32)를 갖는 반도체 기판(31)을 포함한다. 능동 소자(32)(예를 들면, MOS 트랜지스터)는 폴리실리콘 게이트 구조물(32a)과 소스/드레인 확산 영역(32b,32c)을 포함한다. 다수의 ILD막(층간 절연막)(33, 34, 35)은 기판(31) 상부에 형성된다. 제1 ILD막(33)은 능동 소자(32)를 덮도록 형성된다. 다수의 플러그(36)는 ILD 막(33) 내에 형성되어 게이 트(32a) 및 소스/드레인 영역(32b,32c)과, 제2 ILD막(34) 내에 임베디드된 각각의 금속 배선/패드(37){즉, 제1 금속층(M1)} 사이에 콘택을 제공한다. 배선/패드(37)가 구리로 형성되고 플러그(36)가 텅스텐으로 형성된다고 가정한다면, 이러한 구조물들은 도 1을 참조하여 전술한 종래의 방법으로 형성될 수 있다.
제3 ILD막(35)은 "듀얼 다마신" 공정을 이용하여 구리로 형성된 다수의 플러그(38) 및 각각의 금속 배선/패드(39){즉, 제2 금속층(M2)}을 포함한다. 일반적으로, 듀얼 다마신 공정은 층간 절연막(ILD막) 내에 하부 금속 라인의 소정 영역과 정렬된 비아홀 및 트렌치 영역을 형성하는 것을 포함한다. 그런 다음, 비아홀 및 트렌치 영역은 단일 구리 형성 공정 (예를 들면, 전기도금)으로 구리를 채워, 금속 라인(39) 및 각각의 콘택(38)을 완전하게 형성한다.
듀얼-다마신(DD) 구조에서는, 단지 단일(single) 금속 형성 단계에 의해서 주(main)금속 라인과 비아 내의 금속이 동시에 형성된다. 즉, 트렌치와 비아 모두 단일 유전막 내에 형성된다. 도 1을 참조하여 전술한 바와 같은 이종금속 배선 구조를 형성하는 방법과는 달리, 듀얼 다마신 공정은 각각의 레벨에서 통합된 배선/플러그 구조를 형성하고, 이에 의해 CMP로부터의 침식때문에 플러그와 금속막 사이에 발생할 수 있는 잠재적인 결함을 감소시키거나 제거시킨다.
비록 듀얼 다마신 방법은 향상된 성능을 가져오는 금속 배선 구조를 형성하게 하지만, 그러한 방법은 디자인 룰이 감소함에 따라 더욱 문제점이 생긴다. 예를 들면, 더 작은 디자인 룰의 요구를 충족시키기 위해 배선 라인 사이의 피치가 감소됨에 따라, 금속 배선의 최소 선폭 크기(critical dimension)는 더욱 좁아지고, 상 부 및 하부 금속 배선을 전기적으로 연결하는 콘택홀의 종횡비가 증가한다. 현재의 기술을 이용하여 구리로 높은 종횡비의 홀 및 비아를 충분하게 채우는 것은 어렵다. 또한, 능동 반도체 소자 및 제1 금속층(M1) 사이에 콘택을 형성하는데 구리를 사용하는 것은 실리콘으로의 구리 확산과 관련하여 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 성능을 향상시킬 수 있는 다마신 배선 구조를 형성하는 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 예시적인 실시예들은 비아홀 및 라인 트렌치들을 채우는데 서로 다른 도전성 물질을 사용하여 듀얼 다마신 배선 구조를 형성하기 위한 방법을 일반적으로 포함하는데, 이들은 상술한 종래의 방법과 관련된 문제점들을 제거한다.
본 발명의 일 실시예에서, 배선 구조를 형성하는 방법은 반도체 기판 상에 유전막을 형성하고, 상기 유전막을 식각하여 비아홀 및 트렌치를 포함하는 듀얼 다마신 리세스 구조를 형성한다. 그런 다음, 제1 도전성 물질막을 컨포멀(conformal)하게 형성하여 상기 비아홀을 제1 도전성 물질로 채우고, 상기 제1 도전성 물질막을 식각하여 상기 트렌치 및 상기 트렌치 하부의 상기 비아홀의 상부 영역으로부터 상기 제1 도전성 물질막을 제거한다. 그런 다음, 제2 도전성 물질막을 형성하여 상 기 트렌치 및 상기 비아홀의 상부 영역을 상기 제2 도전성 물질로 채운다.
본 발명의 다른 실시예에서, 이종금속(bi-metal) 배선을 형성하는 방법은 반도체 기판 상에 유전막을 형성하고, 상기 유전막을 식각하여 비아홀 및 트렌치를 포함하는 듀얼 다마신 리세스 구조를 형성하는 것을 포함한다. 그런 다음, 텅스텐막을 컨포멀하게 형성하여 상기 비아홀을 텅스텐으로 채우고, 상기 텅스텐막을 등방적으로 식각하여 상기 트렌치 및 상기 트렌치 하부의 상기 비아홀의 상부 영역으로부터 텅스텐막을 제거한다. 그런 다음, 상기 트렌치 및 상기 비아홀의 상부 영역을 구리로 채워 이종금속 배선을 형성한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하부터는 본 발명의 예시되는 실시예를 보여주는 도면을 참조하여 본 발명을 좀 더 상세하게 설명한다. 도면에 있어서, 각 층과 영역들의 두께와 크기들은 명확하게 하기 위해 과장되어 있다. 또한, 어떤 층이 또 다른 층 또는 기판의 " 위(on)" 또는 "상부(over)"에 있다고 표현되는 경우, 그러한 층은 다른 층 또는 기판 바로 위에 있을 수 있고, 또는 개재하는 다른 층도 존재할 수 있다. 또한, 전체 도면에 걸쳐 사용된 유사한 참조 부호는 동일하거나 유사한 기능을 갖는 소자(element)를 지칭한다.
도 4a 내지 4e는 본 발명의 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 나타내는 단면도들이다. 도 4e는 본 발명의 실시예에 따라 제1 금속층(M1)에 형성된 배선 구조를 갖는 반도체 소자(40)를 개략적으로 도시한다. 반도체 소자(40)는 그 위에 다수의 능동 소자들(42)을 구비하는 반도체 기판(41)을 포함하여 도시된다. 다수의 ILD막(층간 유전막)(43,45)은 기판(41) 상부에 형성된다. 식각 저지/베리어막(45)은 ILD막들(43,44) 사이에 형성된다. 제1 ILD막(43)은 능동 소자들(42)을 덮도록 형성된다. 다수의 플러그(50)는 ILD막(43) 내에 형성된다. 다수의 금속라인(51)(제1 금속층 M1)이 제2 ILD막(44) 내에 형성된다. 플러그(50)는 게이트(42b) 및 소스/드레인 영역(42a) 각각과 금속 라인(51) 사이에 콘택을 제공한다.
일반적으로, 도 4e에 도시된 배선 구조는 ILD막(43,44) 내에 형성된 듀얼 다마신 리세스 구조를 패터닝하고(즉, 트렌치 및 이에 대응하는 비아홀을 형성하고), 그런 다음 중간에 CMP 단계를 거치지 않는 분리된 금속 형성 방법으로 플러그/라인 도전체(50,51)를 형성하여, 비아홀 및 트렌치를 채운다. 도 4e의 소자(40)를 형성하는 예시적인 방법은 도 4a와 처음 관련하여 보다 상세하게 설명될 것이다. 도 4a는 비아홀(47)과 트렌치(48)를 포함하는 듀얼 다마신 리세스 구조가 기판(41) 상부에 형성된 유전막 내에 형성된 중간 배선 구조를 도시하는 개략적인 단면도이다.
도 4a의 실시예에서, 트렌치 및 비아가 식각된 유전막은 3층의 유전막을 포함하는데, 비아(47)가 식각되는 ILD막(43)을 형성하는 제1 유전막(예를 들면 SiO2), 얇고 임베디드된 식각 정지/베리어막(45)을 형성하는 제2 유전막(예를 들면 실리콘 질화물) 및 트렌치(48)가 식각되는 ILD막(44)을 형성하는 제3 유전막(예를 들면 저유전막)을 포함한다. 본 발명의 다른 실시예에서, 배선 구조의 각 레벨에 대한 유전막은 단일 유전막으로 형성될 수 있다.
식각 정지/베리어막(45)은 ILD막(44) 내에 트렌치(48)를 식각할 때 식각 정지막을 제공하기 위해 포함될 수 있는 선택적인 막이다. 식각 정지/베리어막(45)은 ILD막(43) 내로 {트렌치(48)를 채우는데 사용되는} 금속 물질의 확산을 방지/감소시키는 확산 방지막으로서 역할한다. 식각 정지막(45)은 충분한 확산 방지를 제공하면서 유전막 스택(dielectric stack)의 총 저유전 특성(overall low dielectric characteristic)을 유지하도록 가능한한 얇게 만들어진다. 일 실시예에서, 식각 정지막(45)은 약 300 내지 약 500Å 정도의 두께를 가지며 ILD막(43, 44)에 대하여 높은 식각 선택성을 갖는 절연 물질로 형성된다. 예를 들면, 식각 정지막(45)은 SiC, SiN, SiCN, SiCO 또는 SiCON로 형성될 수 있고, 공지의 기술로 형성될 수 있다.
일 실시예에서, ILD막(43)은 실리콘 이산화물과 같은 산화물질로 형성될 수 있다. 일 실시예에서, ILD막(44)은 저유전 물질로 형성될 수 있다. 예를 들면, ILD막(44)은 탄소, 불소 또는 수소 원자로 도핑된 실리콘 산화막, 예를 들면 실리콘 옥시카바이드(SiOC)막, SiOCH막, 플루오로-실세스-퀴옥산(fluoro-silses-quioxane; FSQ)막, 하이드로-실세스-퀴옥산(hydro-silses-quioxane;HSQ)막 또는 메틸-실세스-퀴옥산(methyl-silses-quioxane;MSQ)막으로 형성될 수 있다. 바람직하게, ILD막(43,44)은 식각 정지막(45)에 대하여 높은 식각 선택성을 갖는 물질로 형성된다.
캡핑막(46)(또는 하드 마스크막)은 ILD막(44)이 플라즈마 공정 중 손상되는 것을 방지하고, 후속 CMP 공정에 대한 버퍼막으로서 작용하도록 형성될 수 있다. 캡핑막(46)은 ILD막(43,44)에 대하여 높은 식각 선택성을 갖는 물질로 형성된다. 예를 들면, 캡핑막(46)은 (ⅰ)실리콘 질화막(SiN), 실리콘 카본나이트라이드막(SiCN) 또는 보론 질화막(BN)과 같은 절연성 질화막; (ⅱ) 실리콘 카바이드막(SiC)와 같은 절연성 카바이드막; (ⅲ) 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 또는 알루미늄 질화막(AlN)과 같은 금속 질화막; (ⅳ) 알루미늄 산화막(Al2O3), 탄탈륨 산화막(TaO), 또는 티타늄 산화막(TiO)과 같은 금속 산화막; 또는 (ⅴ) SiO2와 같은 실리콘막이나 SiOF 및 SiON과 같은 다른 물질로 형성될 수 있다.
유전막(예를 들면 43,45,44) 및 캡핑막(46)이 형성된 이후, 비아홀(47) 및 대응하는 트렌치(48)을 유전막 내로 식각하여 듀얼 다마신 리세스 구조를 형성한다. 비아홀(47) 및 트렌치(48)는 유전막 및 캡핑막 내에 개구부를 식각하는 포토리 소그라피 및 건식식각 기술과 같이 잘 알려진 기술을 이용하여 형성된다. 나아가, 듀얼 다마신 리세스 구조(47/48)는 VFDD(via first dual damascene) 또는 TFDD(trench first dual damascene) 기술과 같은 공지된 방법으로 형성될 수 있다. ILD막(44, 43)은 종래의 이방성 건식 산화막 식각 방법(anisotropic dry oxide etch methods)을 이용하여 식각될 수 있다.
듀얼 다마신 리세스 구조(47/48)를 형성한 후, 이종금속 배선 구조는 비아홀(47) 및 트렌치(48)를 서로 다른 도전성 물질로 채움으로써 형성된다. 보다 구체적으로, 일 실시예에서, 도 4a를 참조하면, 얇고 컨포멀한 베리어막(52)이 트렌치(48) 및 비아홀(47)의 측벽/저면 및 캡핑막(46)의 표면 상에 선택적으로(optionally) 형성된다. 이어서, 도 4b를 참고하면, 제1 도전성 물질막(53)이 컨포멀하게 형성되어 비아홀(47)을 채운다. 제1 도전성 물질막(53)은 비아 콘택을 형성하기 위한 어떠한 적당한 물질이 될 수 있는데, 바람직하게는 CVD 또는 PVD로 형성된 텅스텐과 같은 고융점 금속(refractory metal)일 수 있다. 텅스텐은 콘택 플러그를 형성하는데 특히 유용하게 하는 전기적 및 재료적 특성을 갖는다. 예를 들면, 텅스텐은 상대적으로 높은 녹는점(열적 안정성), 우수한 도전성(낮은 저항) 및 CVD로 형성될 때 (높은 종횡비의 비아홀을 유니폼하게 채울 수 있는) 우수한 스텝 커버리지를 갖는다. 또한, 텅스텐은 일렉트로마이그레이션 장애(electromigration failure)에 저항성이 있고, 실리콘과 제1 금속층(M1) 사이의 확산 및 반응에 대한 베리어로서 역할한다.
텅스텐을 비아홀을 채우는데 사용하는 경우, 라이너막(52)은 예를 들어 티타 늄(Ti) 또는 티타늄 질화물(TiN)로 형성될 수 있는데, 이것은 CVD 또는 PVD로 형성된다. 베리어막(52)은 접착력(adhesion)을 개선시키고, 텅스텐막(53)과 확산 영역(예를 들면 42a) 간의 콘택 저항을 낮춘다. 예를 들면, TiN막은 저압 CVD, 스퍼터링 또는 전자빔 증착(electron beam evaporation)에 의한 텅스텐 형성 전에 스퍼터링에 의해 형성될 수 있다.
도 4c를 참조하면, 컨포멀한 라이너막(52) 및 도전성 물질막(53)의 형성 후, 에치백 공정을 수행하여 캡핑막(46) 상 및 트렌치(48)의 벽 상의 여분의 라이너막 및 도전성 물질막(52, 53)을 제거한다. 또한, 에치백으로 라이너막 및 도전성 물질막(52, 53)은 트렌치(48)의 저면 아래로 리세스된다. 다시 말하면, 식각 공정이 수행되어 비아홀(47)의 상부로부터 라이너막 및 도전성 물질막(52,53)을 제거한다. 도전성막(53) 및 라이너막(52)는 예를 들어 적절한 등방성 건식 식각 공정, 습식 식각 공정 또는 건식/습식 혼합 식각 공정을 이용하여 함께 또는 각각 에치백될 수 있다.
본 발명의 다른 실시예에서, 에치백 공정은 단지 제1 도전성 물질막(53)을 제거하는데 적용될 수 있는 반면, 에치백 공정 동안 유전막(43, 44)을 보호하는 보호막으로서 라이너막(52)이 남는다. 식각 공정 후, 트렌치(48) 와 비아홀(47)의 상부 영역 내에 유전막(43,44) 또는 라이너막(52)의 노출된 표면을 세정하는데 습식 세정 공정이 적용될 수 있다.
그 후, 도 4d를 참조하면, 제2 도전성 물질막(54)을 형성하여 트렌치(48) 및 비아홀(47)의 상부를 채운다. 선택적으로, 얇고 컨포멀한 제2 라이너막(55)이 도전 성 물질막(54) 형성 전에 형성될 수 있다. 컨포멀한 제2 라이너막(55)은 (제1 라이너막(52)이 식각 공정 동안 제거되지 않는다면) 제1 라이너막(52)의 상부에 형성될 수 있다. 일 실시예에서, 제2 도전성 물질막(54)은 종래의 전기 도금 공정으로 형성된 구리일 수 있다. 제2 라이너막(55)은 Ta 및/또는 TaN으로 형성될 수 있고, 예를 들면 CVD를 이용하여 컨포멀하게 형성될 수 있다.
도 4e를 참조하면, 평탄화 공정(예를 들면 CMP)이 수행되어 구조물의 상면을 캡핑막(46) 또는 ILD막(44)까지 평탄화하고, 이로써 제 1 금속층(M1)(51) 및 능동 소자(42)에 대한 콘택(50)을 포함하는 제1 배선 구조의 형성을 완성한다. 그런 다음, 도 4a ~ 4e의 공정 순서는 필요하다면 각각의 후속 레벨의 배선에 대해 반복될 수 있다.
도 4a ~ 4e를 참조하여 상술한 실시예에서, 비아홀 내에 플러그(예를 들면 텅스텐)의 형성/에치백과 결합된 듀얼 다마신 리세스 구조의 형성은 제2 도전성 물질막의 형성 전에 플러그(50) 및 ILD막(43)을 평탄화하는 CMP 공정에 대한 필요성을 제거한다. 이것은 도 1을 참조하여 상술한 바와 같이 이종금속 배선을 형성하는 종래의 방법과는 대조되는데, 여기서 콘택 플러그 및 ILD막의 CMP는 디슁(dishing) 또는 부식(erosion)을 유발할 수 있어 배선 결함(interconnect defect)을 초래하고 수율을 감소시킬 수 있다.
또한, 구리를 이용하여 비아홀 및 트렌치를 채워 구리 플러그 및 금속 배선을 형성하는 종래의 듀얼 다마신 방법과 비교하여, 우수한 스텝 커버리지를 제공하고 종래의 건식/습식 식각 공정으로 쉽게 식각될 수 있는 텅스텐과 같은 물질의 사 용은 듀얼 다마신 리세스 구조의 비아홀이 쉽게 (보이드가 최소화되거나 없게) 채워지고, 트렌치 영역 및 비아홀의 상부 영역으로부터 쉽게 제거되어지게 한다. 비아홀의 하부에 콘택 플러그를 형성하는데 텅스텐 물질을 사용하는 것은 듀얼 다마신 리세스 구조의 종횡비를 감소시키면서 금속 라인의 구리와 활성 실리콘 영역 사이에 확산 베리어를 제공하여, 이에 의해 종래의 방법으로 트렌치가 구리로 충분하게(예를 들면 보이드 없이) 채워질 수 있다.
비록 본 명세서에서는 첨부된 도면을 참조하여 몇몇 예시적인 실시예들을 기술하였지만, 본 발명이 본 명세서에 기술된 실시예들에 제한되는 것은 아니며, 본 기술분야의 당업자는 본 발명의 범위이나 사상으로부터 벗어나지 않고 다양한 변경이나 변형이 쉽게 예측할 수 있다는 것을 알 수 있다. 또한, 그러한 변경이나 변형들 모두는 본 발명의 특허청구범위에서 정의한 본 발명의 권리 범위 내에 포함되도록 의도된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 배선 형성 방법에 의하면, 비아홀과 트렌치를 서로 다른 도전성 물질로 채워 듀얼 다마신 배선을 형성한다. 이로써, 다마신 리세스 구조를 보이드없이 충분히 채울 수 있다. 또한 구리 배선을 형성하는 경우 구리 성분의 확산을 억제할 수 있다. 또한, 비아홀 내의 플러그 형성시 CMP 공정을 생략할 수 있으므로 CMP에 따른 부식이나 디슁 현상을 억제할 수 있다. 따라서, 본 발명에 따르면 배선 결함이 감소되고 성능이 향상된 반도체 소자를 제조할 수 있다.

Claims (21)

  1. 반도체 기판 상에 유전막을 형성하고;
    상기 유전막을 식각하여 비아홀 및 트렌치를 포함하는 듀얼 다마신 리세스 구조를 형성하고,
    제1 도전성 물질막을 컨포멀하게 형성하여 상기 비아홀을 제1 도전성 물질로 채우고,
    상기 제1 도전성 물질막을 식각하여 상기 트렌치 및 상기 트렌치 하부의 상기 비아홀의 상부 영역으로부터 상기 제1 도전성 물질을 제거하고,
    제2 도전성 물질막을 형성하여 상기 트렌치 및 상기 비아홀의 상부 영역을 제2 도전성 물질로 채우는 것을 포함하는 배선 구조의 형성 방법.
  2. 제1항에 있어서,
    CMP(화학적 기계적 폴리싱) 공정에 의해 상기 제2 도전성 물질의 여분을 제거하는 것을 더 포함하는 배선 구조의 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 기판 상에 유전막을 형성하는 것은 다수의 ILD막(층간 유전막)을 형성하는 것을 포함하는 배선 구조의 형성 방법.
  4. 제1항에 있어서,
    상기 제1 도전성 물질은 텅스텐을 포함하는 배선 구조의 형성 방법.
  5. 제1항에 있어서,
    상기 제2 도전성 물질은 구리를 포함하는 배선 구조의 형성 방법.
  6. 제1항에 있어서,
    상기 제2 도전성 물질막을 형성하는 것은 전기 도금에 의해 수행되는 배선 구조의 형성 방법.
  7. 제1항에 있어서,
    상기 제1 도전성 물질막을 형성하기 전에 상기 트렌치 및 비아홀의 내면 상에 제1 라이너막을 형성하는 것을 더 포함하는 배선 구조의 형성 방법.
  8. 제7항에 있어서,
    상기 제2 도전성 물질막을 형성하기 전에, 상기 제1 라이너막을 식각하여 상기 트렌치 및 상기 트렌치 하부의 상기 비아홀의 상부 영역의 내면 영역으로부터 상기 제1 라이너막의 일부를 제거하는 것을 더 포함하는 배선 구조의 형성 방법.
  9. 제8항에 있어서,
    상기 제2 도전성 물질막을 형성하기 전에 상기 트렌치 및 상기 비아의 상부 영역의 내면 상에 제2 라이너막을 형성하는 것을 더 포함하는 배선 구조의 형성 방법.
  10. 제1항에 있어서,
    상기 유전막은 저유전물질(low-k dielectric material)을 포함하는 배선 구조의 형성 방법.
  11. 반도체 기판 상에 유전막을 형성하고,
    상기 유전막을 식각하여 비아홀 및 트렌치를 포함하는 듀얼 다마신 리세스 구조를 형성하고,
    텅스텐막을 컨포멀하게 형성하여 상기 비아홀을 텅스텐으로 채우고,
    상기 텅스텐막을 등방적으로 식각하여 상기 트렌치 및 상기 트렌치 하부의 상기 비아홀의 상부 영역으로부터 텅스텐을 제거하고,
    상기 트렌치 및 상기 비아홀의 상부 영역을 구리로 채우는 것을 포함하는 이종금속(bi-metal) 배선 구조의 형성 방법.
  12. 제11항에 있어서,
    구리 전기 도금 공정을 수행하여 상기 트렌치 및 상기 비아홀의 상부 영역을 구리로 채우는 것을 포함하는 이종금속 배선 구조의 형성 방법.
  13. 제11항에 있어서,
    CMP를 수행하여 여분의 구리를 제거하는 것을 포함하는 이종금속 배선 구조의 형성 방법.
  14. 제11항에 있어서,
    상기 반도체 기판 상에 유전막을 형성하는 것은 제1 및 제2 ILD막을 형성하는 것을 포함하는 이종금속 배선 구조의 형성 방법.
  15. 제14항에 있어서,
    상기 제1 ILD막 내에 상기 비아홀을 형성하고, 상기 제2 ILD막 내에 상기 트렌치를 형성하는 것을 포함하는 이종금속 배선 구조의 형성 방법.
  16. 제15항에 있어서,
    상기 제1 ILD막은 산화물질이고, 상기 제2 ILD막은 저유전물질인 이종금속 배선 구조의 형성 방법.
  17. 제11항에 있어서,
    상기 텅스텐을 형성하기 전에 상기 트렌치 및 비아홀의 내면 상에 제1 라이너막을 형성하는 것을 더 포함하는 이종금속 배선 구조의 형성 방법.
  18. 제17항에 있어서,
    상기 제1 라이너막은 Ti, TiN 또는 Ti/TiN을 포함하는 이종금속 배선 구조의 형성 방법.
  19. 제17항에 있어서,
    구리를 형성하여 상기 트렌치를 채우기 전에, 상기 제1 라이너막을 식각하여 상기 트렌치 및 상기 트렌치 하부의 상기 비아홀의 상부 영역의 내면 영역으로부터 상기 제1 라이너막의 일부를 제거하는 것을 더 포함하는 이종금속 배선 구조의 형성 방법.
  20. 제19항에 있어서,
    상기 구리를 형성하기 전에 상기 트렌치 및 상기 비아의 상기 상부 영역의 내면 상에 제2 라이너막을 형성하는 것을 더 포함하는 이종금속 배선 구조의 형성 방법.
  21. 제20항에 있어서,
    상기 제2 라이너막은 Ta, TaN 또는 Ta/TaN을 포함하는 이종금속 배선 구조의 형성 방법.
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