JP2010519723A - エレクトロマイグレーションに対する向上した信頼度を有する相互接続構造体及びその製造方法 - Google Patents

エレクトロマイグレーションに対する向上した信頼度を有する相互接続構造体及びその製造方法 Download PDF

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Abstract

【課題】
エレクトロマイグレーション（ＥＭ）に対する向上した信頼度を有する相互接続構造体を提供すること。
【解決手段】
本発明の相互接続構造体は、ＥＭ防止ライナ（６６）を金属相互接続部内に少なくとも部分的に組み込むことによって、ＥＭ故障により引き起こされる回路不良開口を回避する。１つの実施形態において、導電性材料（６４、６８）を誘電体材料（５４Ｂ）から分離する拡散障壁に当接する「Ｕ字形」のＥＭ防止ライナ（６６）が設けられる。別の実施形態においては、「Ｕ字形」ＥＭ防止ライナと拡散障壁との間には空間が配置される。さらに別の実施形態において、拡散障壁に当接する水平ＥＭライナが設けられる。さらに別の実施形態において、水平ＥＭライナと拡散障壁との間には空間が存在する。
【選択図】 図３

Description

本発明は、半導体相互接続構造体及びその製造方法に関する。より具体的には、本発明は、エレクトロマイグレーション（ＥＭ）防止ライナが誘電体材料の導電性構造部内に存在する、エレクトロマイグレーション（ＥＭ）に対する向上した信頼度を有する半導体相互接続構造体に関する。
一般に、半導体デバイスは、半導体基板上に形成された、集積回路（ＩＣ）を形成する複数の回路を含む。基板の表面上に分布する回路素子を接続するために、信号経路の複雑なネットワークが通常、経路設定される。デバイス全体にわたるこれらの信号の効率的な経路設定は、例えば、シングル又はデュアル・ダマシン配線構造のようなマルチレベル又は多層方式の構成を必要とする。Ｃｕベースの相互接続部の方が、アルミニウム、すなわちＡｌベースの相互接続部と比べて、複雑な半導体チップ上の多数のトランジスタ間により高速の信号伝送をもたらすので、配線構造体は、典型的には銅、すなわちＣｕを含む。
典型的な相互接続構造体内において、金属ビアは、半導体基板に対して垂直に延び、金属ラインは、半導体基板に対して平行に延びる。現在のＩＣ製品のチップにおいては、誘電率が４．０より低い誘電体材料内に金属ライン及び金属ビア（例えば、導電性構造体）を埋め込むことによって、さらなる信号速度の向上及び隣接した金属ラインおける（「クロストーク」として知られる）信号の低減が達成されている。
半導体相互接続構造体において、エレクトロマイグレーション（ＥＭ）が、１つの金属故障（metalfailure）の機構として特定されている。ＥＭは、超大規模集積（ＶＬＳＩ）回路についての信頼度に関する最も大きな懸念のうちの１つである。この問題は、プロセスを適格なものとするためにプロセス開発期間中に克服される必要があるのみならず、チップの寿命を通して、持続する。高い電流密度によって生じる金属イオンの移動が原因で、相互接続構造体の金属導体内部にボイドが生成される。
金属相互接続部内の高速拡散経路は、チップ形成のために用いられる全体的な組み込み方式及び材料に応じて変化するが、金属／平坦化後の誘電体キャップの界面に沿って移動するＣｕ原子のような金属原子がＥＭ寿命予測において重要な役割を果たすことが観察された。ＥＭの初期ボイドは、最初に金属／誘電体キャップの界面において核形成され、その後、相互接続部の底部方向に成長し、これが、最終的には回路不良（circuit dead）開口（opening）をもたらす。
図１（Ａ）乃至図１（Ｄ）は、ＥＭ故障の種々の段階における従来技術の相互接続構造体を表す図である。これらの図面において、参照符号１２は誘電体キャップを示し、参照符号１０は金属相互接続構造部を示しおり、ＥＭの問題を不明瞭にするのを避けるために、従来技術の相互接続構造体のその他の全ての構成要素は符号を付けていない。図１（Ａ）は、初期応力段階である。図１（Ｂ）は、ボイド１４の核形成が金属相互接続構造部１０／誘電体キャップ１２の界面において開始する時点のものである。図１（Ｃ）は、ボイド１４が導電性構造部１０の底部方向に成長している時点のものであり、図１（Ｄ）は、ボイド１４の成長が金属相互接続構造部１０を横断し、回路不良開口をもたらす時点のものである。
図２（Ａ）乃至図２（Ｂ）は、応力がかかった相互接続構造体のＳＥＭ画像であり、金属ライン（Ｍ２）内で発生するボイドを示しており、これは、金属ライン内における物質移動が金属ラインとその上を覆う誘電体キャップとの界面に沿って生じることを暗示している。
以上のことを鑑みて、ＥＭ故障によって引き起こされる回路不良開口（オープン）を回避する相互接続構造体を提供することが必要とされる。
１つの態様において、本発明は、向上したＥＭ信頼度を有する相互接続構造体に関する。本発明の相互接続構造体は、ＥＭ防止ライナを金属相互接続部内に組み込むことによって、ＥＭ故障により引き起こされる回路不良開口を回避する。本発明の構造体の他の利点には、突発的なデータ損失の防止及び半導体装置の寿命の向上が含まれる。
総括的に言えば、本発明の半導体相互接続構造体は、内部に配置された少なくとも１つの導電性充填構造部（conductively filled feature）を有する誘電体材料を含み、少なくとも１つの導電性充填構造部は、少なくとも１つの導電性充填構造部の第１の導電性領域を少なくとも１つの導電性充填構造部の第２の導電性領域から少なくとも部分的に分離するエレクトロマイグレーション（ＥＭ）防止ライナを含む。
１つの実施形態において、少なくとも１つの導電性充填構造部を誘電体材料から分離する拡散障壁に当接する「Ｕ字形」のＥＭ防止ライナが設けられる。別の実施形態において、「Ｕ字形」ＥＭ防止ライナと拡散障壁との間には空間（スペース）が配置される。さらに別の実施形態においては、拡散障壁に当接する水平のＥＭライナが設けられる。さらに別の実施形態において、水平ＥＭライナと拡散障壁との間に空間が存在する。
本発明の別の態様は、本発明の相互接続構造体を製造する方法に関する。本発明の方法は、少なくとも１つの開口部を誘電体材料内に設けるステップであって、この少なくとも１つの開口部が拡散障壁で内部を覆われる（ライニングされる)ステップと、少なくとも１つの開口部内に第１の導電性領域を形成するステップと、少なくとも第１の導電性領域の表面上にエレクトロマイグレーション（ＥＭ）防止ライナを形成するステップと、ＥＭ防止ライナ上に第２の導電性領域を形成するステップであって、第１及び第２の導電性領域が、誘電体材料内に導電性構造部を形成するステップと、を含む。
１つの実施形態において、導電性構造部を誘電体材料から分離する拡散障壁に当接する「Ｕ字形」ＥＭ防止ライナが設けられる。別の実施形態において、「Ｕ字形」ＥＭ防止ライナと拡散障壁との間に空間が配置される。さらに別の実施形態において、拡散障壁に当接する水平のＥＭライナが設けられる。さらに別の実施形態において、水平ＥＭライナと拡散障壁との間に空間が存在する。
ＥＭ故障によって引き起こされる、従来技術の相互接続構造体における回路不良開口の形成を示す（断面）図である。 ＥＭ故障によって引き起こされる、従来技術の相互接続構造体における回路不良開口の形成を示すＳＥＭ画像である。 ＥＭ防止ライナを金属構造部内に形成することによって、回路不良開口が回避される本発明の種々の相互接続構造体の（断面）図である。 ＥＭ防止ライナを金属構造部内に形成することによって、回路不良開口が回避される本発明の種々の相互接続構造体の（断面）図である。 ＥＭ防止ライナを金属構造部内に形成することによって、回路不良開口が回避される本発明の種々の相互接続構造体の（断面）図である。 ＥＭ防止ライナを金属構造部内に形成することによって、回路不良開口が回避される本発明の種々の相互接続構造体の（断面）図である。 図３に示される構造体を形成するのに用いられる基本的な処理ステップを示す（断面）図である。 図３に示される構造体を形成するのに用いられる基本的な処理ステップを示す（断面）図である。 図３に示される構造体を形成するのに用いられる基本的な処理ステップを示す（断面）図である。 図３に示される構造体を形成するのに用いられる基本的な処理ステップを示す（断面）図である。 図３に示される構造体を形成するのに用いられる基本的な処理ステップを示す（断面）図である。 図５に示される構造体を形成するのに用いられる中間構造体の（断面）図である。 誘電体材料の少なくとも１つの開口部を部分的に充填するのに用いられる非理想的なボトムアップ堆積プロセスを示す（断面）図である。
本発明は、向上したエレクトロマイグレーション（ＥＭ）に対する向上した信頼度を有する相互接続構造体及びその形成方法を提供するものであり、これを、以下の考察及び本出願に添付される図面を参照してより詳細に説明する。本出願の図面は例示の目的のみで提供されるものであり、従って、これらの図面は一定の縮尺で描かれているものではないことに留意されたい。
以下の説明において、本発明を完全に理解できるようにするために、詳細な構造、構成要素、材料、寸法、処理ステップ及び技術といった、多数の具体的な詳細が示されている。しかしながら、これらの具体的な詳細なしに本発明を実施することができることが当業者には認識されるであろう。他の例では、本発明を不明瞭にすることを避けるために、周知の構造又は処理ステップは、詳細には記載されていない。
層、領域又は基板としての要素が別の要素「の上に(on)」又は「を覆って（over）」あると言われる場合には、それは他の要素の上に直接あるものとすることもできるし、或いは介在要素が存在してもよいことが理解される。それとは対照的に、要素が別の要素「の上に直接」又は「直接覆って」あると言われる場合には、介在要素は存在しない。要素が別の要素に「接続する」又は「結合する」と言われる場合には、それは他の要素に直接接続され又は結合されてもよく、或いは介在要素が存在してもよいことも理解される。それとは対照的に、要素が別の要素に「直接接続する」又は「直接結合する」と言われる場合には、介在要素は存在しない。
上述のように、本発明は、向上したＥＭ信頼度を有する相互接続構造体を提供する。本発明の相互接続構造体は、ＥＭ防止ライナを金属相互接続部に組み込むことによって、ＥＭ故障により引き起こされる回路不良開口を回避する。
図３乃至図６は、本発明の種々の実施形態を示す。具体的には、図３乃至図６は、導電性材料６４及び６８で充填された誘電体材料５４Ｂの開口部内にＥＭ防止ライナ６６が配置された、本発明の相互接続構造体を示す。本発明によれば、第２の誘電体材料５４Ｂ内に、導電性材料６４が第１の導電性領域を形成し、一方、導電性材料６８が第２の導電性領域を形成する。この第１及び第２の導電性領域が、第２の誘電体材料５４Ｂ内に導電性構造部を形成する。
図３は、導電性材料６４及び６８を誘電体材料５４Ｂから分離する拡散障壁５８’に「Ｕ字形」のＥＭ防止ライナ６６が当接する、本発明の第１の実施形態を示す。図４は、「Ｕ字形」ＥＭ防止ライナ６６と拡散障壁５８’との間に空間が配置される、第２の実施形態を示す。図５は、水平のＥＭライナ６６が拡散障壁に当接する第３の実施形態を示し、一方、図６は、水平ＥＭライナ６６と拡散障壁５８’との間に空間が存在する、本発明の第４の実施形態を示す。
ここで、図３に示される半導体相互接続構造体を形成するのに用いられる基本的な処理ステップを示す、図７乃至図１１を参照する。この実施形態において、「Ｕ字形」のＥＭ防止ライナ６６は、第２の誘電体材料５４Ｂの少なくとも１つの開口部をライニングする（内部を覆う）拡散障壁５８’に当接する。具体的には、本発明の方法は、図７に示されるパターン形成された相互接続構造体５０を準備することから開始する。図７に示されるパターン形成された相互接続構造体５０は、誘電体キャップ層６０によって部分的に分離された、第１の相互接続レベル５２Ａと第２の相互接続レベル５２Ｂとを含む。
第１の相互接続レベル５２Ａは、１つ又は複数の半導体デバイスを含む半導体基板の上方に位置することができ、第１の誘電体材料５４Ａを含む。この第１の誘電体材料５４Ａは拡散障壁５８によって第１の誘電体材料５４Ａから分離される少なくとも１つの導電性構造部５６を有する。第２の相互接続レベル５２Ｂは、内部に位置する少なくとも１つの開口部を有する第２の誘電体材料５４Ｂを含む。
図７において、シングル・ダマシン構造のためのライン開口部６２Ａと、デュアル・ダマシン構造のためのビア開口部６３Ａ及びライン開口部６３Ｂが第２の誘電体材料５４Ｂ内に示されている。これらの種々の開口部が示されてはいるが、本発明は、シングル・ダマシンのライン開口部のみが形成される場合にも、又はダマシンのライン及びビア開口部が形成される場合にも機能する。デュアル・ダマシンのライン及びビア開口部が形成される場合には、少なくとも１つの導電性構造部５６の上方に位置する誘電体キャップ層６０の一部が除去される。
パターン形成された相互接続構造体５０は、第２の誘電体材料５４Ｂ内に形成された少なくとも１つの開口部内にも拡散障壁５８’を含む。
図７に示されるパターン形成された相互接続構造体５０は、シングル・ダマシン又はデュアル・ダマシン・プロセスを含む、当該技術分野において周知の標準的な後工程（ＢＥＯＬ）プロセスを用いて形成される。先にビア開口部を作り、次いでライン開口部を作るプロセスを用いることもできるし、又は先にライン開口部を作り、次いでビア開口部を作るプロセスを用いることもできる。
プロセスは、典型的には、堆積、リソグラフィ、開口部のエッチングと拡散障壁及びその後の導電性材料の充填、及びその後の平坦化を含む。このような相互接続構造体を形成するための処理の詳細は当業者には周知であるので、本発明を不明瞭にすることを避けるために、本明細書において詳細は省略されている。
パターン形成された相互接続構造体５０の第１の相互接続レベル５２Ａは、基板（本出願の図面には示されていない）の上に形成することができることに留意されたい。基板は、図示されていないが、半導体材料、絶縁材料、導電性材料又はこれらのいずれかの組み合わせを含むことができる。基板が半導体材料からなる場合には、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体のような、いずれの半導体を用いることもできる。列挙されたこれらのタイプの半導体材料に加えて、本発明は、半導体基板が、例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体である場合も意図している。
基板が絶縁材料である場合、絶縁材料は、有機絶縁体、無機絶縁体又は多層を含むそれらの組み合わせとすることができる。基板が導電性材料である場合、基板は、例えば、ポリＳｉ、元素金属、元素金属の合金、金属シリサイド、金属窒化物又は多層を含むそれらの組み合わせを含むことができる。基板が半導体材料を含む場合には、例えば相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのような１つ又は複数の半導体デバイスをその上に形成することができる。基板が絶縁材料と導電性材料との組み合わせを含む場合には、基板は、多層相互接続構造体の第１の相互接続レベルを表すことができる。
第１の誘電体材料５４Ａ及び第２の誘電体材料５４Ｂは、同じ又は異なる材料とすることができ、無機誘電体又は有機誘電体を含むいかなる層間（interlevel）又は層内（intralevel）誘電体も含む。第１及び第２の誘電体材料５４Ａ及び５４Ｂはそれぞれ、多孔質又は非多孔質とすることができる。第１及び第２の誘電体材料５４Ａ及び５４Ｂとして用いることができる適切な誘電体の幾つかの例には、これらに限定されるものではないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＣドープ酸化物（すなわち、オルガノシリケート）、熱硬化性ポリアリーレンエーテル、又はそれらの多層が含まれる。「ポリアリーレン」という用語は、本出願においては、結合、縮合環、又は、例えば、酸素、硫黄、スルホン、スルホキシド、カルボニル等のような不活性結合基によって互いに結合された、アリール部分又は不活性に置換されたアリール部分を表すために用いられる。
第１及び第２の誘電体材料５４Ａ及び５４Ｂは、それぞれ典型的には約４．０又はそれ以下の誘電率を有し、約２．８又はそれ以下の誘電率がさらに典型的である。本明細書において言及される全ての誘電率は、特に断りのない限り、真空に対しての誘電率である。これらの誘電体は、一般に、４．０より高い誘電率を有する誘電体材料と比較して、寄生クロストークがより低い。誘電体材料の厚さは、用いられる誘電体材料、並びに第１及び第２の誘電体材料内の誘電体層の正確な数に応じて異なり得る。典型的には、通常の相互接続構造体については、第１の誘電体材料５４Ａ及び第２の誘電体材料５４Ｂは、各々が約５０ｎｍから約１０００ｎｍまでの厚さを有する。
拡散障壁５８及び５８’は、同じ又は異なる材料とすることができ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は任意の他の材料を含み、これらの材料は、導電性材料がそれを通って拡散することを防止する障壁として機能することができる。拡散障壁５８及び５８’の厚さは、用いられる堆積プロセス、並びに用いられる材料に応じて異なり得る。典型的には、拡散障壁５８及び５８’は、各々が約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがより典型的である。
導電性構造部５６を形成するのに用いられる導電性材料には、例えば、ポリＳｉ、導電性金属、少なくとも１つの導電性金属を含む合金、導電性金属シリサイド又はそれらの組み合わせが含まれる。好ましくは、少なくとも１つの導電性構造部５６を形成するために用いられる導電性材料は、Ｃｕ、Ｗ又はＡｌのような導電性金属であり、Ｃｕ又はＣｕ合金（ＡｌＣｕ等）が、本発明においては極めて好ましい。
第２の相互接続レベル５２Ｂを第１の相互接続レベル５２Ａから少なくとも部分的に分離する誘電体キャップ層６０は、例えば、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素ドープ酸化物、窒素及び水素ドープ炭化ケイ素ＳｉＣ（Ｎ，Ｈ）又はこれらの多層のような、いずれかの適切な誘電体キャップ材料を含む。誘電体キャップ層６０の厚さは、それを形成するのに用いられる技術、並びに層の材料組成に応じて異なり得る。典型的には、誘電体キャップ層６０は約１５ｎｍから約１００ｎｍまでの厚さを有し、約２５ｎｍから約４５ｎｍまでの厚さがより典型的である。
図７に示されるパターン形成された相互接続構造体５０を準備した後に、導電性材料６４（上部相互接続レベル５２Ｂの第１の導電性領域を形成する）が、第２の誘電体材料５４Ｂ内の少なくとも１つの開口部（ビア及び／又はライン開口部）内に部分的に形成される。導電性材料６４は、少なくとも１つの導電性構造部５６について上記で定義した材料と同じ又は異なる導電性材料を含むことができる。好ましくは、導電性材料６４は、Ｃｕ、Ｗ又はＡｌであり、Ｃｕ又はＣｕ合金（ＡｌＣｕ等）が、本発明においてはより好ましい。導電性材料６４は、第２の誘電体材料５４Ｂ内の少なくとも１つの開口部を部分的に充填することによって、或いは少なくとも１つの開口部を完全に充填し、次いで第２の誘電体材料５４Ｂの上面より下のレベルまで導電性材料を凹ませることによって形成することができる。化学気相成長法（ＣＶＤ）、プラズマ増強化学気相成長法（ＰＥＣＶＤ）、スパッタリング、化学溶液堆積法、又は少なくとも１つの開口部を底部（ボトム）から上方向に向かって充填するめっき法を含む、いずれかの従来の堆積プロセスを用いることができる。ボトムアップめっきプロセスを用いることが好ましい。
陥凹ステップが用いられる場合には、導電性材料６４の一部を選択的に除去するエッチング・プロセスを用いて、第２の誘電体材料５４Ｂ内の少なくとも１つの開口部の部分的な充填が提供される。図８においては、理想的なボトムアップ充填が示されていることに留意されたい。「理想的な」とは、充填が主として開口部の下部から上方向に向かって生じることを意味している。
ここで、図８に示される構造体の全ての露出面（水平及び垂直を含む）上にＥＭ防止ライナ６６が形成された後の構造体を示す図９を参照する。ＥＭ防止ライナ６６は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｉｒ、ＩｒＣｕ、Ｃｏ（Ｗ，Ｂ，Ｐ，Ｍｏ，Ｒｅ）、又はＥＭ故障を防止することができる任意の同様の材料を含む。図９に示される実施形態において、ＥＭ防止ライナ６６は、例えばＣＶＤ及びスパッタリングのような、無指向性堆積プロセスを用いて形成される。ＥＭ防止ライナ６６は、典型的には約１ｎｍから約２０ｎｍまでの厚さを有し、約２ｎｍから約８ｎｍまでの厚さがより典型的である。
本発明の別の実施形態において、ＥＭ防止ライナ６６は、ＥＭ防止ライナを構造体の１つの水平面上のみに選択的に堆積させる指向性堆積プロセスを用いて形成することができる。本発明のこの実施形態は、例えば、図１２に示される。本発明のこの実施形態は、触媒めっきプロセスも含むことに留意されたい。このプロセスにおいて、ＥＭ防止ライナ６６が導電性材料６４の露出された水平面上のみに形成される。そのような実施形態（図示せず）においては、ＥＭ防止ライナは、第２の誘電体材料５４Ｂ上には形成されない。ＥＭ防止ライナ６６の指向性堆積は、例えば図５及び図６に示される相互接続構造体、すなわち第２の誘電体材料５４Ｂの導電性充填された開口部内に水平ＥＭ防止ライナを形成するのに用いられる。
理解しやすいように、残りの処理ステップは、図９に示される構造体を用いる。このような例示が提供されているが、以下の処理ステップは、本発明のその他の実施形態にも適用される。
次に、図１０に示されるように、導電性材料６４と同じ又は異なる、好ましくは同じ導体を含むことができる付加的な導電性材料６８が形成される。図１０に示される構造体を形成するために、いずれかの従来の堆積プロセスを用いることができる。導電性材料６８は、上部相互接続レベル５２Ｂの第２の導電性領域を形成することに留意されたい。
図１１は、付加的な導電性材料６８をその上面が第２の誘電体材料５４Ｂの上面と実質的に同一平面となるように平坦化した後の構造体を示す。この平坦化ステップの間に第２の誘電体材料５４Ｂの上に位置するＥＭ防止ライナはいずれも除去されることに留意されたい。平坦化は、化学的機械的研磨及び／又は研削によって達成することができる。
平坦化後に、第２の誘電体キャップ層６０’が、図３に示される構造体を提供するように図１１に示される構造体上に形成される。第２の誘電体キャップ層６０’は、第１の誘電体キャップ層６０と同じ又は異なる材料から構成されるものとすることができる。
本発明の別の実施形態において、第２の誘電体材料５４Ｂ内の少なくとも１つの開口部を部分的に充填するときに、導電性材料６４の非理想的な堆積が生じる。この実施形態は、まず、図７に示されるパターン形成された相互接続構造体５０を準備することから開始する。次に、導電性材料６４の非理想的な堆積が生じて、例えば、図１３に示される構造体を提供する。非理想的な堆積が生じる場合には、第２の誘電体材料５４Ｂの少なくとも１つの開口部のパターン形成された垂直壁に近接する部分もまた、導電性材料６４を含む。従って、この実施形態は理想的なボトムアップ堆積ではない。この非理想的な堆積は、多くの場合に生じる。
図１３に示される構造体の形成に続いて、図５及び図６に示される構造体を形成するために上述の処理ステップを用いることができる。
上述のように、本発明は、ＥＭ防止ライナを金属相互接続部に組み込むことによって、向上したＥＭ信頼度を有する相互接続構造体を提供する。本発明の他の利点には、突発的なデータ損失の防止及び半導体装置の寿命の向上が含まれる。
上記のことに加えて、本発明の相互接続構造体の別の利点は、第２の誘電体材料５４Ｂ内の導電性構造部とその上を覆う誘電体キャップ層６０’との間の脆弱な界面が回避されることである。また、本発明の構造体は、従来技術の相互接続構造体よりも上手く応力を調節することができる。
本発明を、その好ましい実施形態に関して具体的に示し、説明してきたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び詳細において上記の及び他の変更を行うことができることを理解するであろう。従って、本発明は、説明され、図示されたそのままの形態及び詳細に限定されるものではなく、添付の特許請求の範囲内に含まれることが意図される。
本発明は、半導体構造体の製造において、より具体的には、ＶＬＳＩチップに必須のデバイス及び回路の設計及び製造の分野において、産業上の利用可能性を見出すものである。
５０：相互接続構造体
５２Ａ：第１の接続レベル
５２Ｂ：第２の接続レベル
５４Ａ：第１の誘電体材料
５４Ｂ：第２の誘電体材料
５６：導電体構造部
５８、５８’：拡散障壁
６０、６０’：誘電体キャップ層
６４、６８：導電性材料
６６：ＥＭ防止ライナ

Claims (30)

  1. 内部に配置された少なくとも１つの導電性充填構造部（６４）を有する誘電体材料（５４Ｂ）を含む相互接続構造体であって、前記少なくとも１つの導電性充填構造部は、前記少なくとも１つの導電性充填構造部の第１の導電性領域（６４）を前記少なくとも１つの導電性充填構造部の第２の導電性領域（６８）から少なくとも部分的に分離するエレクトロマイグレーション（ＥＭ）防止ライナ（６６）を含む、相互接続構造体。
  2. 前記少なくとも１つの導電性充填構造部を前記誘電体材料から分離する拡散障壁をさらに含む、請求項１に記載の相互接続構造体。
  3. 前記ＥＭ防止ライナは、Ｕ字形であり、前記ＥＭ防止ライナは、前記拡散障壁に当接する、請求項２に記載の相互接続構造体。
  4. 前記ＥＭ防止ライナは、Ｕ字形であり、前記ＥＭ防止ライナと前記拡散障壁との間に空間が存在する、請求項２に記載の相互接続構造体。
  5. 前記ＥＭ防止ライナは、前記拡散障壁に当接する水平ＥＭライナである、請求項２に記載の相互接続構造体。
  6. 前記ＥＭ防止ライナは、水平ＥＭライナであり、前記水平ＥＭライナと前記拡散障壁との間に空間が存在する、請求項２に記載の相互接続構造体。
  7. 前記誘電体材料は、４．０又はそれ以下の誘電率を有する、請求項１に記載の相互接続構造体。
  8. 前記誘電体材料は、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＣドープ酸化物、熱硬化性ポリアリーレンエーテル、又はこれらの多層から構成される、請求項７に記載の相互接続構造体。
  9. 前記ＥＭ防止ライナは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｉｒ、ＩｒＣｕ、又はＣｏ（Ｗ，Ｂ，Ｐ，Ｍｏ，Ｒｅ）から構成される、請求項１に記載の相互接続構造体。
  10. 前記少なくとも１つの開口部は、ライン開口部である、請求項１に記載の相互接続構造体。
  11. 前記少なくとも１つの開口部は、組み合わされたライン開口部及びビア開口部である、請求項１に記載の相互接続構造体。
  12. 前記誘電体材料は、下部相互接続レベルの上に位置する上部相互接続レベルであり、前記下部相互接続レベルは、内部に埋め込まれた別の導電性構造部を有する別の誘電体材料を含む、請求項１に記載の相互接続構造体。
  13. 前記上部相互接続レベル及び前記下部相互接続レベルは、誘電体キャップ層によって部分的に分離される、請求項１２に記載の相互接続構造体。
  14. 内部に配置された少なくとも１つの導電性充填構造部を有する誘電体材料を含む相互接続構造体であって、前記少なくとも１つの導電性充填構造部は、拡散障壁によって前記誘電体材料から分離され、前記少なくとも１つの導電性充填構造部は、下部導電性材料を上部導電性材料から分離し、かつ前記拡散障壁に当接する水平エレクトロマイグレーション（ＥＭ）防止ライナを含む、相互接続構造体。
  15. 前記誘電体材料は、４．０又はそれ以下の誘電率を有する、請求項１４に記載の相互接続構造体。
  16. 前記誘電体材料は、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＣドープ酸化物、熱硬化性ポリアリーレンエーテル、又はこれらの多層から構成される、請求項１５に記載の相互接続構造体。
  17. 前記水平ＥＭ防止ライナは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｉｒ、ＩｒＣｕ、又はＣｏ（Ｗ，Ｂ，Ｐ，Ｍｏ，Ｒｅ）から構成される、請求項１４に記載の相互接続構造体。
  18. 前記少なくとも１つの開口部は、ライン開口部である、請求項１４に記載の相互接続構造体。
  19. 前記少なくとも１つの開口部は、組み合わされたライン開口部及びビア開口部である、請求項１４に記載の相互接続構造体。
  20. 前記誘電体材料は、下部相互接続レベルの上に位置する上部相互接続レベルであり、前記下部相互接続レベルは、内部に埋め込まれた別の導電性構造部を有する別の誘電体材料を含む、請求項１４に記載の相互接続構造体。
  21. 前記上部相互接続レベル及び前記下部相互接続レベルは、誘電体キャップ層によって部分的に分離される、請求項２０に記載の相互接続構造体。
  22. 相互接続構造体を製造する方法であって、
    誘電体材料内に少なくとも１つの開口部を設けるステップであって、前記少なくとも１つの開口部が拡散障壁で内部を覆われる、ステップと、
    前記少なくとも１つの開口部内に第１の導電性領域を形成するステップと、
    少なくとも前記第１の導電性領域の表面上にエレクトロマイグレーション（ＥＭ）防止ライナを形成するステップと、
    前記ＥＭ防止ライナ上に第２の導電性領域を形成するステップであって、前記第１及び第２の導電性領域が、前記誘電体材料内に導電性構造部を形成する、ステップと、
    を含む方法。
  23. 前記ＥＭ防止ライナは、Ｕ字形であり、前記ＥＭ防止ライナは、前記拡散障壁に当接する、請求項２２に記載の方法。
  24. 前記ＥＭ防止ライナは、Ｕ字形であり、前記ＥＭ防止ライナと前記拡散障壁との間に空間が存在する、請求項２２に記載の方法。
  25. 前記ＥＭ防止ライナは、前記拡散障壁に当接する水平ＥＭライナである、請求項２２に記載の方法。
  26. 前記ＥＭ防止ライナは、水平ＥＭライナであり、前記水平ＥＭライナと前記拡散障壁との間に空間が存在する、請求項２２に記載の方法。
  27. 前記第１の導電性領域を形成する前記ステップは、ボトムアップ堆積充填プロセスを含む、請求項２２に記載の方法。
  28. 前記ＥＭ防止ライナを形成する前記ステップは、非選択的堆積プロセスを含む、請求項２２に記載の方法。
  29. 前記ＥＭ防止ライナを形成する前記ステップは、指向性又は選択的堆積プロセスを含む、請求項２２に記載の方法。
  30. 前記誘電体材料上に誘電体キャップ層を形成するステップをさらに含む、請求項２２に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018163020A1 (ja) * 2017-03-10 2018-09-13 株式会社半導体エネルギー研究所 導電体、導電体の作製方法、半導体装置、および半導体装置の作製方法
JP7471305B2 (ja) 2019-04-12 2024-04-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 積層された導体ライン及び空隙を有する半導体チップ

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200991A1 (en) * 2007-03-15 2010-08-12 Rohan Akolkar Dopant Enhanced Interconnect
US7777344B2 (en) 2007-04-11 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transitional interface between metal and dielectric in interconnect structures
US7956466B2 (en) * 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US9024431B2 (en) * 2009-10-29 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die contact structure and method
US8487447B2 (en) 2011-05-19 2013-07-16 International Business Machines Corporation Semiconductor structure having offset passivation to reduce electromigration
US9029260B2 (en) * 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
FR2979751A1 (fr) * 2011-09-02 2013-03-08 St Microelectronics Crolles 2 Element metallique d'interconnexion dans une puce de circuit integre et procede de realisation
US8796853B2 (en) 2012-02-24 2014-08-05 International Business Machines Corporation Metallic capped interconnect structure with high electromigration resistance and low resistivity
US9190348B2 (en) 2012-05-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
KR101985937B1 (ko) 2012-07-11 2019-06-05 삼성전자주식회사 반도체 장치 및 그 제조방법
US8835305B2 (en) * 2012-07-31 2014-09-16 International Business Machines Corporation Method of fabricating a profile control in interconnect structures
US9659869B2 (en) * 2012-09-28 2017-05-23 Intel Corporation Forming barrier walls, capping, or alloys /compounds within metal lines
KR102057067B1 (ko) 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
JP2015060918A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置
US9362239B2 (en) * 2014-10-21 2016-06-07 Globalfoundries Inc. Vertical breakdown protection layer
US9431343B1 (en) * 2015-03-11 2016-08-30 Samsung Electronics Co., Ltd. Stacked damascene structures for microelectronic devices
US9418934B1 (en) 2015-06-30 2016-08-16 International Business Machines Corporation Structure and fabrication method for electromigration immortal nanoscale interconnects
US9754883B1 (en) 2016-03-04 2017-09-05 International Business Machines Corporation Hybrid metal interconnects with a bamboo grain microstructure
US9865538B2 (en) 2016-03-09 2018-01-09 International Business Machines Corporation Metallic blocking layer for reliable interconnects and contacts
US9837350B2 (en) 2016-04-12 2017-12-05 International Business Machines Corporation Semiconductor interconnect structure with double conductors
KR102654482B1 (ko) * 2016-12-06 2024-04-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10453749B2 (en) * 2017-02-14 2019-10-22 Tokyo Electron Limited Method of forming a self-aligned contact using selective SiO2 deposition
US10096769B2 (en) 2017-03-10 2018-10-09 International Business Machines Corporation Bottom electrode for MRAM applications
US10515903B2 (en) * 2018-05-18 2019-12-24 International Business Machines Corporation Selective CVD alignment-mark topography assist for non-volatile memory
US10910307B2 (en) * 2018-11-02 2021-02-02 International Business Machines Corporation Back end of line metallization structure
US10840185B2 (en) * 2019-03-05 2020-11-17 Texas Instruments Incorporated Semiconductor device with vias having a zinc-second metal-copper composite layer
WO2021174415A1 (en) * 2020-03-03 2021-09-10 Yangtze Memory Technologies Co., Ltd. Protection structures in semiconductor chips and methods for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174025A (ja) * 1998-12-02 2000-06-23 Internatl Business Mach Corp <Ibm> エレクトロマイグレ―ション抵抗力を有する微細構造及びその製造方法
JP2000260770A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1282018C (en) * 1985-04-17 1991-03-26 Akiho Ota Biaxial-orientation blow-molded bottle-shaped container
US4980752A (en) * 1986-12-29 1990-12-25 Inmos Corporation Transition metal clad interconnect for integrated circuits
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US6285082B1 (en) 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
US5695810A (en) 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US6069072A (en) 1997-04-28 2000-05-30 Texas Instruments Incorporated CVD tin barrier layer for reduced electromigration of aluminum plugs
US6010960A (en) * 1997-10-29 2000-01-04 Advanced Micro Devices, Inc. Method and system for providing an interconnect having reduced failure rates due to voids
US6303505B1 (en) 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
US6342733B1 (en) 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US7388289B1 (en) * 1999-09-02 2008-06-17 Micron Technology, Inc. Local multilayered metallization
KR100321156B1 (ko) * 1999-12-23 2002-03-18 박종섭 반도체 소자의 금속배선 형성방법
US6319819B1 (en) 2000-01-18 2001-11-20 Advanced Micro Devices, Inc. Process for passivating top interface of damascene-type Cu interconnect lines
US6383925B1 (en) 2000-02-04 2002-05-07 Advanced Micro Devices, Inc. Method of improving adhesion of capping layers to cooper interconnects
US6506677B1 (en) 2001-05-02 2003-01-14 Advanced Micro Devices, Inc. Method of forming capped copper interconnects with reduced hillock formation and improved electromigration resistance
US6429128B1 (en) 2001-07-12 2002-08-06 Advanced Micro Devices, Inc. Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface
US6764951B1 (en) 2002-02-28 2004-07-20 Advanced Micro Devices, Inc. Method for forming nitride capped Cu lines with reduced hillock formation
US6797652B1 (en) 2002-03-15 2004-09-28 Advanced Micro Devices, Inc. Copper damascene with low-k capping layer and improved electromigration reliability
US20030207558A1 (en) * 2002-05-06 2003-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method forming copper containing semiconductor features to prevent thermally induced defects
US6818557B1 (en) 2002-12-12 2004-11-16 Advanced Micro Devices, Inc. Method of forming SiC capped copper interconnects with reduced hillock formation and improved electromigration resistance
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
DE10303925B4 (de) * 2003-01-31 2007-06-06 Advanced Micro Devices, Inc., Sunnyvale Dielektrische Barrierenschicht für eine Kupfermetallisierungsschicht mit einer über die Dicke hinweg variierenden Siliziumkonzentration und Verfahren zu deren Herstellung
EP1610376B1 (en) * 2003-03-28 2014-10-15 Fujitsu Semiconductor Limited Semiconductor device
US20050173799A1 (en) * 2004-02-05 2005-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for its fabricating
US6952052B1 (en) 2004-03-30 2005-10-04 Advanced Micro Devices, Inc. Cu interconnects with composite barrier layers for wafer-to-wafer uniformity
JP2006165454A (ja) * 2004-12-10 2006-06-22 Sony Corp 半導体装置の製造方法および半導体装置
DE102005014748B4 (de) * 2005-03-31 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Technik zum elektrochemischen Abscheiden einer Legierung mit chemischer Ordnung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174025A (ja) * 1998-12-02 2000-06-23 Internatl Business Mach Corp <Ibm> エレクトロマイグレ―ション抵抗力を有する微細構造及びその製造方法
JP2000260770A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
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WO2018163020A1 (ja) * 2017-03-10 2018-09-13 株式会社半導体エネルギー研究所 導電体、導電体の作製方法、半導体装置、および半導体装置の作製方法
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