CN101536170A - 具有增强的电迁移可靠性的互连结构及其制造方法 - Google Patents

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Abstract

本发明提供一种具有增强的电迁移(EM)可靠性的互连结构及其制造方法。本发明的互连结构通过至少部分地在金属互连内引入EM防止衬(66)而避免了EM失效导致的电路完全断开。在一实施例中，提供“U形”EM防止衬，其邻接将导电材料(64，68)与电介质材料(54B)分隔开的扩散阻挡层。在另一实施例中，一间隔位于“U形”EM防止衬和扩散阻挡层之间。在又一实施例中，提供邻接扩散阻挡层的水平EM衬。在再一实施例中，一间隔存在于水平EM衬和扩散阻挡层之间。

Description

具有增强的电迁移可靠性的互连结构及其制造方法
技术领域
本发明涉及半导体互连结构及其制造方法。更具体而言，本发明涉及具有增强的电迁移(EM)可靠性的半导体互连结构，其中EM防止衬(liner)存在于电介质材料的导电特征内。
背景技术
通常，半导体器件包括多个电路，所述多个电路形成制造在半导体衬底上的集成电路(IC)。复杂的信号通道网路通常布设来连接分布在衬底表面上的电路元件。这些信号跨越器件的有效传送要求形成多级或多层结构，例如单或双镶嵌布线结构。布线结构通常包括铜Cu，因为基于Cu的互连与基于铝Al的互连相比提供在复杂半导体芯片上的大量晶体管之间的更高速的信号传输。
在一般的互连结构内，金属通路(via)垂直于半导体衬底延伸，金属线路(line)平行于半导体衬底延伸。通过在介电常数小于4.0的电介质材料中嵌入金属线路和金属通路(例如导电特征)，在今天的IC产品芯片中实现了信号速度的进一步提升以及在相邻金属线路中的信号(称为“串扰”)的减小。
在半导体互连结构中，电迁移(EM)已经确定为一种金属失效机制。对于超大规模集成(VLSI)电路而言，EM是最坏的可靠性担忧之一。不仅在工艺开发期间需要克服该问题以使工艺合格，而且该问题在芯片的寿命期内始终存在。由于高密度电流引起的金属离子移动，孔洞(void)产生在互连结构的金属导体内。
尽管金属互连中的快速扩散路径根据总体集成结构和芯片制造所用的材料而变化，但是已发现，沿金属/平坦化后的电介质帽界面转移的金属原子例如Cu原子在EM寿命预测中起到重要作用。EM初始孔洞首先在金属/电介质帽界面处成核且然后在互连的底部的方向上生长，最终导致电路的完全断路。
图1A-1D是现有技术互连结构在EM失效的各个阶段的图形表示。在这些图中，附图标记12表示电介质帽，附图标记10表示金属互连特征(feature)，现有技术互连结构的所有其他部件没有标出以避免模糊该EM问题。图1A是初始应力阶段。图1B是在金属互连特征10/电介质帽20的界面处孔洞14开始成核的阶段。图1C是孔洞14朝向导电特征10的底部生长的阶段，图1D是孔洞14的生长穿过了金属互连特征10，引起电路完全断路的阶段。
图2A-2B是来自应力下的互连结构的SEM图像，示出形成在金属线路(M2)中的孔洞，这表明金属线路中的质量转移是沿金属线路和上面的电介质帽之间的界面发生的。
基于上面的描述，需要提供能够避免EM失效引起的电路完全断开的互连结构。
发明内容
在一个方面，本发明涉及具有改善的电迁移(EM)可靠性的互连结构。本发明的互连结构通过在金属互连内引入EM防止衬而避免了EM失效导致的电路完全断开。本发明的结构的其他优点包括：防止突然的数据丢失以及提高半导体产品的寿命。
概括而言，本发明的半导体互连结构包括：
电介质材料，具有位于其中的至少一个导电填充特征，其中所述至少一个导电填充特征包括电迁移防止衬，该电迁移防止衬至少部分地将所述至少一个导电填充特征的第一导电区域与所述至少一个导电填充特征的第二导电区域分隔开。
在一个实施例中，提供邻接扩散阻挡层的“U形”EM防止衬，扩散阻挡层将所述至少一个导电填充特征与所述电介质材料分隔开。在另一实施例中，间隔存在于所述“U形”EM防止衬和所述扩散阻挡层之间。在又一实施例中，提供邻接所述扩散阻挡层的水平EM衬。在再一实施例中，间隔存在于所述水平EM衬和所述扩散阻挡层之间。
本发明的另一方面涉及制造本发明的互连结构的方法。本发明的方法包括步骤：
在电介质材料中提供至少一个开口，所述至少一个开口用扩散阻挡层装衬；
在所述至少一个开口中形成第一导电区域；
至少在所述第一导电区域的表面上形成电迁移防止衬；以及
在所述电迁移防止衬上形成第二导电区域，所述第一和第二导电区域形成所述电介质材料内的导电特征。
在一实施例中，提供邻接扩散阻挡层的“U形”EM防止衬，所述扩散阻挡层将所述导电特征与所述电介质材料分隔开。在另一实施例中，间隔存在于所述“U形”EM防止衬和所述扩散阻挡层之间。在又一实施例中，提供邻接所述扩散阻挡层的水平EM衬。在再一实施例中，间隔存在于所述水平EM衬和所述扩散阻挡层之间。
附图说明
图1A-1D是图形表示(通过截面图)，示出现有技术互连结构中EM失效导致的电路完全断路的形成。
图2A-2B是SEM图像，示出现有技术互连结构中EM失效引起的电路完全断路的形成。
图3A-3D是本发明的各种互连结构的图形表示(通过截面图)，其中通过在金属特征内形成EM防止衬避免了电路完全断开。
图4A-4E是图形表示(通过截面图)，示出了形成图3A所示的结构时采用的基本处理步骤。
图5是形成图3C所示的结构时所用的中间结构的图形表示(通过截面图)。
图6是图形表示(通过截面图)，示出在部分填充电介质材料的至少一个开口时所使用的非理想的从底向上沉积工艺。
具体实施方式
本发明提供一种具有增强的电迁移(EM)可靠性的互连结构及其形成方法，现在将参照下面的论述和本申请的附图更详细地描述本发明。注意，提供本申请的附图仅用于示例，因此附图不是按比例绘制的。
在下面的说明中，描述了很多具体细节，诸如特定结构、部件、材料、尺寸、处理步骤和技术，以提供对本发明的彻底理解。然而，本领域技术人员应该理解，可以在没有这些具体细节的情况下实施本发明。在其他情况中，为了避免模糊本发明，没有详细描述公知的结构或处理步骤。
应当理解，当作为层、区域或衬底的元件称为在另一元件“上”或“上方”时，其可以直接在另一元件上或者也可存在中间元件。相反，当元件称为“直接”在另一元件“上”或“上方”时，没有中间元件存在。还应理解，当元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到另一元件或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，没有居间元件。
如上所述，本发明提供具有改善的EM可靠性的互连结构。本发明的互连结构通过在金属互连内引入EM防止衬而避免了EM失效引起的电路完全断开。
图3A-3D示出本发明的各种实施例。具体地，图3A-3D示出本发明的互连结构，其中EM防止衬66位于电介质材料54B的填充以导电材料64和68的开口内。根据本发明，在第二电介质材料54B中，导电材料64形成第一导电区域，同时导电材料68形成第二导电区域。第一和第二导电区域又在第二电介质材料54B内形成了导电特征。
图3A示出本发明的第一实施例，其中“U形”EM防止衬66邻接扩散阻挡层58’，扩散阻挡层58’将导电材料64和68与电介质材料54B分隔开。图3B示出第二实施例，其中间隔位于“U形”EM防止衬66和扩散阻挡层58’之间。图3C示出第三实施例，其中水平EM衬66邻接扩散阻挡层，同时图3D示出本发明的第四实施例，其中间隔存在于水平EM衬66和扩散阻挡层58’之间。
现在参照图4A-4E，其示出形成图3A所示的半导体互连结构时采用的基本处理步骤。在该实施例中，“U形”EM防止衬66邻接扩散阻挡层58’，扩散阻挡层58’装衬第二电介质材料54B的至少一个开口。具体地，本发明的方法始于提供图4A所示的图案化互连结构50。图4A所示的图案化互连结构50包括通过电介质帽层60部分地分隔开的第一互连层级(level)52A和第二互连层级52B。
第一互连层级52A可位于包括一个或更多半导体器件的半导体衬底上，第一互连层级52A包括第一电介质材料54A，第一电介质材料54A具有通过扩散阻挡层58与第一电介质材料54A分隔开的至少一个导电特征56。第二互连层级52B包括第二电介质材料54B’，第二电介质材料54B’具有位于其中的至少一个开口。
在图4A中，示出第二电介质材料54B中的用于单镶嵌结构的线路开口62A、以及用于双镶嵌结构的通路开口63A和线路开口63B。尽管示出了这些各种开口，但是本发明也适用于仅形成单镶嵌线路开口或形成了镶嵌线路开口和通路开口的情况。当形成双镶嵌线路和通路开口时，位于所述至少一个导电特征56上的部分电介质帽层60被去除。
该图案化互连结构50还包括形成在第二电介质材料54B中的至少一个开口内的扩散阻挡层58’。
图4A所示的图案化互连结构50利用本领域公知的包括单镶嵌或双镶嵌工艺的标准线后端(BEOL)工艺来制造。可以使用先通路然后线路开口的工艺，或者可使用先线路然后通路开口的工艺。
工艺通常包括沉积、光刻、蚀刻和用扩散阻挡层且然后用导电材料填充开口、以及之后的平坦化。由于本领域技术人员公知用于制造这样的互连结构的工艺细节，所以这里省略了细节以避免模糊本发明。
注意，图案化互连结构50的第一互连层级52A可形成在衬底(本申请的附图中未示出)上。未示出的衬底可包括半导体材料、绝缘材料、导电材料、或它们的任意组合。当衬底由半导体材料构成时，任何半导体诸如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其他III/V或II/VI族化合物半导体均可使用。除了这些所列类型的半导体材料之外，本发明也预期适用于半导体衬底是层叠半导体的情况，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。
当衬底是绝缘材料时，绝缘材料可以是有机绝缘体、无机绝缘体或它们的包括多层的组合。当衬底是导电材料时，衬底可包括例如多晶硅、单质金属、单质金属的合金、金属硅化物、金属氮化物或它们的包括多层的组合。当衬底包括半导体材料时，衬底上可制造一个或更多诸如互补金属氧化物半导体(CMOS)器件的半导体器件。当衬底包括绝缘材料和导电材料的组合时，衬底可代表多层互连结构的第一互连层级。
可以是相同或不同材料的第一电介质材料54A和第二电介质材料54B包括任何层级间或层级内电介质，包括有机电介质或无机电介质。第一和第二电介质材料54A和54B分别可以是多孔的或非多孔的。可用作第一和第二电介质材料54A和54B的适合的电介质的一些例子包括但不限于SiO2、倍半硅氧烷(silsesquioxane)、包括Si、C、O和H原子的C掺杂氧化物(即有机硅酸盐)、热固性聚亚芳香基醚(polyarylene ether)、或它们的多层。术语“聚亚芳香基”在本申请中用来表示通过键(bond)、稠环(fused ring)、或不活泼链接基团(inert linking group)例如氧、硫、砜(sulfone)、亚砜(sulfoxide)、羰基等链接在一起的芳基部分(aryl moiety)或不活泼取代的芳基部分(inertly substituted aryl moiety)。
第一和第二电介质材料54A和54B分别通常具有约4.0或更小的介电常数，约2.8或更小的介电常数是更一般的。这里提及的所有介电常数是相对于真空而言的，除非另外说明。这些电介质与具有高于4.0的介电常数的电介质材料相比，通常具有更低的寄生串扰(parasitic crosstalk)。电介质材料的厚度可以依据使用的电介质材料以及第一和第二电介质材料内的电介质层的具体数目而变化。通常，对于普通互连结构而言，第一电介质材料54A和第二电介质材料54B每个具有从约50nm到约1000nm的厚度。
可以是相同或不同材料的扩散阻挡层58和58’包括Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、W、WN、或者能用作阻挡层以防止导电材料经其扩散的任何其它材料。扩散阻挡层58和58’的厚度可以依据所使用的沉积工艺以及采用的材料而变化。通常，扩散阻挡层58和58’每个具有从约4nm到约40nm的厚度，从约7nm到约20nm的厚度是更一般的。
用于形成导电特征56的导电材料例如包括多晶硅、导电金属、至少包含一种导电金属的合金、导电金属硅化物、或它们的组合。优选地，用于形成至少一个导电特征56的导电材料是导电金属，例如Cu、W或Al，在本发明中Cu或Cu合金(例如AlCu)是高度优选的。
至少部分地分隔开第二互连层级52B和第一互连层级52A的电介质帽层60包括任何合适的电介质帽材料，例如SiC、Si4NH3、SiO2、碳掺杂的氧化物、氮和氢掺杂的碳化硅SiC(N，H)、或它们的多层。电介质帽层60的厚度可以依据用于形成其的技术以及该层的构成材料而变化。通常，电介质帽层60具有从约15nm到约100nm的厚度，从约25nm到约45nm的厚度是更一般的。
提供图4A所示的图案化互连结构50之后，在第二电介质材料54B中的至少一个开口(通路和/或线路开口)中部分地形成导电材料64(形成上互连层级52B的第一导电区域)。导电材料64可包括与上面所限定的用于所述至少一个导电特征56的导电材料相同或不同的导电材料。优选地，导电材料64是Cu、W或Al，在本发明中更优选的为Cu或Cu合金(比如AlCu)。导电材料64可通过部分填充第二电介质材料54B中的所述至少一个开口而形成，或者通过完全填充所述至少一个开口且然后使导电材料缩进到第二电介质材料54B的上表面之下的水平而形成。可使用任何常规沉积工艺，包括化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、溅射、化学溶液沉积或镀，所述工艺从底向上填充该至少一个开口。优选地，采用从底向上的镀工艺。
当采用缩进步骤时，使用选择性地去除部分导电材料64的蚀刻工艺来提供第二电介质材料54B中的该至少一个开口的部分填充。注意，在图4B中，示出了理想的从底向上填充。“理想”的意思是填充主要从开口的下部分向上发生。
现在参照图4C，其示出EM防止衬66形成在图4B所示的结构的所有暴露表面(包括水平的和垂直的)上之后的结构。EM防止衬66包括Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、Ir、IrCu、Co(W、B、P、Mo、Re)、或者可防止EM失效的任何类似材料。在图4C所示的实施例中，EM防止衬66利用非定向沉积工艺形成，例如CVD和溅射。EM防止衬66通常具有约1至约20nm的厚度，约2nm至约8nm的厚度是更一般的。
在本发明的另一实施例中，EM防止衬66可以利用定向沉积工艺形成，该定向沉积工艺选择性地仅在结构的水平表面上沉积EM防止衬。本发明的该实施例示出在例如图5中。注意，本发明的该实施例也包括催化镀工艺，在该催化镀工艺中EM防止衬66仅形成在导电材料64的暴露水平表面上。在这样的实施例中(未示出)，没有EM防止衬形成在第二电介质材料54B上。EM防止衬66的定向沉积用于形成例如图3C和3D所示的互连结构，即第二电介质材料54B的导电填充开口中的水平EM防止衬。
为清晰起见，其余工艺步骤利用图4C所示的结构。尽管提供了这样的说明，但下面的工艺步骤适用于本发明的其他实施例。
然后，如图4D所示，形成另外的导电材料68，导电材料68可包括与导电材料64相同或不同的导体，优选为相同。任何常规沉积工艺可用于形成图4D所示的结构。注意，导电材料68形成上互连层级52B的第二导电区域。
图4E示出平坦化另外的导电材料68使得其上表面与第二电介质材料54B的上表面基本共面之后的结构。注意，在该平坦化步骤期间，位于第二电介质材料54B顶上的任何EM防止衬66都被去除。平坦化可通过化学机械抛光和/或研磨来实现。
平坦化之后，第二电介质帽层60’形成在图4E所示的结构上从而提供图3A所示的结构。第二电介质帽层60’可包括与第一电介质帽层60相同或不同的材料。
在本发明的另一实施例中，当部分填充第二电介质材料54B中的该至少一个开口时，发生导电材料64的非理想沉积。该实施例始于首先提供图4A所示的图案化互连结构50。然后，发生导电材料64的非理想沉积，提供例如图6所示的结构。当发生非理想沉积时，该至少一个开口的在第二电介质材料54B的图案化垂直壁附近的部分也包括导电材料64。这样，该实施例不是理想的从底向上沉积。该非理想沉积发生在大部分情况中。
形成图6所示的结构之后，上面描述的处理步骤可用于形成图3C和3D所示的结构。
如上所述，本发明通过在金属互连内引入EM防止衬提供了具有增强的EM可靠性的互连结构。本发明的结构的其他优点包括：防止突然的数据丢失以及提高半导体产品的寿命。
除了上述有点之外，本发明的互连结构的另一优点是避免了第二电介质材料54B中的导电特征与上面的电介质帽层60’之间的弱界面。另外，本发明的结构能够比现有技术的互连结构更好地调节应力。
尽管本发明参照其优选实施例进行了特定示出和描述，本领域技术人员能够理解，在不脱离本发明的精神和范围的情况下可以进行形式和细节上的上述和其他改变。因此，本发明不限于这里描述和示出的具体形式和细节，而是落在所附权利要求的范围内。
工业实用性
本发明在半导体结构的制造中具有工业实用性，更具体而言，在VLSI芯片所需的器件和电路的设计和制造领域具有工业实用性。

Claims (30)

1.一种互连结构，包括：
电介质材料(54B)，具有位于其中的至少一个导电填充特征(64)，其中所述至少一个导电填充特征包括电迁移防止衬(66)，该电迁移防止衬(66)至少部分地将所述至少一个导电填充特征的第一导电区域(64)与所述至少一个导电填充特征的第二导电区域(68)分隔开。
2.如权利要求1所述的互连结构，还包括将所述至少一个导电填充特征与所述电介质材料分隔开的扩散阻挡层。
3.如权利要求2所述的互连结构，其中所述电迁移防止衬是U形的且所述电迁移防止衬邻接所述扩散阻挡层。
4.如权利要求2所述的互连结构，其中所述电迁移防止衬是U形的且在所述电迁移防止衬和所述扩散阻挡层之间存在有间隔。
5.如权利要求2所述的互连结构，其中所述电迁移防止衬是邻接所述扩散阻挡层的水平电迁移防止衬。
6.如权利要求2所述的互连结构，其中所述电迁移防止衬是水平电迁移防止衬且在所述水平电迁移防止衬和所述扩散阻挡层之间存在有间隔。
7.如权利要求1所述的互连结构，其中所述电介质材料具有约4.0或更小的介电常数。
8.如权利要求7所述的互连结构，其中所述电介质材料包括SiO2、倍半硅氧烷、包括Si、C、O和H原子的C掺杂氧化物、热固性聚亚芳香基醚、或前述材料的多层。
9.如权利要求1所述的互连结构，其中所述电迁移防止衬包括Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、Ir、IrCu或Co(W、B、P、Mo、Re)。
10.如权利要求1所述的互连结构，其中所述至少一个开口是线路开口。
11.如权利要求1所述的互连结构，其中所述至少一个开口是组合的线路和通路开口。
12.如权利要求1所述的互连结构，其中所述电介质材料是位于下互连层级上的上互连层级，所述下互连层级包括另一电介质材料，另一导电特征嵌入在该另一电介质材料中。
13.如权利要求12所述的互连结构，其中所述上和下互连层级通过电介质帽层部分地分隔开。
14.一种互连结构，包括：
电介质材料，具有位于其中的至少一个导电填充特征，所述至少一个导电填充特征通过扩散阻挡层与所述电介质材料分隔开，其中所述至少一个导电填充特征包括水平电迁移防止衬，该水平电迁移防止衬将下导电材料与上导电材料分隔开且邻接所述扩散阻挡层。
15.如权利要求14所述的互连结构，其中所述电介质材料具有约4.0或更小的介电常数。
16.如权利要求15所述的互连结构，其中所述电介质材料包括SiO2、倍半硅氧烷、包括Si、C、O和H原子的C掺杂氧化物、热固性聚亚芳香基醚、或前述材料的多层。
17.如权利要求14所述的互连结构，其中所述水平电迁移防止衬包括Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、Ir、IrCu或Co(W、B、P、Mo、Re)。
18.如权利要求14所述的互连结构，其中所述至少一个开口是线路开口。
19.如权利要求14所述的互连结构，其中所述至少一个开口是组合的线路和通路开口。
20.如权利要求14所述的互连结构，其中所述电介质材料是位于下互连层级上的上互连层级，所述下互连层级包括另一电介质材料，另一导电特征嵌入在该另一电介质材料中。
21.如权利要求20所述的互连结构，其中所述上和下互连层级通过电介质帽层部分地分隔开。
22.一种制造互连结构的方法，包括：
在电介质材料中提供至少一个开口，所述至少一个开口装衬有扩散阻挡层；
在所述至少一个开口中形成第一导电区域；
至少在所述第一导电区域的一表面上形成电迁移防止衬；以及
在所述电迁移防止衬上形成第二导电区域，所述第一和第二导电区域形成所述电介质材料内的导电特征。
23.如权利要求22所述的方法，其中所述电迁移防止衬是U形的且所述电迁移防止衬邻接所述扩散阻挡层。
24.如权利要求22所述的方法，其中所述电迁移防止衬是U形的且在所述电迁移防止衬和所述扩散阻挡层之间存在有间隔。
25.如权利要求22所述的方法，其中所述电迁移防止衬是邻接所述扩散阻挡层的水平电迁移防止衬。
26.如权利要求22所述的方法，其中所述电迁移防止衬是水平电迁移防止衬且在所述水平电迁移防止衬和所述扩散阻挡层之间存在有间隔。
27.如权利要求22所述的方法，其中所述形成所述第一导电区域包括从底向上的沉积填充工艺。
28.如权利要求22所述的方法，其中所述形成所述电迁移防止衬包括非选择性沉积工艺。
29.如权利要求22所述的方法，其中所述形成所述电迁移防止衬包括定向或选择性沉积工艺。
30.如权利要求22所述的方法，还包括在所述电介质材料上形成电介质帽层。
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