CN100459089C - 检测加工图像诱发缺陷的方法 - Google Patents

Abstract

本发明涉及一种在诸如晶片的半导体产品的制造过程中确定加工图像诱发缺陷的方法，包括分析产品掩模的电路设计和对常规缺陷测试结构进行修改以模拟产品掩模，从而在缺陷测试结构内结合一个或更多包括有可能导致加工图像诱发缺陷的产品掩模电路特征的隔离特征或其他特征。

Description

检测加工图像诱发缺陷的方法

技术领域

本发明涉及半导体制造，尤其涉及用于诊断半导体产品中的加工图像诱发缺陷(processing image induced defect)的测试结构或缺陷监视器。

背景技术

半导体技术目前关注制造产量的最大化，半导体制造中的一个问题是加工诱发的图像缺陷，其造成半导体产品内的物理缺陷和产品故障。造成电路故障的加工诱发图像缺陷的例子是导线的开路和相邻导线间的短路。

在光刻成像工艺中，半导体晶片被覆抗蚀剂层，然后使光线穿过掩模来使所述抗蚀剂层暴露于照明光。掩模控制晶片上刺射光的幅度，掩模层随后在一个工艺中被显影，去除未曝光的抗蚀剂，则曝光的抗蚀剂在晶片上产生掩模的图像。然后图像被电镀以形成电路。

光刻技术的持续改进已经实现了日益微细的特征的印刷，从而实现更小器件的尺寸和更高密度的器件。然而，由于比用于将图案转移到晶片上的光的波长更小的特征日益变小，因此将图案准确地转移到晶片上变得日益困难。

为了解决这个问题，有人使用了相移掩模和掩模上的辅助特征。为了提高晶片上特征的分辨率，相移掩模选择性地改变透过掩模的光的相位。相对照，辅助特征通过嵌套高纵横(aspect)特征而对这些否则将是隔离图案的特征予以图案化，以便利用最适合使嵌套特征图案化的光致抗蚀剂和工具。

被称为光学近似校正(OPC)的另一建议方案使用了选择的光刻工艺参数(例如光致抗蚀剂)，以获得致密特征和隔离特征的最佳总体结果。为了解决加工问题，相对于致密特征放大隔离特征，从而将隔离特征印刷成所设计的宽度。因此，在光刻工艺中得到的图案具有与设计宽度相同的隔离特征和致密特征。这可以通过放大隔离特征、减小致密特征或者两者的结合得以实现。令人遗憾的是，一般地，对于致密特征和隔离特征二者而言，形成于光致抗蚀剂层上的图案都不是最合适的。

如这里所使用的，术语“隔离特征”用于指代所有边缘均距离相邻最近特征约一定距离的特征，其中该距离等于或大于半导体晶片上最小特征宽度的四倍左右。术语“致密特征”用于指代所有边缘离均距离相邻最近特征约一定距离的特征，其中该距离大致等于半导体晶片上的最小特征宽度。术语“间隔”用于指代两个电路特征的边缘之间的距离，术语“间距”用于指代两个电路特征的中心之间的距离。

尽管以上技术对于使工艺诱发缺陷降至最低程度是有用的，但是本发明的主旨涉及形成于掩模上且在晶片产品的印刷过程中印刷于晶片上的缺陷监视器的使用，从而提供一种能够容易地确定缺陷的改进的制造工艺，本发明的主旨还涉及所述的得到改进的制造工艺。

在半导体集成电路的制造中，在制造工艺期间制备测试结构已经成了常规做法，所述结构用于得到有关合格产品电路的可靠性数据。这样做的主要原因是集成电路自身不能被探测，因为既不能从电的角度接触到器件中的互连，也不能通过使区域相互隔离来提供准确数据。典型的单片集成半导体电路涉及由杂质区和互连它们的冶金(metallurgy)构成的相当致密的图案，以致不能出于测试的目的容易地隔离组件。于是，半导体设计者已经发现必须设计与产品电路隔离的测试结构，并且可以对所述结构进行测试。

一种制造方法是在恰与实际半导体器件相同的加工环境内恰好与之同时制备缺陷监视器，由此在其上制造了实际半导体器件的同一晶片上制造缺陷监视器。于是，在这些缺陷监视器上诱发的加工缺陷将更准确地指示实际产品中诱发的加工缺陷。在这种方法中，通常在半导体晶片的切口(kerf)或可丢弃部分内制备缺陷监视器。

通常，缺陷测试结构包括蛇形线和/或带有蛇形线的一条或多条叉指线或齿梳(comb)。检测蛇形金属线上的电气连续性，如果电流不能流过蛇形金属线，那么由此判断蛇形金属线断开或不连续。

还检测蛇形金属线之间和/或至少一个金属齿梳之间的电气连续性。如果电流能够在蛇形金属线之间和/或在金属齿梳之间流动，则表示在不应该存在任何导体的地方存在跨过间隙的桥接(或短路)。

然而，大多数电气缺陷工艺监视器的过于简单的设计仅仅采样一部分设计间隔的制作，并且工艺过程的发展和产品的成型(ramp)常常是在从电的角度不考虑二维成像(imaging)效应和成像线性的情况下进行的。于是使用电路测试的快捷有效的方式通常不能用于成像性能的定性评价。

许多专利公开了常规的缺陷监视器测试结构或所述测试结构的变形，示例性的专利包括美国专利No.3983479、No.4144493、No.4801869、No.6362634和No.6762434。尽管其中公开的测试结构是有用的，但是业界仍然需要更可靠的测试结构，其将改进半导体制造工艺的效率。

发明内容

鉴于现有技术的问题和不足，本发明的目的在于提供一种确定(检测)在诸如晶片的半导体产品的制造过程中产生的加工图像诱发缺陷的方法。

根据说明书，其他目的和优点在某种程度上是直观的，在某种程度上又是显而易见的。

对于本领域技术人员显而易见的上述和其他目的将在本发明中得以实现，本发明涉及常规蛇形和/或齿梳缺陷测试结构的变形，以便提供对贯穿间距(through-pitch)的成像线性和二维成像保真度中的全部问题的灵敏性。总体上，可以将所述修改描述成通常为直线的图案的局部变形，其反映布线设计，并且各种间距可突出与掩模补偿或工艺设置有关的问题，其远远早于能够获得整个芯片的功能反馈的时机。

可全面保持对电路断开或短接的测试的原始功能性，不需要附加的设计‘不动产’，并且不会发生附加的加工成本或测试成本。局部变形或修改的设计是灵活的且可以根据人们所希望测试的参数间隔的接近度而对其加以调整，下面描述大量例子。此外，原始缺陷监视器的整个区域可被扭曲，或者仅仅是它的小部分，其取决于所需的灵敏度。

图1A和图4A-6A中示出了常规蛇形和齿梳测试结构，图1B和图4B-6B中示出了按照本发明修改的测试结构。

大体上，可以将对常规缺陷监视器的修改描述成通常为直线的图案的局部变形，将涉及形状系统性地引入到缺陷测试结构当中，从而针对预期电路图案中的形状的成像故障对设计参数间隔进行采样，所述预期电路图案具有可能在晶片上发生加工图像诱发缺陷的小操作工艺窗口。例如，可通过图2示出的模拟或试验分析预期图案的加工窗口，以确定灵敏的设计间距和占空比。然后将这些灵敏的特征中的一个或多个结合到缺陷测试结构设计中，以模拟产品掩模电路图案。成像后，测试缺陷测试结构，以确定测试电路中的短接或不连续。如果测试电路中不存在缺陷，产品图像电路同样被认为是没有缺陷的。

就图2中的照像(photo)工艺而言，只能够识别具有小工艺窗口的明显的间距，这是由掩模制造工艺和设计工艺的局限造成的。人们希望使用电学监视器在规则的基础上针对具有间距A、B、C和D的特征的故障进行采样。于是应当插入具有这些间距的特征，使之成为否则将为直线的图案的局部变形，如图1B和图4B-6B所示。

使用发明的经修改的缺陷测试结构，可以通过电学上简单的缺陷测试结构电路来模拟实际的产品布局并突显与掩模补偿或工艺设置有关的问题，其远远早于能够获得整个芯片的功能反馈的时机。原始缺陷监视器的整个区域可被扭曲，或仅仅是它的小部分，其取决于期望的灵敏度。

可以全面保持对电路断开或短接的测试的原始功能性，不需要附加的设计‘不动产’，也不会发生附加的加工成本或测试成本。

为了实现本发明的方法，对图3示出的设计参数间隔(或任何其他方式)进行试验检验，以确定可能具有工艺故障的区域，并在具有可能发生工艺故障的设计参数间隔的区域中修改给定缺陷测试结构的布局。

只要将允许的布局变化的重要采样结合到了缺陷测试结构当中，那么这种修改的细节就可以是多方面的。图1B和图4B-6B就是这种修改的例子。

附图说明

在权利要求书中详细列出了认为是新颖的发明特征和发明的要素特性。附图仅用于图示的目的，没有按比例绘制。然而，发明自身，有关组织和操作方法，均可以参照下面的结合附图的详细说明而得到最好的理解，其中：

图1A示出了用于测试半导体电路中的连续性的常规蛇形缺陷测试结构；

图1B是本发明的修改蛇形测试结构，其示出了用于检测成像工艺设置中的OPC故障或错误的隔离线和间隔；

图2是示出了对于包含大量不同线间距的掩模图案而言工艺窗口与间距之间的关系的曲线图；

图3A是示出了特征间隔与特征宽度之间关系的曲线图，其对可能出现加工图像诱发故障的小成像工艺窗口的区域进行了划界；

图3B是特征间隔与特征宽度之间的关系的曲线图，其示出了对缺陷监视器进行修改的位置，其目的在于针对加工图像诱发故障对缺陷监视器设计间隔更有效地采样。

图4A是用于测试半导体电路中的连续性的常规蛇形测试结构，与图1A中示出的相同；

图4B是图4A的蛇形测试结构的变形，所得到的缺陷测试结构对晶片中的加工图像诱发缺陷进行更有效的测试；

图5A是用于短路测试的常规齿梳结构；

图5B是按照本发明加以修改的图5A的齿梳结构，其目的在于对晶片中的加工图像诱发缺陷进行更有效的测试；

图6A是用于开路测试的蛇形结构和用于短路测试的齿梳结构的常规组合；

图6B是按照本发明加以修改的图6A的缺陷测试结构，其目的在于针对晶片内的加工图像诱发缺陷的开路测试和短路测试进行更为有效的测试；

图7是本发明的方法的流程图。

具体实施方式

如上所述，缺陷测试结构是公知的，通常包括蛇形线和第一齿梳，并且有可能包括用于测试电路连续性和短路的第二齿梳。在此引入美国专利No.6762434中公开的测试结构专利以供参考。

总体上，申请人的发明涉及修改现有技术的常规缺陷测试结构，以提高晶片制造工艺的成像部分的可靠性。修改的缺陷测试结构优选在掩模上模拟有可能在制造工艺变差的情况下引起成像诱发电路缺陷的产品图案。修改的缺陷测试结构通常位于产品切口或产品框架内，并通常将其作为工艺控制部分予以监视。典型地，将产品掩模的一个或多个隔离特征或电路特征结合到缺陷测试结构中，从而优选至少部分地模拟产品掩模设计。

现在参照附图，图1A示出了用于开路测试的常规蛇形结构，用附图标记10表示。所述缺陷测试结构具有通过均匀蛇形线14连接的测试焊盘12a和12b。通常，将测试电压加到焊盘12a和12b之一或者两者上，以确定蛇形线14中电路是否连续。

相对照，图1B示出了采用本发明的方法对图1A的常规蛇形缺陷测试结构进行修改以形成缺陷测试结构16。类似地，采用测试焊盘18a和18b来测试电路连续性，但是隔离区22(A)、24(B)和26(C)被插入到蛇形线图案20中，以提供对光刻工艺的工艺诱发故障的检测更加灵敏的隔离特征，所述隔离特征模拟产品掩模的类似隔离特征。注意在结构16中还存在其他隔离区。

参考图2，可以对以图1B所示的为例的常规蛇形结构的变形予以说明。针对掩模布局的一部分示出了工艺窗口与间距之间的关系的曲线图表明工艺窗口随间距增加而减小。在这个例子中，在点A、B和C处将隔离特征结合到蛇形结构中，以符合图2示出的低工艺窗口。因此，如图1B所示对图1A的均匀蛇形结构10进行修改，以结合这样的隔离特征，其将模拟将被光刻到晶片表面上的掩模产品图案。

现参考图3A，由附图标记28表示的曲线图示出了缺陷监视器的有效缺陷监视间隔，该曲线图是功能特征宽度与特征间隔之间的关系图。区域30表示可能出现加工图像诱发故障的小成像工艺窗口。区域32具有加工图像诱发故障的可能性较小。常规缺陷测试结构通常针对位于可能的工艺故障区域30内的点34和36提供数据。

现参考图3B，通过结合诸如图1B的A、B和C的特征得到的常规缺陷监视器的变形表明提高了常规缺陷监视器的有效性，其方式是增加如分别与点A、B和C有关的区域38、40和42所示的可能具有工艺故障的附加点。

在采用本发明的方法时，图4A-6B示出了采用本发明的方法的有效性。

照此，图4A是用于开路测试的常规蛇形结构(其与图1A相同)。图4B示出了包含隔离区48和50以及特征52的经修改的缺陷测试结构，其设计对于确定加工图像诱发故障比图4A所示的更灵敏。特征52可以是，例如，用于通路(via)测试的停放(landing)焊盘。

类似地，图5A示出了用于短路测试的常规齿梳结构54，其在设计上均匀且对于与成像线性有关的问题不灵敏。齿梳线56a-56g与齿梳线58a-58g间隔。焊盘由56a’和58a’示出。

图5B示出了按照本发明修改图5A的常规齿梳结构所形成的缺陷测试结构60。齿梳线62a-62g和64a-64g被修改并包含特征66、68和70于其中。

类似地，图6A示出了蛇形和齿梳缺陷测试结构的组合74，其在设计上均匀。

图6B示出了经过修改的图6A的蛇形和齿梳结构，由附图标记76表示，其结合了大量隔离线和间隔，用于改进对加工图像诱发错误的检测。

参考图7，示出了本发明的方法的流程图。步骤100是半导体晶片制造工艺的成像部分的初始化。在步骤110中，分析产品掩模电路设计，以确定可能导致加工图像诱发故障的隔离特征和其他电路设计特征。在步骤120中，修改常规缺陷测试结构，以包含可能导致加工图像诱发缺陷的一个或多个产品掩模隔离特征或电路特征，经修改的结构至少部分模拟产品掩模设计。在步骤130中将修改的缺陷测试结构结合到产品掩模上。接着在步骤140中执行成像工艺，并针对电路和短路故障对缺陷测试结构进行测试。如果不存在故障，则在步骤160中继续执行制造工艺。如果存在加工图像诱发故障，则在步骤170中丢弃晶片。如果丢弃了晶片，则可以对设备进行测试，以确定问题是否可以解决，并使工艺返回至步骤140以再次进行成像工艺。也可以对缺陷测试结构进行修改，此时工艺返回至步骤120。

尽管已结合具体的优选实施例详细说明了本发明，但是本领域技术人员在以上说明的启示下显然可进行多种替换、修改和变化，这是显而易见的。因此权利要求书旨在涵盖任何落在本发明的真正范围和精神内的替换、修改和变化。

Claims (6)

1.一种检测半导体产品制造过程中产生的加工图像诱发缺陷的方法，包括：

分析产品掩模的电路设计，以确定可能导致加工图像诱发故障的电路的隔离特征和电路特征；

提供缺陷测试结构，其包含一个或更多所述的可能导致加工图像诱发故障的隔离特征或电路特征；

在所述产品掩模上结合所述缺陷测试结构；

执行成像工艺；以及

针对电故障对所述缺陷测试结构进行测试，并基于所述测试的结果决定结束所述方法、或者返回到执行成像工艺的步骤或返回到提供缺陷测试结构的步骤来继续执行所述方法。

2.根据权利要求1所述的方法，其中所述缺陷测试结构是基于对所述产品掩模的电路设计的分析对常规缺陷测试结构进行修改而得到的。

3.根据权利要求2所述的方法，其中所述常规缺陷测试结构是用于测试电路中的连续性的蛇形测试结构。

4.根据权利要求2所述的方法，其中所述常规缺陷测试结构是用于短路测试的齿梳结构。

5.根据权利要求2所述的方法，其中所述常规缺陷测试结构是用于开路测试的蛇形结构和用于短路测试的齿梳结构的常规组合。

6.根据权利要求2所述的方法，其中在所述产品掩模的切口或可丢弃部分内制作所述缺陷测试结构。

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