JP2007150299A - プロセス画像誘起欠陥を検出する方法 - Google Patents

Abstract

【課題】ウェハなどの半導体製品の製造においてプロセス画像誘起欠陥を判定する方法を提供する。
【解決手段】製品マスクの回路設計を分析するとともに、製品マスクを模擬して、プロセス画像誘起欠陥を引き起こす可能性が高い製品マスク回路フィーチャを含む、１つ以上の分離したフィーチャまたは他のフィーチャを検査欠陥構造に組み込むように、従来の検査欠陥構造を変更する。
【選択図】図２

Description

本発明は、半導体製造に関し、特に、半導体製品内のプロセス画像誘起欠陥を診断する検査構造または近接高感度欠陥モニタに関する。

半導体技術における目下の関心は、製造歩留まりの最大化であり、半導体の製造における１つの問題は、結果として半導体製品の中の物理的欠陥、および製品不良を生じるプロセス誘起画像欠陥（ｐｒｏｃｅｓｓｉｎｇ ｉｎｄｕｃｅｄ ｉｍａｇｅ ｄｅｆｅｃｔｓ）である。回路不良の原因となるプロセス誘起画像欠陥の例は、導電配線内の開回路、および隣接する導電配線間の短絡である。

リソグラフィー画像プロセスでは、半導体ウェハは、レジストの層で被覆され、その後、レジスト層は、マスクを介して光を通過させることにより照明光にさらされる。マスクは、ウェハに当たる光の振幅を制御するとともに、１つのプロセス内のマスク層は、その後、現像され、露光されていないレジストは除去され、露光されたレジストは、ウェハ上にマスクの像を作り出す。その後、像は、回路を形成するためにメッキされる。

リソグラフィーにおける継続的な改良により、ますます微細なフィーチャの転写が可能となり、より小さいデバイス寸法、およびより高密度のデバイスを実現した。しかしながら、パターンをウェハ上に転写するために使用される光の波長よりも小さいフィーチャが、ますます小さくなるにつれて、パターンをウェハ上に正確に転写することは、ますます困難になってきた。

この問題を解決するために、マスク上の位相シフトマスクおよびアシスト・フィーチャが使用されてきた。位相シフトマスクは、ウェハ上のフィーチャの分解能を向上させるために、マスクを介して透過された光の位相を選択的に変更する。対照的に、アシスト・フィーチャは、分離した高アスペクト・フィーチャをパターン化するために使用されるもので、その手段として、これらの分離したフィーチャをネスティングして、ネスティングされたフィーチャをパターン形成するために最適化されているフォトレジストおよびツールを利用する方式を採用している。

光学近接効果補正（ＯＰＣ：ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ）と呼ばれる他の提案された解決法では、選択されたリソグラフィー・プロセス・パラメータ（例えば、フォトレジスト）を使用することにより、高密度のフィーチャおよび分離したフィーチャの最良の全体的結果が実現される。プロセス上の問題に対応するために、分離したフィーチャは、高密度のフィーチャに対して拡大されて、分離したフィーチャが、それらが設計された幅を転写する。したがって、結果として得られるフォトリソグラフィー・プロセスのパターンは、設計された幅と同一幅の分離したフィーチャおよび高密度のフィーチャを有する。これは、分離したフィーチャを拡大する、高密度のフィーチャを縮小する、または両方を組み合わせることにより実現されうる。残念ながら、一般には、フォトレジスト層上に形成されたパターンは、高密度のフィーチャ、分離したフィーチャのいずれに対しても最適化されていない。

本明細書で用いられるように、用語「分離したフィーチャ（ｉｓｏｌａｔｅｄ ｆｅａｔｕｒｅ）」は、すべての縁端部について、隣接する最も近いフィーチャからおよそ所定の距離だけ離れているフィーチャを示すために使用され、その距離は、半導体ウェハ上のフィーチャの最小幅の約４倍に等しいか、または約４倍よりも大きい距離である。用語「高密度のフィーチャ（ｄｅｎｓｅ ｆｅａｔｕｒｅ）」は、すべての縁端部について、隣接する最も近いフィーチャからおよそ所定の距離だけ離れているフィーチャを示すために使用され、その距離は、半導体ウェハ上のフィーチャの最小幅にほぼ等しい距離である。用語「間隔（ｓｐａｃｅ）」は、２つの回路フィーチャの縁端部間の距離を示すために使用され、用語「ピッチ」は、２つの回路フィーチャの中心間の距離を示すために使用される。

上述の技術は、プロセス誘起欠陥（ｐｒｏｃｅｓｓ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔｓ）を最小にするために有用であるが、本発明は、欠陥が容易に判定され、かつ製造プロセスが改良されうる、機能強化された製造プロセスを提供するために、マスク上に形成され、かつウェハ製品の転写時にウェハ上に転写される欠陥モニタの使用に関する。

半導体集積回路の製造では、製造プロセス時に、正規の製品回路の信頼性データを与える機能を果たす検査構造を製作することは常套手段となっている。その主要な理由は、デバイス内の内部配線は、電気的にアクセスすることができず、かつ正確なデータを提供しようとしても、相互の領域を分離することもできないため、集積回路自体を精査することができないことによる。代表的なモノリシック半導体集積回路は、不純物領域の高密度パターン、およびそれらの冶金相互接続を含むため、検査を行うために構成部品を容易に分離することができない。このようにして、半導体設計者は、製品回路から分離されており、かつ検査可能な検査構造を設計することが必要であることに気づいた。

１つの製造方法は、実際の半導体デバイスが製作されるのと同じウェハ上に欠陥モニタを製作することであり、その理由は、そうすることにより、実際の半導体デバイスが処理されるちょうどその時に、デバイスモニタが厳密に同じ処理環境で製作されるためである。したがって、これらの欠陥モニタ上に誘起されたプロセス欠陥は、実際の製品内に誘起されるプロセス欠陥をより正確に示すであろう。この方法では、通常、欠陥モニタは、半導体ウェハの切り溝（ｋｅｒｆ）または廃棄可能部分の中に製作される。

一般に、欠陥検査構造は、蛇行配線および蛇行配線を備えた１つ以上の相互にかみ合った配線あるいはくし形、もしくは、蛇行配線または蛇行配線を備えた１つ以上の相互にかみ合った配線あるいはくし形を含む。蛇行金属配線の電気的連続性が調べられ、これにより、電流が蛇行金属配線を貫流できないとき、蛇行金属配線は、断線しているか、または不連続となっている。

また、電気的連続性は、蛇行金属配線および少なくとも１つの金属くし形、もしくは、蛇行金属配線または少なくとも１つの金属くし形の間で調べられる。電流が、蛇行金属配線間および金属くし形間、もしくは、蛇行金属配線間または金属くし形間を流れることができるとき、そのことは、導体があるべきではない間隙の間でブリッジ（または、短絡）が生じていることを意味する。

しかしながら、大部分の電気的欠陥プロセス・モニタの単純化した設計は、設計空間の一部分だけを抽出しており、プロセス開発および製品開発は、多くの場合、二次元画像効果および画像線形性を無視して、電気的に行われている。したがって、一般に、電気回路試験を用いる速くて効率的な方法は、イメージング性能の定性的評価には使用できない。

多数の特許が、従来の欠陥モニタ検査構造または検査構造の変更を示しており、典型的な特許としては、米国特許第３，９８３，４７９号、第４，１４４，４９３号、第４，８０１，８６９号、第６，３６２，６３４号、および第６，７６２，４３４号などがある。これらの特許で開示された検査構造は有用であるが、それでもなお、半導体製造プロセスの効率を向上させるであろう、より信頼性の高い検査構造に対する技術の必要性がある。
米国特許第３，９８３，４７９号 米国特許第４，１４４，４９３号 米国特許第４，８０１，８６９号 米国特許第６，３６２，６３４号 米国特許第６，７６２，４３４号

先行技術の問題および欠陥を考慮して、本発明の目的は、ウェハなどの半導体製品の製造時に引き起こされたプロセス画像誘起欠陥を判定する（検出する）方法を提供することである。

さらに他の目的および利点は、一部は自明であり、一部は本明細書から明らかになるであろう。

上記の、および当業者にとって明らかな他の目的は、スルー・ピッチ画像線形性および二次元画像忠実性の全般的な問題に対する感度を提供するための、従来の蛇行形およびくし形欠陥検査構造、もしくは、蛇行形（ｓｅｒｐｅｎｔｉｎｅ）またはくし形（ｃｏｍｂ）欠陥検査構造の変更に関する本発明において実現される。一般に、変更は、通常、直線的なパターンの局所歪曲として説明できるものであり、フル・チップ機能フィードバックが有用となる以前に、配線設計および様々なピッチにおける屈曲が、マスク補正またはプロセス・セットアップに関する問題点を際立たせることができる。

回路切断または短絡に対する検査の元の機能を完全に保持することができ、付加的な設計の「不動産」は必要ではなく、付加的な処理費用も検査費用も発生しない。局所歪曲または変更の設計は柔軟性に富み、検査を実施したいパラメータ空間の近接度に応じて調整でき、多数の例が以下に示される。さらに、所望の感度に応じて、元の欠陥モニタの全域、または小さい区域のみが歪曲されうる。

従来の蛇行形およびくし形検査構造が、図１、および図６〜図１０に示されており、本発明に基づいて変更された検査構造が、図２、および図７〜図１１に示されている。

従来の欠陥モニタに対する変更は、大雑把に言えば、通常、直線的なパターンの局所歪曲として説明でき、欠陥検査構造に対する設計形状の体系的導入を用いることにより、ウェハ上でプロセス画像誘起欠陥が発生する可能性が高い、小さい操作プロセス・ウィンドウを有する所望の回路パターン内の形状の画像不良に対する設計パラメータ空間を抽出する。例えば、所望のパターンのプロセス・ウィンドウは、高感度の設計ピッチおよびデューティ・レシオを決定するために、図３に示されているようなシミュレーションまたは実験により分析されうる。その後、製品マスク回路パターンを模擬するために、１つ以上のこれらの高感度フィーチャが、欠陥検査構造設計に組み入れられる。画像化後に、欠陥検査構造は、検査回路内の短絡または不連続部を判定するために検査される。検査回路内に全く欠陥がないとき、製品画像回路は、検査回路と同様に欠陥がないとみなされる。

図３のフォト・プロセスの場合では、マスク製作プロセスおよび設計プロセスの制限に起因して、小さいプロセス・ウィンドウを有する明確なピッチが特定されうる。電気的モニタを用いて定期的に、ピッチＡ、Ｂ、Ｃ、およびＤのフィーチャの不良を抽出するべきである。その後、これらのピッチのフィーチャは、図２、および図７〜図１１に示されているように、他の直線的なパターンの局所歪曲として挿入されるべきである。

本発明の変更された欠陥検査構造を用いて、フル・チップ機能フィードバックが有用となる以前に、電気的に簡素な検査欠陥構造回路が、実際の製品レイアウトを模擬することができ、かつマスク補正またはプロセス・セットアップに関する問題点を際立たせることができる。所望の感度に応じて、元の欠陥モニタの全域、または小さい区域のみが歪曲されうる。

回路切断または短絡に対する検査の元の機能を完全に保持することができ、付加的な設計の「不動産」は必要ではなく、付加的な処理費用も検査費用も発生しない。

本発明の方法を実行するために、図４及び図５に示した設計パラメータ空間が、可能性が高いプロセス不良の領域を決定するために実験的に（または他の任意の方法で）調べられ、所与の欠陥検査構造のレイアウトが、可能性が高いプロセス不良を有する設計パラメータ空間の領域において変更される。

許容されたレイアウトの変形の有意な抽出が、欠陥検査構造に組み入れられる限り、このような変更の細部は、多種多様でありうる。図２、および図７〜図１１は、このような変更の例である。

新規であると考えられる本発明の特徴、および本発明の要素特性は添付の請求項で詳しく説明される。図は、あくまで例を示したに過ぎず、原寸に比例するように作図されてはいない。しかしながら、本発明自体の構成、および動作の方法の両方に関しては、添付図面と照らしあわせて、以下に示す詳細な説明を参照することにより、最も良く理解できる。

上述したように、欠陥検査構造は公知であり、一般に、回路の連続性および短絡を検査するための蛇行配線、第１のくし形、および場合により第２のくし形を含む。このような検査構造の特許は、米国特許第６，７６２，４３４号に示されており、この特許は、参照により本明細書の一部となっている。

一般に、出願人の発明は、ウェハ製造プロセスの画像化部分の信頼性を高めるために、先行技術の従来の欠陥検査構造を変更することに関する。変更された欠陥検査構造は、製造プロセスに劣化が生じた場合に、画像誘起回路欠陥を引き起こす可能性が高いマスク上の製品パターンを模擬することが好ましい。変更された欠陥検査構造は、一般的に、製品の切り溝またはフレーム内に配置され、通常、プロセス管理の一部としてモニタされる。一般的に、製品マスクの１つ以上の分離したフィーチャまたは回路フィーチャが、欠陥検査構造に組み入れられており、少なくとも部分的に製品マスク設計を模擬することが好ましい。

ここで図を参照すると、図１は、数字１０のような回路切断検査用の従来の蛇行構造を示す。欠陥構造は、一様な蛇行配線１４により接続された検査端子領域１２ａおよび１２ｂを有する。一般に、検査電圧は、蛇行配線１４内の回路の連続性があるかどうかを判断するために、端子領域１２ａと１２ｂのどちらか、または両方に印加される。

対照的に、図２は、図１のような従来の蛇行形欠陥検査構造が、欠陥検査構造１６を形成するように本発明の方法で変更された状態を示す。同様に、検査端子領域１８ａおよび１８ｂが、回路の連続性を検査するために使用されるが、リソグラフィー・プロセスのプロセス誘起不良の検出に対してより高感度である分離したフィーチャを提供するために、分離した領域２２（Ａ）、２４（Ｂ）、および２６（Ｃ）が蛇行配線パターン２０に挿入されており、この分離したフィーチャは、製品マスクの類似の分離したフィーチャを模擬する。また、他の分離した領域も、構造１６内に存在することに注目すべきである。

図３を参照すると、例えば図２に示したような従来の蛇行構造の変更について、一般的に説明されうる。プロセス・ウィンドウと、マスク・レイアウトの一部分に対するピッチとの対比を示すグラフは、ピッチが拡大するにつれて、プロセス・ウィンドウが減少することを示す。この例では、分離したフィーチャは、図３に示された低いプロセス・ウィンドウに一致するように点Ａ、Ｂ、およびＣで蛇行構造に組み込まれている。このようにして、図１の一様な蛇行構造１０が、このような分離したフィーチャを組み込むように図２に示したように変更され、これらの分離したフィーチャは、ウェハ表面上にリソグラフ印刷されるべきマスク製品パターンを模擬するであろう。

ここで図４を参照すると、欠陥モニタの効果的な欠陥モニタリング空間が、数字２８で示されているように機能的なフィーチャ幅と、フィーチャ間隔との対比のプロットで示されている。領域３０は、プロセス画像誘起不良が発生する可能性が高い、小さい画像プロセス・ウィンドウを示す。領域３２では、プロセス画像誘起不良を有する可能性が低い。通常、従来の欠陥構造は、可能性が高いプロセス不良領域３０の中の点３４および３６に対するデータを提供する。

ここで図５を参照すると、図２のＡ、Ｂ、およびＣなどのフィーチャを組み込むことによる従来の欠陥モニタの変更が示されており、それぞれ点Ａ、Ｂ、Ｃに関連する領域３８、４０、および４２で示された、可能性が高いプロセス不良の付加的な点を追加することにより、従来の欠陥モニタの有効性を高めている。

本発明の方法を用いて、図６〜図１１では、本発明の方法を用いることの有効性を示す。

図６は、回路切断検査用の従来の蛇行構造である（図１に示した構造と同じである）。図７は、分離した領域４８および５０、ならびにフィーチャ５２を含む、変更された欠陥検査構造を示し、この変更された構造の設計は、プロセス画像誘起不良の判定に対して図６よりも高感度である。フィーチャ５２は、例えば、検査用の端子領域でありうる。

同様に、図８は、回路短絡検査用の従来のくし形構造５４を示し、この構造は一様な設計であり、画像線形性に関する問題に対して感度が低い。くし形配線５６ａ〜５６ｇは、間の空間にくし形配線５８ａ〜５８ｇを配置する。端子領域は、５６ａ’および５８ａ’として示されている。

図９は、検査欠陥構造６０を形成するために、本発明に基づいて変更された図８の従来のくし形構造を示す。くし形配線６２ａ〜６２ｇおよび６４ａ〜６４ｇは変更されており、特に、フィーチャ６６、６８、および７０を含む。

さらに、図１０は、一様な設計の組み合わせ型の蛇行およびくし形欠陥検査構造７４を示す。

図１１は、数字７６のような変更された図１０の蛇行およびくし形構造を示し、この構造では、プロセス画像誘起エラーの検出を向上させるために、多数の分離した配線および間隔を組み合わせる。

図１２を参照すると、本発明の方法のフローチャートが示されている。ステップ１００は、半導体ウェハ製造プロセスの画像化部分の初期化である。ステップ１１０では、プロセス画像誘起不良を引き起こす可能性が高い回路設計の分離したフィーチャ、および他のフィーチャを判定するために、製品マスク回路設計が分析される。ステップ１２０では、プロセス画像誘起欠陥を引き起こす可能性が高い製品マスクの分離したフィーチャ、または回路フィーチャのうちの１つ以上を含むように、従来の欠陥検査構造が変更され、その変更された構造は、少なくとも部分的に製品マスク設計を模擬する。ステップ１３０では、変更された欠陥検査構造が、製品マスク上に組み込まれる。その後、ステップ１４０では、画像化プロセスが実行され、欠陥検査構造が、回路不良および短絡不良について検査される。全く不良がないとき、ステップ１６０で、製造プロセスが続行する。プロセス画像誘起不良があるとき、ステップ１７０で、ウェハが破棄される。ウェハが破棄されるとき、問題を解決できて、かつプロセスをステップ１４０に戻して、再び画像化プロセスを実行することができるかについて判断するために、設備が検査されうる。また、検査欠陥構造を変更して、プロセスをステップ１２０に戻すことができる。

本発明は、特に、具体的な好ましい実施形態に関連して説明されたが、上述の説明を考慮すれば、当業者にとって多数の代替手段、変更、および変形が明らかであろうことは自明である。したがって、添付の請求項は、本発明の正確な範囲および精神から逸脱しない、いかなる代替手段、変更、および変形をも包含するであろうことが想定される。

半導体回路内の連続性を検査する従来の蛇行形欠陥検査構造を示す図である。 ＯＰＣ不良または画像プロセス・セットアップのエラーを検知するための分離した配線および間隔を示す、本発明の変更された蛇行形検査構造の図である。 プロセス・ウィンドウと、多数の異なった配線ピッチを含むマスク・パターンに対するピッチとの対比を示すグラフである。 フィーチャ間隔とフィーチャ幅との対比、およびプロセス画像誘起不良が発生する可能性が高い小さい画像プロセス・ウィンドウの境界決定領域を示すグラフである。 フィーチャ間隔とフィーチャ幅との対比のグラフであり、プロセス画像誘起不良に対する欠陥モニタ設計空間をより効果的に抽出するために、欠陥モニタのどこが変更されたかを示す。 半導体回路内の連続性を検査する従来の蛇行形検査構造の図であり、図１に示したものと同じである。 図６の蛇行形検査構造の変更の図であり、この欠陥検査構造は、より効果的にウェハ内のプロセス画像誘起欠陥を検査する。 回路短絡検査用の従来のくし形構造の図である。 より効果的にウェハ内のプロセス画像誘起欠陥を検査するために、本発明に基づいて変更された図８のくし形構造の図である。 従来の結合型の、回路切断検査用の蛇行構造および回路短絡検査用のくし形構造の図である。 より効果的にウェハ内のプロセス画像誘起欠陥の回路切断検査および回路短絡検査を実施するために、本発明に基づいて変更された図１０の欠陥検査構造の図である。 本発明の方法を示すフローチャートである。

Claims (6)

1. 半導体製品の製造時に作り出されたプロセス画像誘起欠陥を検出する方法であって、
   プロセス画像誘起不良を引き起こす可能性が高い回路の分離したフィーチャ、および他の回路フィーチャを判定するために、製品マスク回路を分析するステップと、
   プロセス画像誘起不良を引き起こす可能性が高い前記分離したフィーチャ、または回路フィーチャのうちの１つ以上を含む欠陥検査構造を提供するステップと、
   前記欠陥検査構造を前記製品マスク上に組み込むステップと、
   画像化プロセスを実行するステップと、
   電気的不良について前記欠陥検査構造を検査して、前記検査の結果に基づいて前記方法を続行するステップとを有する方法。
2. 前記欠陥検査構造が、前記製品マスク回路の前記分析に基づいて変更された従来の対称的な欠陥検査構造である、請求項１に記載の方法。
3. 前記従来の欠陥検査構造が、回路内の連続性を検査する蛇行形検査構造である、請求項２に記載の方法。
4. 前記従来の欠陥検査構造が、回路短絡検査用のくし形構造である、請求項２に記載の方法。
5. 前記従来の欠陥検査構造が、従来の結合型の、回路切断検査用の蛇行構造および回路短絡検査用のくし形構造である、請求項２に記載の方法。
6. 前記欠陥検査構造が、前記製品マスクの切り溝または廃棄可能部分の中に製作される、請求項２に記載の方法。

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