JPH11317435A - 装置能力測定による近接効果測定方法及び装置 - Google Patents
装置能力測定による近接効果測定方法及び装置Info
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- JPH11317435A JPH11317435A JP10361243A JP36124398A JPH11317435A JP H11317435 A JPH11317435 A JP H11317435A JP 10361243 A JP10361243 A JP 10361243A JP 36124398 A JP36124398 A JP 36124398A JP H11317435 A JPH11317435 A JP H11317435A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
(57)【要約】
【課題】 従来技法による問題に鑑み、ウエハ上に形成
された特定領域の長さの正確な測定を行って近接効果の
正確な定量化を実現させること。 【解決手段】 ＭＯＳトランジスタを含んだ検査デバイ
スをウエハ上に加工処理し、該検査デバイスのＭＯＳト
ランジスタの電流値を測定し、前記検査デバイスのＭＯ
Ｓトランジスタの測定電流値に基づいて、該検査デバイ
スの加工処理中に誘起された近接効果を検出する。
された特定領域の長さの正確な測定を行って近接効果の
正確な定量化を実現させること。 【解決手段】 ＭＯＳトランジスタを含んだ検査デバイ
スをウエハ上に加工処理し、該検査デバイスのＭＯＳト
ランジスタの電流値を測定し、前記検査デバイスのＭＯ
Ｓトランジスタの測定電流値に基づいて、該検査デバイ
スの加工処理中に誘起された近接効果を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ上に
デバイスを形成する処理における近接効果を測定するた
めの方法及び装置に関する。本発明は半導体の加工処理
に関するものであり、より詳細には集積回路の加工処理
中に引き起こされる近接効果の補償に関するものであ
る。
デバイスを形成する処理における近接効果を測定するた
めの方法及び装置に関する。本発明は半導体の加工処理
に関するものであり、より詳細には集積回路の加工処理
中に引き起こされる近接効果の補償に関するものであ
る。
【０００２】
【従来の技術】フォトリソグラフィは、集積回路の加工
処理の重要な部分である。このフォトリソグラフィで
は、不透光パターンがマスク又はレチクル上に印刷さ
れ、照射光源と、半導体ウエハ上の感光性レジスト（フ
ォトレジスト）層との間に挿入される。このフォトレジ
ストの特性がポジ型ならば、照射に対してホトレジスト
の露出部分が容易に溶解し、他の場合では後続の現像ス
テップにて除去される。ポジ型フォトレジストでの露出
していない部分は残されて重合化され、現像ステップ中
には除去されない。フォトレジストの露出部分が溶解さ
れ除去された後では、ウエハにおいて残存するパターン
化されたフォトレジスト層が保護層として、例えばドー
パントのデポジッションの阻止や、残存するフォトレジ
スト下方の１つ又は複数の層のエッチングからの保護の
ために用いられる。
処理の重要な部分である。このフォトリソグラフィで
は、不透光パターンがマスク又はレチクル上に印刷さ
れ、照射光源と、半導体ウエハ上の感光性レジスト（フ
ォトレジスト）層との間に挿入される。このフォトレジ
ストの特性がポジ型ならば、照射に対してホトレジスト
の露出部分が容易に溶解し、他の場合では後続の現像ス
テップにて除去される。ポジ型フォトレジストでの露出
していない部分は残されて重合化され、現像ステップ中
には除去されない。フォトレジストの露出部分が溶解さ
れ除去された後では、ウエハにおいて残存するパターン
化されたフォトレジスト層が保護層として、例えばドー
パントのデポジッションの阻止や、残存するフォトレジ
スト下方の１つ又は複数の層のエッチングからの保護の
ために用いられる。
【０００３】投影式フォトリソグラフィプロセスの１つ
のタイプでは、マスク（全体的なウエハパターンも含
む）が用いられる。これはウエハに密着して配設され
る。このプロセスでは、マスクイメージをウエハ表面に
集束するためにレンズ系は必要とされない。投影式フォ
トリソグラフィプロセスの他のタイプでは、ウエハから
離間されたマスクが用いられる。この場合はレンズ系が
マスクとウエハの間に介挿されウエハ全体にマスクパタ
ーンを集束するために用いられる。
のタイプでは、マスク（全体的なウエハパターンも含
む）が用いられる。これはウエハに密着して配設され
る。このプロセスでは、マスクイメージをウエハ表面に
集束するためにレンズ系は必要とされない。投影式フォ
トリソグラフィプロセスの他のタイプでは、ウエハから
離間されたマスクが用いられる。この場合はレンズ系が
マスクとウエハの間に介挿されウエハ全体にマスクパタ
ーンを集束するために用いられる。
【０００４】投影式フォトリソグラフィプロセスの改善
タイプでは、レチクルが用いられており、このレチクル
にはシングルダイや比較的小さなウエハ部分のためのパ
ターンも含まれている。このプロセスではステッパーが
用いられ、この場合レチクルは、典型的にはウエハから
５０ｃｍ〜１ｍほど離されて取り付けられ、レンズ系は
比較的小さなウエハ部分のレチクルパターンをフォトレ
ジスト露出のために集束する。その後でウエハはレチク
ルイメージに対して僅かに相対的にシフトされ、露光過
程は、連続した同じパターンのレチクルによって露光が
全てのウエハに行き渡るまで繰り返される。
タイプでは、レチクルが用いられており、このレチクル
にはシングルダイや比較的小さなウエハ部分のためのパ
ターンも含まれている。このプロセスではステッパーが
用いられ、この場合レチクルは、典型的にはウエハから
５０ｃｍ〜１ｍほど離されて取り付けられ、レンズ系は
比較的小さなウエハ部分のレチクルパターンをフォトレ
ジスト露出のために集束する。その後でウエハはレチク
ルイメージに対して僅かに相対的にシフトされ、露光過
程は、連続した同じパターンのレチクルによって露光が
全てのウエハに行き渡るまで繰り返される。
【０００５】既に周知のように、いくつかのフォトリソ
グラフィが用いられている場合の解像度の主な限界要因
は光の回折である。そこでは光がマスクパターンやレチ
クルパターンの周辺で曲折する。この回折のためにマス
クやレチクルパターンではこのパターンイメージがウエ
ハ表面に投影される際に僅かなゆがみが生じる。このゆ
がみはしばしば近接効果として引用される。
グラフィが用いられている場合の解像度の主な限界要因
は光の回折である。そこでは光がマスクパターンやレチ
クルパターンの周辺で曲折する。この回折のためにマス
クやレチクルパターンではこのパターンイメージがウエ
ハ表面に投影される際に僅かなゆがみが生じる。このゆ
がみはしばしば近接効果として引用される。
【０００６】従来のマスクやレチクルを用いた従来形の
投影式フォトリソグラフィ技法によれば、ウエハ表面上
に形成される密なラインパターンのライン幅は、マスク
又はレチクル上の全てのライン幅が同じであっても、粗
いラインパターンのライン幅よりも狭くなる。そのよう
なケースではポジティブフォトレジストが用いられると
ころではマスクやレチクルの不透光部分がこれらのライ
ンやウエハ上に形成される他の特定領域に対応し、ネガ
ティブフォトレジストが用いられている所では、マスク
やレチクルの透明部分が前記ラインやウエハ上に形成さ
れる他の特定領域に対応して反対の効果を引き起こす。
投影式フォトリソグラフィ技法によれば、ウエハ表面上
に形成される密なラインパターンのライン幅は、マスク
又はレチクル上の全てのライン幅が同じであっても、粗
いラインパターンのライン幅よりも狭くなる。そのよう
なケースではポジティブフォトレジストが用いられると
ころではマスクやレチクルの不透光部分がこれらのライ
ンやウエハ上に形成される他の特定領域に対応し、ネガ
ティブフォトレジストが用いられている所では、マスク
やレチクルの透明部分が前記ラインやウエハ上に形成さ
れる他の特定領域に対応して反対の効果を引き起こす。
【０００７】結果的にウエハは、粗もしくは密のパター
ン特性に依存した特定領域サイズを含む。このことは予
測できない特定領域サイズを引き起こす。特に集積回路
設計仕様の慣用形態においては、この予測のつかない特
定領域サイズ発生の結果として、電気特性の相違などの
様々な問題が生じることがわかっている。いくつかのケ
ースでは、他の近くの特定領域の影響による特定領域サ
イズの変化が近接効果として知られている。以下の明細
書では、この特定領域を複数のラインとし、この領域は
幾何学的な形状を有するものとする。但しこれはライン
への限定を意味するものではない。
ン特性に依存した特定領域サイズを含む。このことは予
測できない特定領域サイズを引き起こす。特に集積回路
設計仕様の慣用形態においては、この予測のつかない特
定領域サイズ発生の結果として、電気特性の相違などの
様々な問題が生じることがわかっている。いくつかのケ
ースでは、他の近くの特定領域の影響による特定領域サ
イズの変化が近接効果として知られている。以下の明細
書では、この特定領域を複数のラインとし、この領域は
幾何学的な形状を有するものとする。但しこれはライン
への限定を意味するものではない。
【０００８】図１のａ及びｂには簡単な金属化過程に関
する近接効果が示されている。図１ａではウエハ１０は
その表面上に形成される二酸化珪素１２からなるパター
ン化されていない層を有している。金属層１４（典型的
にはアルミニウム）は、ウエハ１０の表面上で二酸化珪
素１２の上方に従来技法を用いてデポジットされる。ポ
ジティブフォトレジストは、ウエハ１０の表面上に完全
にコーティングされるように設けられている。周知の技
法を用いることにより、このウエハ表面はレチクルパタ
ーンに従って当該レチクルを通過した照射光に選択的に
さらされる。このレチクルパターンは、照射光ブロック
部分１６,１８によって表される。このレチクルパター
ンはランプからの照射光をブロックし、これはフォトレ
ジストの露出に利用される。下方に向いた矢印２０は、
ランプからの部分的に可干渉性の照射光２０を表してい
る。レンズ２２はレチクルイメージをウエハ１０表面に
集束している。図１ａの横軸にはウエハ１０に沿った距
離が示されており、縦軸にはウエハ１０表面の照射光の
強度が示されている。
する近接効果が示されている。図１ａではウエハ１０は
その表面上に形成される二酸化珪素１２からなるパター
ン化されていない層を有している。金属層１４（典型的
にはアルミニウム）は、ウエハ１０の表面上で二酸化珪
素１２の上方に従来技法を用いてデポジットされる。ポ
ジティブフォトレジストは、ウエハ１０の表面上に完全
にコーティングされるように設けられている。周知の技
法を用いることにより、このウエハ表面はレチクルパタ
ーンに従って当該レチクルを通過した照射光に選択的に
さらされる。このレチクルパターンは、照射光ブロック
部分１６,１８によって表される。このレチクルパター
ンはランプからの照射光をブロックし、これはフォトレ
ジストの露出に利用される。下方に向いた矢印２０は、
ランプからの部分的に可干渉性の照射光２０を表してい
る。レンズ２２はレチクルイメージをウエハ１０表面に
集束している。図１ａの横軸にはウエハ１０に沿った距
離が示されており、縦軸にはウエハ１０表面の照射光の
強度が示されている。
【０００９】ウエハ表面上の照射光強度をみれば、照射
光ブロック部分１６及び１８の下方では光の回折のため
に所定の低レベルの光強度が存在している。これにより
直線経路における光波の遷移は、照射光ブロック部分１
６,１８の回りで曲折している。その結果、フォトレジ
ストの付加的な領域が光の回折のために露光にさらされ
る。この回折の結果として照射光２０からの光波が構造
的にも非構造的にも光の回折結果としての相互干渉下に
おかれる。それ故に、構造的な干渉により光強度が増加
している個所では、フォトレジストがより露出される。
この回折の程度は、光コヒーレンスの関数となる。この
場合はレンズの開放数値やその他の周知の係数が用いら
れる。
光ブロック部分１６及び１８の下方では光の回折のため
に所定の低レベルの光強度が存在している。これにより
直線経路における光波の遷移は、照射光ブロック部分１
６,１８の回りで曲折している。その結果、フォトレジ
ストの付加的な領域が光の回折のために露光にさらされ
る。この回折の結果として照射光２０からの光波が構造
的にも非構造的にも光の回折結果としての相互干渉下に
おかれる。それ故に、構造的な干渉により光強度が増加
している個所では、フォトレジストがより露出される。
この回折の程度は、光コヒーレンスの関数となる。この
場合はレンズの開放数値やその他の周知の係数が用いら
れる。
【００１０】図から明らかなように、閾値強度レベルＬ
TH以上の光にさらされたフォトレジストは、現像中に溶
解して除去される。この閾値強度レベルＬTHは図１ａの
縦軸に示されている。
TH以上の光にさらされたフォトレジストは、現像中に溶
解して除去される。この閾値強度レベルＬTHは図１ａの
縦軸に示されている。
【００１１】ウエハ１０が露光パターンに十分にさらさ
れ、露光されたフォトレジストが除去された後では、フ
ォトレジスト部分２４が残される。この実施例では、こ
のフォトレジスト部分２４の幅は０.７４ミクロンであ
る。次に、露光された金属層１４が周知の技法を用いて
異方性エッチングされる。その後でフォトレジスト部分
２４は、フォトレジスト除去剤によって除去される。そ
の際残存する二酸化珪素１２も所期のように除去するこ
とも可能である。その結果残存するのは並行した金属ラ
イン２６,２８を含んだ金属パターンである。それらの
幾何学形状は、照射光ブロック部分１６,１８の幾何学
形状と照射光ブロック間の離間距離に応じている。この
照射光ブロック部分１６,１８の幅は、０.７４ミクロン
の金属ラインの幅に相応している。この実施例では、こ
れらの金属ライン２６,２８の中心間のピッチないし距
離が３ミクロンである。それ故にこの実施例では、並行
した金属ライン２６,２８に対して３ミクロンのピッチ
が、照射光ブロック部分１６からの回折による金属ライ
ン２８への干渉と、照射光ブロック部分１８からの回折
による金属ライン２６への干渉を生じさせないための十
分な大きさとなる。
れ、露光されたフォトレジストが除去された後では、フ
ォトレジスト部分２４が残される。この実施例では、こ
のフォトレジスト部分２４の幅は０.７４ミクロンであ
る。次に、露光された金属層１４が周知の技法を用いて
異方性エッチングされる。その後でフォトレジスト部分
２４は、フォトレジスト除去剤によって除去される。そ
の際残存する二酸化珪素１２も所期のように除去するこ
とも可能である。その結果残存するのは並行した金属ラ
イン２６,２８を含んだ金属パターンである。それらの
幾何学形状は、照射光ブロック部分１６,１８の幾何学
形状と照射光ブロック間の離間距離に応じている。この
照射光ブロック部分１６,１８の幅は、０.７４ミクロン
の金属ラインの幅に相応している。この実施例では、こ
れらの金属ライン２６,２８の中心間のピッチないし距
離が３ミクロンである。それ故にこの実施例では、並行
した金属ライン２６,２８に対して３ミクロンのピッチ
が、照射光ブロック部分１６からの回折による金属ライ
ン２８への干渉と、照射光ブロック部分１８からの回折
による金属ライン２６への干渉を生じさせないための十
分な大きさとなる。
【００１２】図１ｂには、図１ａの金属ライン２６,２
８の場合よりも小さなピッチを有する（つまり密度の高
い）金属ライン３０,３１,３２がパターン化されている
類似の実施例が示されている。ここでは金属ライン３
０,３１,３２間のピッチは１.５ミクロンである。その
結果、図示のようにこれらの金属ライン３０,３１,３２
の長さは、たとえレチクルの照射光ブロック部分４０〜
４２の幅が図１ａの照射光ブロック部分１６,１８の幅
と同じであっても、０.７４ミクロンよりも短い。この
理由は照射光ブロック部分４０〜４２が相互に十分に密
に位置しているからである。それにより照射光ブロック
部分４０と４２からの回折は、中央の照射光ブロック部
分４１下方の相当量のフォトレジストを閾値強度ＬTH以
上の露光にさらさせる。また照射光ブロック部分４１か
らの回折効果は照射光ブロック部分４０及び４２下方の
相当量のフォトレジストを閾値強度ＬTH以上の露光にさ
らさせる。その結果として金属ライン３１は、金属ライ
ン３０及び３２よりも狭くなる。なぜなら、金属ライン
３１の長さは、その両側で照射光ブロック部分４０及び
４２に基づく回折の影響によって低減されるからであ
る。
８の場合よりも小さなピッチを有する（つまり密度の高
い）金属ライン３０,３１,３２がパターン化されている
類似の実施例が示されている。ここでは金属ライン３
０,３１,３２間のピッチは１.５ミクロンである。その
結果、図示のようにこれらの金属ライン３０,３１,３２
の長さは、たとえレチクルの照射光ブロック部分４０〜
４２の幅が図１ａの照射光ブロック部分１６,１８の幅
と同じであっても、０.７４ミクロンよりも短い。この
理由は照射光ブロック部分４０〜４２が相互に十分に密
に位置しているからである。それにより照射光ブロック
部分４０と４２からの回折は、中央の照射光ブロック部
分４１下方の相当量のフォトレジストを閾値強度ＬTH以
上の露光にさらさせる。また照射光ブロック部分４１か
らの回折効果は照射光ブロック部分４０及び４２下方の
相当量のフォトレジストを閾値強度ＬTH以上の露光にさ
らさせる。その結果として金属ライン３１は、金属ライ
ン３０及び３２よりも狭くなる。なぜなら、金属ライン
３１の長さは、その両側で照射光ブロック部分４０及び
４２に基づく回折の影響によって低減されるからであ
る。
【００１３】図１ａと図１ｂに基づいて前述したような
近接効果の不所望な結果は、典型的な例である。しかし
ながらこの近接効果は、特定領域の幾何学形状や材料に
かかわらず、フォトリソグラフィ処理においては固有の
ものであることを理解するべきである。
近接効果の不所望な結果は、典型的な例である。しかし
ながらこの近接効果は、特定領域の幾何学形状や材料に
かかわらず、フォトリソグラフィ処理においては固有の
ものであることを理解するべきである。
【００１４】さらに半導体ウエハ上のエッチングも不所
望な近接効果に結び付く。この場合はこの近接効果が光
の回折に基づくのではなく、例えば残余ポリマーか半導
体表面からの剥離材料の移動に基づく。またいくつかの
例では、この近接効果がエッチング過程において異なる
エッチングレートを生じさせる。これはエッチングされ
る特定領域のパターン密度に依存している。例えばある
特定領域が密なパターンで形成されているならば、その
結果としてそこのエッチングレートは高まり、また別の
特定領域が他のものよりも粗いパターンで形成されてい
るならば、その個所のエッチングレートは低くなる。
望な近接効果に結び付く。この場合はこの近接効果が光
の回折に基づくのではなく、例えば残余ポリマーか半導
体表面からの剥離材料の移動に基づく。またいくつかの
例では、この近接効果がエッチング過程において異なる
エッチングレートを生じさせる。これはエッチングされ
る特定領域のパターン密度に依存している。例えばある
特定領域が密なパターンで形成されているならば、その
結果としてそこのエッチングレートは高まり、また別の
特定領域が他のものよりも粗いパターンで形成されてい
るならば、その個所のエッチングレートは低くなる。
【００１５】従ってリソグラフィプロセスとエッチング
プロセスを集積回路の加工処理に用いるならば、近接効
果の影響を監視し補正しなければならない。近接効果の
監視は、リソグラフィプロセスとエッチングプロセスに
よって形成される特定領域の長さの測定によるのが慣用
的である。一般的にリソグラフィプロセスやエッチング
プロセスからの結果としての特定領域の長さは、レジス
タンスアプローチや電子顕微鏡によって測定される。こ
の電子顕微鏡は正確な長さの測定という点では秀でてい
るが、しかしながら時間とコストがかかり、集積回路に
とって破壊的な影響もあるため現実的な解決策とはいい
がたい。レジスタンスアプローチによれば、形成された
特定領域のシートレジスタンスが測定される。このシー
トレジスタンスは、形成された特定領域の長さの計算に
用いられる。その後でこの測定された長さは、特定領域
の所期の長さと比較され、許容レベルを超える偏差があ
る場合には、近接効果の補償のためのマスク又はレチク
ルを改める光学的近接補正（ＯＰＣ）が実行される。
プロセスを集積回路の加工処理に用いるならば、近接効
果の影響を監視し補正しなければならない。近接効果の
監視は、リソグラフィプロセスとエッチングプロセスに
よって形成される特定領域の長さの測定によるのが慣用
的である。一般的にリソグラフィプロセスやエッチング
プロセスからの結果としての特定領域の長さは、レジス
タンスアプローチや電子顕微鏡によって測定される。こ
の電子顕微鏡は正確な長さの測定という点では秀でてい
るが、しかしながら時間とコストがかかり、集積回路に
とって破壊的な影響もあるため現実的な解決策とはいい
がたい。レジスタンスアプローチによれば、形成された
特定領域のシートレジスタンスが測定される。このシー
トレジスタンスは、形成された特定領域の長さの計算に
用いられる。その後でこの測定された長さは、特定領域
の所期の長さと比較され、許容レベルを超える偏差があ
る場合には、近接効果の補償のためのマスク又はレチク
ルを改める光学的近接補正（ＯＰＣ）が実行される。
【００１６】特定領域の長さの測定に対し従来のレジス
タンスアプローチを用いた場合の問題は、測定したレジ
スタンスが測定すべき特定領域の長さに必ずしも正確に
一致しないことである。従ってこの手法が実施された場
合には、測定レジスタンスから算出された長さは精度に
乏しい。その結果近接効果は正確に定量化されない。
タンスアプローチを用いた場合の問題は、測定したレジ
スタンスが測定すべき特定領域の長さに必ずしも正確に
一致しないことである。従ってこの手法が実施された場
合には、測定レジスタンスから算出された長さは精度に
乏しい。その結果近接効果は正確に定量化されない。
【００１７】
【発明が解決しようとする課題】本発明の課題は、前述
したような従来技法による問題に鑑み、ウエハ上に形成
された特定領域の長さの正確な測定を行って近接効果の
正確な定量化を実現させることである。
したような従来技法による問題に鑑み、ウエハ上に形成
された特定領域の長さの正確な測定を行って近接効果の
正確な定量化を実現させることである。
【００１８】
【課題を解決するための手段】上記課題は本発明によ
り、ＭＯＳトランジスタを含んだ検査デバイスをウエハ
上に加工処理し、該検査デバイスのＭＯＳトランジスタ
の電流値を測定し、前記検査デバイスのＭＯＳトランジ
スタの測定電流値に基づいて、該検査デバイスの加工処
理中に誘起された近接効果を検出するようにして解決さ
れる。
り、ＭＯＳトランジスタを含んだ検査デバイスをウエハ
上に加工処理し、該検査デバイスのＭＯＳトランジスタ
の電流値を測定し、前記検査デバイスのＭＯＳトランジ
スタの測定電流値に基づいて、該検査デバイスの加工処
理中に誘起された近接効果を検出するようにして解決さ
れる。
【００１９】既に既述したように、本発明は集積回路の
加工処理中に生じた近接効果の定量化のための改善され
た技法に関している。本発明は近接効果の定量化に対
し、半導体ウエハ上に形成されたアクティブな特定領域
を用いている。本発明によれば、アクティブな特定領域
に対するデバイス能力が測定され、この測定されたデバ
イス能力に従ってアクティブな特定領域に対する長さが
検出される。そして加工処理プロセスは、この検出され
た長さに基づいて評価され及び/又は補償される。本発
明の有利な実施例によれば、このアクティブな特定領域
は、ＭＯＳトランジスタであり、デバイス能力は、電流
値である。
加工処理中に生じた近接効果の定量化のための改善され
た技法に関している。本発明は近接効果の定量化に対
し、半導体ウエハ上に形成されたアクティブな特定領域
を用いている。本発明によれば、アクティブな特定領域
に対するデバイス能力が測定され、この測定されたデバ
イス能力に従ってアクティブな特定領域に対する長さが
検出される。そして加工処理プロセスは、この検出され
た長さに基づいて評価され及び/又は補償される。本発
明の有利な実施例によれば、このアクティブな特定領域
は、ＭＯＳトランジスタであり、デバイス能力は、電流
値である。
【００２０】本発明は、方法と装置を含んだ複数の手法
において実施可能である。その実施例は以下の通りであ
る。
において実施可能である。その実施例は以下の通りであ
る。
【００２１】半導体ウエハ上にデバイスを形成する処理
における近接効果を測定するための方法として本発明は
以下のステップを有する。すなわち、ＭＯＳトランジス
タを含んだ検査デバイスをウエハ上に加工処理し、該検
査デバイスのＭＯＳトランジスタの電流値を測定し、前
記検査デバイスのＭＯＳトランジスタの測定電流値に基
づいて、該検査デバイスの加工処理中に誘起された近接
効果を検出する。
における近接効果を測定するための方法として本発明は
以下のステップを有する。すなわち、ＭＯＳトランジス
タを含んだ検査デバイスをウエハ上に加工処理し、該検
査デバイスのＭＯＳトランジスタの電流値を測定し、前
記検査デバイスのＭＯＳトランジスタの測定電流値に基
づいて、該検査デバイスの加工処理中に誘起された近接
効果を検出する。
【００２２】また半導体ウエハ上に形成されるデバイス
の動作能力監視方法として本発明は以下のステップを有
する。すなわち、ウエハ上に検査デバイスを加工処理
し、該検査デバイスの電流値を測定し、前記加工処理中
に誘起される近接効果を検査デバイスの測定された電流
値に基づいて検出し、所定の近接効果を用いたウエハ上
のデバイス形成処理ステップを評価する。
の動作能力監視方法として本発明は以下のステップを有
する。すなわち、ウエハ上に検査デバイスを加工処理
し、該検査デバイスの電流値を測定し、前記加工処理中
に誘起される近接効果を検査デバイスの測定された電流
値に基づいて検出し、所定の近接効果を用いたウエハ上
のデバイス形成処理ステップを評価する。
【００２３】さらにウエハ上のデバイスの加工処理中に
誘起される近接効果監視のために形成された検査側を有
する半導体ウエハとして本発明の実施例によれば、前記
検査側が、複数のＭＯＳトランジスタと、第１の近接す
る複数のダミーゲートラインと、第２の近接する複数の
ダミーゲートラインとを含んでおり、前記複数のＭＯＳ
トランジスタの各々は、ソース、ドレイン、ゲートライ
ンを含み、該ゲートラインは幅（Ｗ）と長さ（Ｌ）を備
えた実質的に矩形の形状を有しており、前記第１の近接
するダミーゲートラインの各々は、実質的に矩形の形状
を有し、さらに前記第１の近接するダミーゲートライン
の各々は、前記ＭＯＳトランジスタの１つのドレインに
近接して配置され、さらに関連するゲートラインからオ
フセット距離だけオフセットされており、前記第２の近
接するダミーゲートラインの各々は、実質的に矩形の形
状を有し、さらに前記第２の近接するダミーゲートライ
ンの各々は、前記ＭＯＳトランジスタの１つのソースに
近接して配置され、さらに関連するゲートラインからオ
フセット距離だけオフセットされている。
誘起される近接効果監視のために形成された検査側を有
する半導体ウエハとして本発明の実施例によれば、前記
検査側が、複数のＭＯＳトランジスタと、第１の近接す
る複数のダミーゲートラインと、第２の近接する複数の
ダミーゲートラインとを含んでおり、前記複数のＭＯＳ
トランジスタの各々は、ソース、ドレイン、ゲートライ
ンを含み、該ゲートラインは幅（Ｗ）と長さ（Ｌ）を備
えた実質的に矩形の形状を有しており、前記第１の近接
するダミーゲートラインの各々は、実質的に矩形の形状
を有し、さらに前記第１の近接するダミーゲートライン
の各々は、前記ＭＯＳトランジスタの１つのドレインに
近接して配置され、さらに関連するゲートラインからオ
フセット距離だけオフセットされており、前記第２の近
接するダミーゲートラインの各々は、実質的に矩形の形
状を有し、さらに前記第２の近接するダミーゲートライ
ンの各々は、前記ＭＯＳトランジスタの１つのソースに
近接して配置され、さらに関連するゲートラインからオ
フセット距離だけオフセットされている。
【００２４】本発明によって得られる利点も複数挙げら
れる。そのうちの１つの利点は、近接効果が高精度に監
視できることである。また別の利点は、アクティブな検
査領域（構造）が近接効果の監視に用いられるため、デ
バイスに係わる特性量（例えば電流値）が近接効果の定
量化のみに使用できるだけでなくデバイス能力の測定に
も使用できる。
れる。そのうちの１つの利点は、近接効果が高精度に監
視できることである。また別の利点は、アクティブな検
査領域（構造）が近接効果の監視に用いられるため、デ
バイスに係わる特性量（例えば電流値）が近接効果の定
量化のみに使用できるだけでなくデバイス能力の測定に
も使用できる。
【００２５】
【発明の実施の形態】次に本発明を図面に基づき以下に
詳細に説明する。
詳細に説明する。
【００２６】本発明は、集積回路の加工処理中に生じる
近接効果の定量化のための改善された技法に関してい
る。本発明ではこの近接効果の定量化のために、半導体
ウエハ上に形成されたアクティブな特定領域が用いられ
る。本発明によれば、このアクティブな特定領域に対す
るデバイス能力が測定され、この測定されたデバイス能
力に従って当該アクティブ特定領域に対する長さが検出
される。そして加工処理プロセスは、この検出された長
さに基づいて評価及び/又は補償調整が可能である。本
発明の１つの実施例によれば、このアクティブな特定領
域は、ＭＯＳトランジスタであり、デバイス能力は、電
流値である。
近接効果の定量化のための改善された技法に関してい
る。本発明ではこの近接効果の定量化のために、半導体
ウエハ上に形成されたアクティブな特定領域が用いられ
る。本発明によれば、このアクティブな特定領域に対す
るデバイス能力が測定され、この測定されたデバイス能
力に従って当該アクティブ特定領域に対する長さが検出
される。そして加工処理プロセスは、この検出された長
さに基づいて評価及び/又は補償調整が可能である。本
発明の１つの実施例によれば、このアクティブな特定領
域は、ＭＯＳトランジスタであり、デバイス能力は、電
流値である。
【００２７】次に本発明の実施例を図２〜６に基づいて
説明する。しかしながら本発明は、これらの図面に示さ
れている実施例に限定されるものではない。
説明する。しかしながら本発明は、これらの図面に示さ
れている実施例に限定されるものではない。
【００２８】非常に密にパッケージされたＭＯＳトラン
ジスタを備えた集積回路（例えばＲＡＭ）の加工処理に
おいては、この処理の精度が非常に重要であり、最小化
のためにはその特定領域のサイズもさらに重要である。
このような高密度化の結果として、加工処理におけるリ
ソグラフィプロセスやエッチングプロセスにおいてはま
すます近接効果が生じる。それ故にこのような不所望な
近接効果の測定と補償の必要性はますます高まってい
る。
ジスタを備えた集積回路（例えばＲＡＭ）の加工処理に
おいては、この処理の精度が非常に重要であり、最小化
のためにはその特定領域のサイズもさらに重要である。
このような高密度化の結果として、加工処理におけるリ
ソグラフィプロセスやエッチングプロセスにおいてはま
すます近接効果が生じる。それ故にこのような不所望な
近接効果の測定と補償の必要性はますます高まってい
る。
【００２９】既に既述したように、特定領域のサイズは
頻繁にシートレジスタンスによって測定されている。つ
まりこのシートレジスタンスは特定領域の長さの検出に
用いられている。この特定領域の長さが、過度に短くあ
るいは過度に長く検出されているならば、特定領域の加
工処理中に適用されるマスク又はレチクルを変更するこ
とができる。それにより特定領域の長さは近接効果にも
係わらず所期のようにすることができる。しかしながら
既に前述したようにこのアプローチには欠点が存在す
る。まず第１に、測定されたレジスタンスは、回路構成
に最も係わっているデバイス特性量ではない。第２に、
この特定領域が異なる材料の積層構造によって形成され
ているＭＯＳトランジスタの複数のゲートラインからな
っている場合には、当該レジスタンスが基本的に最下層
のレジスタンス層によって決定される。しかしながらこ
の最下層のレジスタンス層は、ゲート長さの予測には非
常に正確さに欠き非常に不適切である。なぜならこのゲ
ート構造はテーパー状のサイドを有しているからであ
り、またこの最下層のレジスタンス層自体は最小傾向に
あるからである。
頻繁にシートレジスタンスによって測定されている。つ
まりこのシートレジスタンスは特定領域の長さの検出に
用いられている。この特定領域の長さが、過度に短くあ
るいは過度に長く検出されているならば、特定領域の加
工処理中に適用されるマスク又はレチクルを変更するこ
とができる。それにより特定領域の長さは近接効果にも
係わらず所期のようにすることができる。しかしながら
既に前述したようにこのアプローチには欠点が存在す
る。まず第１に、測定されたレジスタンスは、回路構成
に最も係わっているデバイス特性量ではない。第２に、
この特定領域が異なる材料の積層構造によって形成され
ているＭＯＳトランジスタの複数のゲートラインからな
っている場合には、当該レジスタンスが基本的に最下層
のレジスタンス層によって決定される。しかしながらこ
の最下層のレジスタンス層は、ゲート長さの予測には非
常に正確さに欠き非常に不適切である。なぜならこのゲ
ート構造はテーパー状のサイドを有しているからであ
り、またこの最下層のレジスタンス層自体は最小傾向に
あるからである。
【００３０】図２には、ＭＯＳトランジスタ２００の断
面図が示されている。このＭＯＳトランジスタは、基板
２０８上に形成されたドレイン２０２，ゲート２０４，
ソース２０６を有している。周知のようにチャネルＣ
は、ドレイン２０２とソース２０６の間に形成され、ゲ
ート２０４に供給される電位によって制御される。この
トランジスタ２００のゲートの加工処理は、通常はゲー
ト２０４の側をテーパー状に剥離するエッチングプロセ
スによって行われる。つまりゲート２０４は、通常は上
方の部分が下方の部分よりも狭くなってチャネルＣを塞
いでいる。さらにゲート２０４は、通常は酸化物（例え
ばＳiＯ2）２１０と、ポリシリコン層２１２、タングス
テン（Ｗ）ないしチタニウム（Ｔｉ）層からなる積層構
造で形成されている。このゲート２０４に対する積層構
造の例が図２には示されており、これには典型的には絶
縁キャップ２１３が含まれている。この絶縁キャップ２
１３は、大抵は酸化物か窒化物で形成されている。
面図が示されている。このＭＯＳトランジスタは、基板
２０８上に形成されたドレイン２０２，ゲート２０４，
ソース２０６を有している。周知のようにチャネルＣ
は、ドレイン２０２とソース２０６の間に形成され、ゲ
ート２０４に供給される電位によって制御される。この
トランジスタ２００のゲートの加工処理は、通常はゲー
ト２０４の側をテーパー状に剥離するエッチングプロセ
スによって行われる。つまりゲート２０４は、通常は上
方の部分が下方の部分よりも狭くなってチャネルＣを塞
いでいる。さらにゲート２０４は、通常は酸化物（例え
ばＳiＯ2）２１０と、ポリシリコン層２１２、タングス
テン（Ｗ）ないしチタニウム（Ｔｉ）層からなる積層構
造で形成されている。このゲート２０４に対する積層構
造の例が図２には示されており、これには典型的には絶
縁キャップ２１３が含まれている。この絶縁キャップ２
１３は、大抵は酸化物か窒化物で形成されている。
【００３１】従来では、このゲート２０４のレジスタン
スが、ゲート２０４の長さの検出のために測定されてい
た。しかしながらこのような積層構造を有するゲートで
は、測定されたゲートレジスタンスも、この積層ゲート
の最下層のレジスタンスによって決定される。この例で
は最下層のレジスタンス材料はタングステン層２１４で
あり、この層２１４は図示の積層ゲート２０４における
最上段に位置している。それ故にこのようなレジスタン
スアプローチでは、タングステン層２１４の長さを測定
することとなり、これは図２に示されているように長さ
（ＬM1）を有している。
スが、ゲート２０４の長さの検出のために測定されてい
た。しかしながらこのような積層構造を有するゲートで
は、測定されたゲートレジスタンスも、この積層ゲート
の最下層のレジスタンスによって決定される。この例で
は最下層のレジスタンス材料はタングステン層２１４で
あり、この層２１４は図示の積層ゲート２０４における
最上段に位置している。それ故にこのようなレジスタン
スアプローチでは、タングステン層２１４の長さを測定
することとなり、これは図２に示されているように長さ
（ＬM1）を有している。
【００３２】しかしながら図２のイラストからも明らか
なように、ゲート２０４の長さは、この積層ゲート中の
最も拡幅の層、すなわち酸化物層２１０の長さで測定す
るのがよりベターである。それはポリシリコン層２１２
の底部であって、チャネルＣの長さを決定している。な
ぜならこのゲート積層構造が形成された後で、ドレイン
２０２とソース２０６を形成するイオン注入が行われド
レイン２０２とソース２０６の領域が決定されるからで
ある。
なように、ゲート２０４の長さは、この積層ゲート中の
最も拡幅の層、すなわち酸化物層２１０の長さで測定す
るのがよりベターである。それはポリシリコン層２１２
の底部であって、チャネルＣの長さを決定している。な
ぜならこのゲート積層構造が形成された後で、ドレイン
２０２とソース２０６を形成するイオン注入が行われド
レイン２０２とソース２０６の領域が決定されるからで
ある。
【００３３】本発明による改善された技法によれば、当
該の特定領域の長さ（すなわちゲート長さ）及びチャネ
ルＣの長さと、近接効果の両方が常に測定される。図２
によれば、測定されたゲート長さは、ＬM2であり、これ
は従来技法のレジスタンスアプローチによる測定された
長さＬm1よりも遙かに正確な測定値（チャネルＣの長さ
及び近接効果としても）である。
該の特定領域の長さ（すなわちゲート長さ）及びチャネ
ルＣの長さと、近接効果の両方が常に測定される。図２
によれば、測定されたゲート長さは、ＬM2であり、これ
は従来技法のレジスタンスアプローチによる測定された
長さＬm1よりも遙かに正確な測定値（チャネルＣの長さ
及び近接効果としても）である。
【００３４】次に近接効果とチャネル長さの両方の定量
化に対する本発明の改善技法を簡潔に説明する。この本
発明によれば、一連の検査デバイスが半導体ウエハ上に
形成され、特定領域長さの測定が行われ、その後で加工
処理プロセスが、近接効果のさらなる補償のために必要
なだけ変更（ないしは最適化）される。
化に対する本発明の改善技法を簡潔に説明する。この本
発明によれば、一連の検査デバイスが半導体ウエハ上に
形成され、特定領域長さの測定が行われ、その後で加工
処理プロセスが、近接効果のさらなる補償のために必要
なだけ変更（ないしは最適化）される。
【００３５】図３のａには本発明の実施例による検査デ
バイス３００が示されている。この検査デバイス３００
は、ドレイン３０２と、ソース３０４と、ゲートライン
３０６を備えたアクティブなＭＯＳトランジスタであ
る。このゲートライン３０６は幅（Ｗ）と長さ（Ｌ）を
有している。この検査デバイス３００は、第１のダミー
ゲートライン３０８と第２のダミーゲートライン３１０
も含んでいる。第１のダミーゲートライン３０８は、ゲ
ートライン３０６に並行して位置しているが、そこから
はオフセット距離（ＷPROX）分だけずれている。第２の
ダミーゲートライン３１０もゲートライン３０６に並行
して位置しており、この場合もそこからオフセット距離
（ＷPROX）分だけずれている。それ故にこの検査デバイ
ス３００は、近接する特定領域（すなわち第１及び第２
ダミーゲートライン３０８,３１０）と共にＭＯＳトラ
ンジスタを含んでおり、このことは、ウエハ上にこの検
査デバイスを加工処理する際のゲートライン３０６の長
さ（Ｌ）を変化させる近接効果を引き起こす。既に周知
のようにこの近接効果はエッチングプロセスの場合と同
じように、リソグラフィプロセスの実行される場合にも
光の回折に基づいて発生する。これらのプロセスは検査
デバイス３００の加工処理中に実施される。それ故に検
査デバイス３００からは、近接効果がゲートライン３０
６の長さ（Ｌ）を所定の長さ（Ｌ）とオフセット距離
（ＷPROX）に対するそれらの設計長さからどの程度変動
させたかを示す尺度が得られる。このオフセット距離
（ＷPROX）は近接効果に対する近接距離である。
バイス３００が示されている。この検査デバイス３００
は、ドレイン３０２と、ソース３０４と、ゲートライン
３０６を備えたアクティブなＭＯＳトランジスタであ
る。このゲートライン３０６は幅（Ｗ）と長さ（Ｌ）を
有している。この検査デバイス３００は、第１のダミー
ゲートライン３０８と第２のダミーゲートライン３１０
も含んでいる。第１のダミーゲートライン３０８は、ゲ
ートライン３０６に並行して位置しているが、そこから
はオフセット距離（ＷPROX）分だけずれている。第２の
ダミーゲートライン３１０もゲートライン３０６に並行
して位置しており、この場合もそこからオフセット距離
（ＷPROX）分だけずれている。それ故にこの検査デバイ
ス３００は、近接する特定領域（すなわち第１及び第２
ダミーゲートライン３０８,３１０）と共にＭＯＳトラ
ンジスタを含んでおり、このことは、ウエハ上にこの検
査デバイスを加工処理する際のゲートライン３０６の長
さ（Ｌ）を変化させる近接効果を引き起こす。既に周知
のようにこの近接効果はエッチングプロセスの場合と同
じように、リソグラフィプロセスの実行される場合にも
光の回折に基づいて発生する。これらのプロセスは検査
デバイス３００の加工処理中に実施される。それ故に検
査デバイス３００からは、近接効果がゲートライン３０
６の長さ（Ｌ）を所定の長さ（Ｌ）とオフセット距離
（ＷPROX）に対するそれらの設計長さからどの程度変動
させたかを示す尺度が得られる。このオフセット距離
（ＷPROX）は近接効果に対する近接距離である。
【００３６】図３ｂには検査デバイス３００が斜視図で
示されている。この図は図３ａのラインＡ−Ａ′に沿っ
た断面図でもある。この検査デバイス３００は、公知の
技法によって基板３１２上に形成されている。この検査
デバイス３００内のＭＯＳトランジスタは、ドレイン３
０２、ソース３０４，ゲート３０６によって形成されて
おり、ゲート３０６が相応にバイアスされた場合には、
ソース３０４からドレイン３０２に向けて電流（ｉ）が
生じるように作動する。それ故にこの検査デバイス３０
０はアクティブなデバイスである。
示されている。この図は図３ａのラインＡ−Ａ′に沿っ
た断面図でもある。この検査デバイス３００は、公知の
技法によって基板３１２上に形成されている。この検査
デバイス３００内のＭＯＳトランジスタは、ドレイン３
０２、ソース３０４，ゲート３０６によって形成されて
おり、ゲート３０６が相応にバイアスされた場合には、
ソース３０４からドレイン３０２に向けて電流（ｉ）が
生じるように作動する。それ故にこの検査デバイス３０
０はアクティブなデバイスである。
【００３７】このアクティブなデバイス（詳細にはＭＯ
Ｓトランジスタ）３００は、近接効果の評価のためにの
み使用されるのではなく、デバイス能力についても用い
られる。この近接効果に関しては、検査デバイスにおい
てウエハ上に加工処理される実際のデバイスのゲートラ
インが被る近接効果の量に関する基準が与えられる。ま
たデバイス能力に関しては、電流（ｉ）がより集積化さ
れた回路で望まれる所期の電流レベルに関連する量とさ
れてもよい。故に電流（ｉ）が供給される検査デバイス
によって加工処理プロセスは種々異なるプロセス変化や
近接効果にも係わらず集積回路構成に密に適合できる。
Ｓトランジスタ）３００は、近接効果の評価のためにの
み使用されるのではなく、デバイス能力についても用い
られる。この近接効果に関しては、検査デバイスにおい
てウエハ上に加工処理される実際のデバイスのゲートラ
インが被る近接効果の量に関する基準が与えられる。ま
たデバイス能力に関しては、電流（ｉ）がより集積化さ
れた回路で望まれる所期の電流レベルに関連する量とさ
れてもよい。故に電流（ｉ）が供給される検査デバイス
によって加工処理プロセスは種々異なるプロセス変化や
近接効果にも係わらず集積回路構成に密に適合できる。
【００３８】図４には本発明の別の実施例による検査デ
バイス４００が示されている。この検査デバイス４００
は、検査構造４００と共に多数の付加的ダミーゲートが
設けられている点を除いて図３ａの検査デバイス３００
に類似している。
バイス４００が示されている。この検査デバイス４００
は、検査構造４００と共に多数の付加的ダミーゲートが
設けられている点を除いて図３ａの検査デバイス３００
に類似している。
【００３９】この検査デバイス４００はドレイン４０２
と、ソース４０４と、ゲートライン（ＧＬ）４０６を含
んでいる。このゲートライン（ＧＬ）４０６は、幅が
（Ｗ）で長さが（Ｌ）の実質的に矩形状の特定領域であ
る。このゲートライン（ＧＬ）４０６は、図２に示され
ているのと同じように有利には、ゲート酸化物層とポリ
シリコン層とタングステン層を伴った積層ゲート構造で
ある。検査デバイス４００は、第１のダミーゲートライ
ン（ＤＧＬ1）４０８と、第２のダミーゲートライン
（ＤＧＬ2）４１０を含んでいる。第１のダミーゲート
ライン（ＤＧＬ1）４０８は、幅が（Ｗ）で長さが
（ＬD）の実質的に矩形状の特定領域である。この第１
のダミーゲートライン（ＤＧＬ1）４０８は、ゲートラ
イン（ＧＬ）４０６のサイドでドレイン４０２上にゲー
トライン（ＧＬ）４０６に並行して設けられているが、
このゲートライン（ＧＬ）４０６からは距離（ＷPROX）
だけずれている。同様に、第２のダミーゲートライン
（ＤＧＬ2）４１０も幅が（Ｗ）で長さが（ＬD）の実質
的に矩形状の特定領域である。この第２のダミーゲート
ライン（ＤＧＬ2）は、ゲートライン（ＧＬ）４０６の
サイドでソース４０４上にゲートライン（ＧＬ）４０６
に並行して設けられているが、このゲートライン（Ｇ
Ｌ）４０６からは距離（ＷPROX）だけずれている。
と、ソース４０４と、ゲートライン（ＧＬ）４０６を含
んでいる。このゲートライン（ＧＬ）４０６は、幅が
（Ｗ）で長さが（Ｌ）の実質的に矩形状の特定領域であ
る。このゲートライン（ＧＬ）４０６は、図２に示され
ているのと同じように有利には、ゲート酸化物層とポリ
シリコン層とタングステン層を伴った積層ゲート構造で
ある。検査デバイス４００は、第１のダミーゲートライ
ン（ＤＧＬ1）４０８と、第２のダミーゲートライン
（ＤＧＬ2）４１０を含んでいる。第１のダミーゲート
ライン（ＤＧＬ1）４０８は、幅が（Ｗ）で長さが
（ＬD）の実質的に矩形状の特定領域である。この第１
のダミーゲートライン（ＤＧＬ1）４０８は、ゲートラ
イン（ＧＬ）４０６のサイドでドレイン４０２上にゲー
トライン（ＧＬ）４０６に並行して設けられているが、
このゲートライン（ＧＬ）４０６からは距離（ＷPROX）
だけずれている。同様に、第２のダミーゲートライン
（ＤＧＬ2）４１０も幅が（Ｗ）で長さが（ＬD）の実質
的に矩形状の特定領域である。この第２のダミーゲート
ライン（ＤＧＬ2）は、ゲートライン（ＧＬ）４０６の
サイドでソース４０４上にゲートライン（ＧＬ）４０６
に並行して設けられているが、このゲートライン（Ｇ
Ｌ）４０６からは距離（ＷPROX）だけずれている。
【００４０】検査デバイス４００はさらに付加的なダミ
ーゲートラインを含んでおり、これらのダミーゲートラ
インは近接効果に基づいてゲートライン（ＧＬ）４０６
の長さ（Ｌ）には影響を及ぼさないが、しかしながら平
面化のために供給可能であるにも係わらずそこではその
上にゲート材料を有することなしに加工処理がウエハ上
に相応のスペースを許容することはない。複数の付加的
なゲートラインが設けられている場合には、それらは有
利には、実質的に同じ形態で設けられる。詳細には、ダ
ミーゲートライン（ＤＧＬ3）４１２は、実質的に矩形
状の特定領域で、第１のダミーゲートライン（ＤＧ
Ｌ1）４０８から分離距離（ＳＤ）だけずれている。第
４のダミーゲートライン（ＤＧＬ4）４１４は、実質的
に矩形状の特定領域で、第３のダミーゲートライン（Ｄ
ＧＬ3）４１２から分離距離（ＳＤ）だけずれている。
同様に第５のダミーゲートライン（ＤＧＬ5）４１６
は、実質的に矩形状の特定領域で、第２のダミーゲート
ライン（ＤＧＬ2）４１０から分離距離（ＳＤ）だけず
れている。さらに第６のダミーゲートライン（ＤＧ
Ｌ6）４１８は、実質的に矩形状の特定領域で、第５の
ダミーゲートライン（ＤＧＬ5）４１６から分離距離
（ＳＤ）だけずれている。ダミーゲートラインは、種々
の材料から形成可能である。このダミーゲートラインの
１つの材料としてはポリシリコンが挙げられる。１つの
実施例においては全てのダミーゲートラインの長さ
（Ｌ）と幅（Ｗ）が同じにされ、これらのダミーゲート
ライン間のオフセット距離（ＳＤ）も同じである。
ーゲートラインを含んでおり、これらのダミーゲートラ
インは近接効果に基づいてゲートライン（ＧＬ）４０６
の長さ（Ｌ）には影響を及ぼさないが、しかしながら平
面化のために供給可能であるにも係わらずそこではその
上にゲート材料を有することなしに加工処理がウエハ上
に相応のスペースを許容することはない。複数の付加的
なゲートラインが設けられている場合には、それらは有
利には、実質的に同じ形態で設けられる。詳細には、ダ
ミーゲートライン（ＤＧＬ3）４１２は、実質的に矩形
状の特定領域で、第１のダミーゲートライン（ＤＧ
Ｌ1）４０８から分離距離（ＳＤ）だけずれている。第
４のダミーゲートライン（ＤＧＬ4）４１４は、実質的
に矩形状の特定領域で、第３のダミーゲートライン（Ｄ
ＧＬ3）４１２から分離距離（ＳＤ）だけずれている。
同様に第５のダミーゲートライン（ＤＧＬ5）４１６
は、実質的に矩形状の特定領域で、第２のダミーゲート
ライン（ＤＧＬ2）４１０から分離距離（ＳＤ）だけず
れている。さらに第６のダミーゲートライン（ＤＧ
Ｌ6）４１８は、実質的に矩形状の特定領域で、第５の
ダミーゲートライン（ＤＧＬ5）４１６から分離距離
（ＳＤ）だけずれている。ダミーゲートラインは、種々
の材料から形成可能である。このダミーゲートラインの
１つの材料としてはポリシリコンが挙げられる。１つの
実施例においては全てのダミーゲートラインの長さ
（Ｌ）と幅（Ｗ）が同じにされ、これらのダミーゲート
ライン間のオフセット距離（ＳＤ）も同じである。
【００４１】本発明による技法に対して、近接効果をワ
イドレンジにカバーするために、半導体ウエハ上の検査
側に図３及び図４に示されたような複数の検査デバイス
が含まれている。１つの実施例によれば、検査デバイス
の各々が長さ（Ｌ）とオフセット差分（ＷPROX）の種々
の組み合わせを有している。
イドレンジにカバーするために、半導体ウエハ上の検査
側に図３及び図４に示されたような複数の検査デバイス
が含まれている。１つの実施例によれば、検査デバイス
の各々が長さ（Ｌ）とオフセット差分（ＷPROX）の種々
の組み合わせを有している。
【００４２】図５には、本発明の実施例による半導体ウ
エハ上の検査側５００が示されている。この検査側５０
０には複数の検査デバイスが含まれている。特にこの検
査側５００には１２の検査デバイス５０２〜５２４が存
在する。これらの検査デバイス５０２〜５２４は、ソー
スと、ドレインと、ゲートラインを含んでおり、さらに
ダミーゲートラインの対を含んでいる。例えば、これら
の検査デバイスは図３及び図４に示されているように形
成することも可能である。
エハ上の検査側５００が示されている。この検査側５０
０には複数の検査デバイスが含まれている。特にこの検
査側５００には１２の検査デバイス５０２〜５２４が存
在する。これらの検査デバイス５０２〜５２４は、ソー
スと、ドレインと、ゲートラインを含んでおり、さらに
ダミーゲートラインの対を含んでいる。例えば、これら
の検査デバイスは図３及び図４に示されているように形
成することも可能である。
【００４３】これらの検査デバイス５０２〜５２４の各
々は、近接グループと長さ値に関連付けられている。こ
の実施例では、この長さ値にＬ1,Ｌ2,Ｌ3,Ｌ4が割り当
てられ、この場合長さＬ1が最短のもので、長さＬ4が最
長のものである。この実施例では３つの近接グループ５
２６，５２８，５３０が存在している。
々は、近接グループと長さ値に関連付けられている。こ
の実施例では、この長さ値にＬ1,Ｌ2,Ｌ3,Ｌ4が割り当
てられ、この場合長さＬ1が最短のもので、長さＬ4が最
長のものである。この実施例では３つの近接グループ５
２６，５２８，５３０が存在している。
【００４４】第１の近接グループ５２６では、ゲートラ
インとダミーゲートラインの間のオフセットの差分は、
第１オフセット距離（例えばＷPROX）である。換言すれ
ばゲートラインは、第１の近接グループ５２６内の各検
査デバイス５０２〜５０８毎にダミーゲートラインから
第１オフセット距離だけ離れている。しかしながら第１
の近接グループ５２６内の各検査デバイス５０２〜５０
８のゲートラインの長さ（Ｌ）の変化は、ゲートライン
の長さの左方から右方への増加を引き起こす。具体的に
は各検査デバイス５０２〜５０８は、それぞれＬ1,Ｌ2,
Ｌ3,Ｌ4の長さを有している。
インとダミーゲートラインの間のオフセットの差分は、
第１オフセット距離（例えばＷPROX）である。換言すれ
ばゲートラインは、第１の近接グループ５２６内の各検
査デバイス５０２〜５０８毎にダミーゲートラインから
第１オフセット距離だけ離れている。しかしながら第１
の近接グループ５２６内の各検査デバイス５０２〜５０
８のゲートラインの長さ（Ｌ）の変化は、ゲートライン
の長さの左方から右方への増加を引き起こす。具体的に
は各検査デバイス５０２〜５０８は、それぞれＬ1,Ｌ2,
Ｌ3,Ｌ4の長さを有している。
【００４５】第２の近接グループ５２８では、ゲートラ
インとダミーゲートラインの間のオフセットの差分は、
第２オフセット距離（例えばＷPROX）である。この第２
のオフセット距離は、第１の近接グループ５２６で用い
られている第１のオフセット距離と比べて増加してい
る。この第２の近接グループ５２８は検査デバイス５１
０〜５１６を含んでいる。この第２の近接グループ５２
８の検査デバイス５１０〜５１６のゲートの長さ（Ｌ）
は、それぞれ長さＬ1,Ｌ2,Ｌ3,Ｌ4に従って左方から右
方へ増加している。
インとダミーゲートラインの間のオフセットの差分は、
第２オフセット距離（例えばＷPROX）である。この第２
のオフセット距離は、第１の近接グループ５２６で用い
られている第１のオフセット距離と比べて増加してい
る。この第２の近接グループ５２８は検査デバイス５１
０〜５１６を含んでいる。この第２の近接グループ５２
８の検査デバイス５１０〜５１６のゲートの長さ（Ｌ）
は、それぞれ長さＬ1,Ｌ2,Ｌ3,Ｌ4に従って左方から右
方へ増加している。
【００４６】第３の近接グループ５３０では、ゲートラ
インとダミーゲートラインの間のオフセットの差分は、
第３オフセット距離（例えばＷPROX）である。この第３
のオフセット距離は、第２の近接グループ５２８で用い
られている第２のオフセット距離よりも増加している。
この第３の近接グループ５３０は検査デバイス５１８〜
５２４を含んでいる。この第３の近接グループ５３０の
検査デバイス５１８〜５２４のゲートの長さ（Ｌ）は、
それぞれ長さＬ1,Ｌ2,Ｌ3,Ｌ4に従って左方から右方へ
増加している。
インとダミーゲートラインの間のオフセットの差分は、
第３オフセット距離（例えばＷPROX）である。この第３
のオフセット距離は、第２の近接グループ５２８で用い
られている第２のオフセット距離よりも増加している。
この第３の近接グループ５３０は検査デバイス５１８〜
５２４を含んでいる。この第３の近接グループ５３０の
検査デバイス５１８〜５２４のゲートの長さ（Ｌ）は、
それぞれ長さＬ1,Ｌ2,Ｌ3,Ｌ4に従って左方から右方へ
増加している。
【００４７】近接グループの数と、検査デバイスのゲー
トラインに対する種々の長さ（Ｌ）の種類はワイドに可
変である。１つの具体例では６つの近接グループとこれ
らの近接グループ毎に４つの長さ（Ｌ）が適用されてい
る。それ故にこの実施例では２４の検査デバイスが含ま
れる。また４つの長さ（Ｌ）の具体例として０.４５ミ
クロン,０.６ミクロン,０.７５ミクロン,１.１５ミクロ
ンが適用されそれぞれ２０ミクロンの幅（Ｗ）を伴って
いる。またこれらの６つの近接グループで用いられるオ
フセット距離の例として、それぞれ０.３５ミクロン,
０.５５ミクロン,１.０５ミクロン,１.８０ミクロンが
挙げられる。
トラインに対する種々の長さ（Ｌ）の種類はワイドに可
変である。１つの具体例では６つの近接グループとこれ
らの近接グループ毎に４つの長さ（Ｌ）が適用されてい
る。それ故にこの実施例では２４の検査デバイスが含ま
れる。また４つの長さ（Ｌ）の具体例として０.４５ミ
クロン,０.６ミクロン,０.７５ミクロン,１.１５ミクロ
ンが適用されそれぞれ２０ミクロンの幅（Ｗ）を伴って
いる。またこれらの６つの近接グループで用いられるオ
フセット距離の例として、それぞれ０.３５ミクロン,
０.５５ミクロン,１.０５ミクロン,１.８０ミクロンが
挙げられる。
【００４８】種々のゲート長さ（Ｌ）とオフセット距離
（ＷPROx）の組み合わせを備えた複数の検査デバイスの
加工処理によれば、実施すべき加工処理プロセスに対し
近接曲線が許容される。この近接曲線は、マスク又はレ
チクルが全ての近接効果を周知の光学的近接補償手段
（ＯＰＣ）を使用して補償することを保証するのに用い
られる。このことは、集積回路構造で形成された機能特
定領域（例えばＭＯＳトランジスタ）に用いられる加工
処理プロセスの詳細な評価と適切な調整を密度やゲート
長さの多岐にわたって許容する。
（ＷPROx）の組み合わせを備えた複数の検査デバイスの
加工処理によれば、実施すべき加工処理プロセスに対し
近接曲線が許容される。この近接曲線は、マスク又はレ
チクルが全ての近接効果を周知の光学的近接補償手段
（ＯＰＣ）を使用して補償することを保証するのに用い
られる。このことは、集積回路構造で形成された機能特
定領域（例えばＭＯＳトランジスタ）に用いられる加工
処理プロセスの詳細な評価と適切な調整を密度やゲート
長さの多岐にわたって許容する。
【００４９】本発明によれば、チャネル長さ（例えば図
２のＬM2）が、ウエハ上に形成される少なくとも１つの
検査デバイスのチャネルＣを流れるデバイス電流を用い
ることによって検出可能である。というのも検査デバイ
スに対する電流測定が可能だからである。この検査デバ
イスから得られた電流測定値からはそれぞれ、差分値Δ
Ｌが示唆される。この差分値ΔＬとは、この検査デバイ
スの特定領域（例えばゲート）に対して計画された長さ
と、加工処理されたデバイスの特定領域の実際の長さと
の間の差分である。デバイスの実際の長さは一次近似
で、拡散によって引き起こされたＰＮ接合部の距離とし
て定められる（例えばチャネルＣの長さ）。
２のＬM2）が、ウエハ上に形成される少なくとも１つの
検査デバイスのチャネルＣを流れるデバイス電流を用い
ることによって検出可能である。というのも検査デバイ
スに対する電流測定が可能だからである。この検査デバ
イスから得られた電流測定値からはそれぞれ、差分値Δ
Ｌが示唆される。この差分値ΔＬとは、この検査デバイ
スの特定領域（例えばゲート）に対して計画された長さ
と、加工処理されたデバイスの特定領域の実際の長さと
の間の差分である。デバイスの実際の長さは一次近似
で、拡散によって引き起こされたＰＮ接合部の距離とし
て定められる（例えばチャネルＣの長さ）。
【００５０】図６には、半導体ウエハ上に形成されたデ
バイスのデバイス能力を評価するための評価プロセスが
フローチャートで示されている。この評価プロセス６０
０は、複数のデバイスを含んだ検査側を加工処理するウ
エハプロセスで開始される。このウエハは、アクティブ
な非検査デバイスがウエハ上で加工処理されようにして
処理されてもよい。ここでは加工処理プロセスに、パタ
ーン化されたポリシリコン層やその他のウエハ上の層に
対するリソグラフィ処理やエッチング処理を含めた複数
のステップが含まれている。
バイスのデバイス能力を評価するための評価プロセスが
フローチャートで示されている。この評価プロセス６０
０は、複数のデバイスを含んだ検査側を加工処理するウ
エハプロセスで開始される。このウエハは、アクティブ
な非検査デバイスがウエハ上で加工処理されようにして
処理されてもよい。ここでは加工処理プロセスに、パタ
ーン化されたポリシリコン層やその他のウエハ上の層に
対するリソグラフィ処理やエッチング処理を含めた複数
のステップが含まれている。
【００５１】検査側の加工処理の後では、ステップ６０
４において検査側における検査デバイスに対して電流値
が測定される。前述したように、電流値の測定によっ
て、チャネル長さの正確な評価が検査デバイスに対して
得られる。検査デバイスのデバイス電流は、検査デバイ
スのＭＯＳトランジスタのＰＮ接合部に亘るゲートの長
さによって直接影響を受ける。それ故、ステップ６０６
ではこの電流値からΔＬ値が算出される。この電流値か
らは、従来のレジスタンス技法に比べてＰＮチャネルの
長さがより正確に導出できるので、差分値ΔＬにおいて
も従来技法よりも一層正確な算出が可能となる。この長
さＬと差分値ΔＬの値検出に対しては種々の技法が公知
であり、それらは例えば公知文献“De La Moneda et a
l,;Measurement of MOSFET Constants,IEEE Electron D
evice Letters,Vol.EDL-3,No.1,Jaunary 1982”に記載
されている。
４において検査側における検査デバイスに対して電流値
が測定される。前述したように、電流値の測定によっ
て、チャネル長さの正確な評価が検査デバイスに対して
得られる。検査デバイスのデバイス電流は、検査デバイ
スのＭＯＳトランジスタのＰＮ接合部に亘るゲートの長
さによって直接影響を受ける。それ故、ステップ６０６
ではこの電流値からΔＬ値が算出される。この電流値か
らは、従来のレジスタンス技法に比べてＰＮチャネルの
長さがより正確に導出できるので、差分値ΔＬにおいて
も従来技法よりも一層正確な算出が可能となる。この長
さＬと差分値ΔＬの値検出に対しては種々の技法が公知
であり、それらは例えば公知文献“De La Moneda et a
l,;Measurement of MOSFET Constants,IEEE Electron D
evice Letters,Vol.EDL-3,No.1,Jaunary 1982”に記載
されている。
【００５２】次の評価プロセス６０６では、ウエハ上の
デバイスが差分値ΔＬに基づいて評価される。このステ
ップ６０６では例えば、差分値ΔＬが妥当な限界範囲内
にあるのかどうかの指示のためにデバイスの処理が評価
される。差分値ΔＬが妥当な限界範囲内にある場合に
は、処理が十分に最適化されている。それとは異なって
差分値ΔＬから処理の最適化が行われていないことが指
示された場合には、当該処理が補正又は最適化され、差
分値ΔＬが改善されるまでマスクに対してさらなる光学
的近接補正（ＯＰＣ）が行われる。
デバイスが差分値ΔＬに基づいて評価される。このステ
ップ６０６では例えば、差分値ΔＬが妥当な限界範囲内
にあるのかどうかの指示のためにデバイスの処理が評価
される。差分値ΔＬが妥当な限界範囲内にある場合に
は、処理が十分に最適化されている。それとは異なって
差分値ΔＬから処理の最適化が行われていないことが指
示された場合には、当該処理が補正又は最適化され、差
分値ΔＬが改善されるまでマスクに対してさらなる光学
的近接補正（ＯＰＣ）が行われる。
【００５３】典型的には、本発明で使用される技法は、
精密な半導体チップのための構成及び現像ステップ中に
実施される。検査側は構成及び現像フェーズにおいては
前述したような検査デバイスを含み、処理が例えばリソ
グラフィプロセス中の回折補正のために最適化された
り、エッチングプロセス中の種々のエッチングレートの
補正のために最適化される。一旦処理が最適化され、完
全な製造が行き渡ったならば、従来のレジスタンス測定
技法も利用できる（電流値がレジスタンス値に補正され
た後で）。
精密な半導体チップのための構成及び現像ステップ中に
実施される。検査側は構成及び現像フェーズにおいては
前述したような検査デバイスを含み、処理が例えばリソ
グラフィプロセス中の回折補正のために最適化された
り、エッチングプロセス中の種々のエッチングレートの
補正のために最適化される。一旦処理が最適化され、完
全な製造が行き渡ったならば、従来のレジスタンス測定
技法も利用できる（電流値がレジスタンス値に補正され
た後で）。
【００５４】本発明の利点は多数ある。１つの利点は、
近接効果が高精度に監視できることである。また別の利
点は、アクティブな検査領域（構造）が近接効果の監視
に用いられるため、デバイスに係わる特性量（例えば電
流値）が近接効果の定量化のみに使用できるだけでなく
デバイス能力の測定にも使用できる。
近接効果が高精度に監視できることである。また別の利
点は、アクティブな検査領域（構造）が近接効果の監視
に用いられるため、デバイスに係わる特性量（例えば電
流値）が近接効果の定量化のみに使用できるだけでなく
デバイス能力の測定にも使用できる。
【００５５】本発明の多くの特徴や利点は、前述の通り
であり、それらは従属請求項においても本発明の特徴及
び利点を補足すべく述べられている。さらに本発明の枠
内では種々の変更ないし変形も可能であり、故に前述し
た構成内容や図面の実施例は本発明の限定を意味したも
のではないことをここでのべておく。
であり、それらは従属請求項においても本発明の特徴及
び利点を補足すべく述べられている。さらに本発明の枠
内では種々の変更ないし変形も可能であり、故に前述し
た構成内容や図面の実施例は本発明の限定を意味したも
のではないことをここでのべておく。
【図１】ａ及びｂは、簡素な金属化プロセスに係わる近
接効果を概略的に表した図である。
接効果を概略的に表した図である。
【図２】基板上に形成されたドレイン、ゲート、ソース
を有するＭＯＳトランジスタの断面図である。
を有するＭＯＳトランジスタの断面図である。
【図３】ａは本発明の実施例による検査デバイスの概略
図、ｂはａによる検査デバイスの斜視図である。
図、ｂはａによる検査デバイスの斜視図である。
【図４】本発明の別の実施例による検査デバイスの概略
図である。
図である。
【図５】本発明の実施例による半導体ウエハ上の検査側
を示した図である。
を示した図である。
【図６】半導体ウエハ上に形成されたデバイスのデバイ
ス能力を評価するためのプロセスを示したフローチャー
トである。
ス能力を評価するためのプロセスを示したフローチャー
トである。
２００ トランジスタ ２０２ ドレイン ２０４ ゲート ２０６ ソース ２１０ 酸化物層 ２１２ ポリシリコン層 ２１４ タングステン層 ３００ 検査デバイス ３０２ ドレイン ３０４ ソース ３０６ ゲートライン ３０８ 第１のダミーゲートライン ３１０ 第２のダミーゲートライン ３１２ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク プライン アメリカ合衆国 ヴァージニア グレン アレン グレン アビー ドライヴ 6022 (72)発明者 ユルゲン ファウル ドイツ連邦共和国 ラーデボイル アウグ ストゥスヴェーク 28
Claims (22)
- 【請求項１】 半導体ウエハ上にデバイスを形成する処
理における近接効果を測定するための方法において、 ＭＯＳトランジスタを含んだ検査デバイスをウエハ上に
加工処理し、 該検査デバイスのＭＯＳトランジスタの電流値を測定
し、 前記検査デバイスのＭＯＳトランジスタの測定電流値に
基づいて、該検査デバイスの加工処理中に誘起された近
接効果を検出することを特徴とする近接効果測定方法。 - 【請求項２】 前記検査デバイスのＭＯＳトランジスタ
は、ドレイン、ソース、ゲートを含み、このソース−ド
レイン間を流れる電流を表す電流値が測定される、請求
項１記載の近接効果測定方法。 - 【請求項３】 記検査デバイスのＭＯＳトランジスタ
は、ドレイン、ソース、ゲートを含み、前記検査デバイ
スはさらに、前記ゲート両側に近接するが所定の距離だ
けは離されている近接モデル機構を含んでいる、請求項
１記載の近接効果測定方法。 - 【請求項４】 前記近接効果は、近接モデル機構によっ
て前記ＭＯＳトランジスタのゲート上に誘起され、前記
検査デバイスの個々のＭＯＳトランジスタのゲート上の
近接効果の度合いが近接モデル機構の１つに近接するゲ
ートからの所定の距離に依存している、近接効果測定方
法。 - 【請求項５】 検査デバイスの加工処理中に誘起される
近接効果の検出が以下のステップを含んでいる、すなわ
ち測定された電流値を有効長測定値に変換し、 有効長測定値と所定の所期長さ値との間の長さ差分値を
検出し、 該長さ差分値に基づいて誘起された近接効果を検出ステ
ップを含んでいる請求項１記載の近接効果測定方法。 - 【請求項６】 前記検査デバイスのＭＯＳトランジスタ
は、ドレイン、ソース、ゲートを有し、前記検査デバイ
スはさらに、前記ゲート両側に近接するが所定の間隔距
離だけは離されている近接モデル機構を含んでおり、前
記近接効果は、近接モデル機構によってＭＯＳトランジ
スタのゲート上に誘起され、有効長測定値は、ＭＯＳト
ランジスタのゲートの長さを表し、前記検査デバイスの
個々のＭＯＳトランジスタのゲート上の近接効果の度合
いは、所定の間隔距離に依存している、請求項５記載の
近接効果測定方法。 - 【請求項７】 前記加工処理にはマスクによるリソグラ
フィ処理が含まれており、さらに前記方法には近接効果
を低減するマスク補正ステップが含まれている、請求項
５記載の近接効果測定方法。 - 【請求項８】 前記加工処理にはマスクによるリソグラ
フィ処理が含まれており、さらに前記方法には近接効果
を低減するマスク補正ステップが含まれている、請求項
１記載の近接効果測定方法。 - 【請求項９】 半導体ウエハ上に形成されるデバイスの
動作能力監視方法において、 ウエハ上に検査デバイスを加工処理し、 該検査デバイスの電流値を測定し、 前記加工処理中に誘起される近接効果を検査デバイスの
測定された電流値に基づいて検出し、 所定の近接効果を用いたウエハ上のデバイス形成処理ス
テップを評価することを特徴とする方法。 - 【請求項１０】 前記検査デバイスはＭＯＳトランジス
タである、請求項９記載の方法。 - 【請求項１１】 前記検査デバイスはＭＯＳトランジス
タであり、前記加工処理ステップにはリソグラフィ処理
とエッチング処理が含まれており、前記検出は、ＭＯＳ
トランジスタのゲートのリソグラフィ処理及び/又はエ
ッチング処理中に引き起こされる近接効果の検出のため
に実行される、請求項９記載の方法。 - 【請求項１２】 前記ＭＯＳトランジスタはドレイン、
ソース、ゲートを含み、ＭＯＳトランジスタのドレイン
−ソース間を通流する駆動電流毎に電流値が測定され
る、請求項９記載の方法。 - 【請求項１３】 前記加工処理ステップにさらに実デバ
イスをウエハ上に加工処理するステップが含まれ、前記
検査デバイスは、ウエハ上の検査側領域に形成され、前
記実デバイスはウエハ上の残りの領域に形成される、請
求項９記載の方法。 - 【請求項１４】 ウエハ上のデバイスの加工処理中に誘
起される近接効果監視のために形成された検査側を有す
る半導体ウエハにおいて、 前記検査側が、 複数のＭＯＳトランジスタと、 第１の近接する複数のダミーゲートラインと、 第２の近接する複数のダミーゲートラインとを含んでお
り、 前記複数のＭＯＳトランジスタの各々は、ソース、ドレ
イン、ゲートラインを含み、該ゲートラインは幅（Ｗ）
と長さ（Ｌ）を備えた実質的に矩形の形状を有してお
り、 前記第１の近接するダミーゲートラインの各々は、実質
的に矩形の形状を有し、さらに前記第１の近接するダミ
ーゲートラインの各々は、前記ＭＯＳトランジスタの１
つのドレインに近接して配置され、さらに関連するゲー
トラインからオフセット距離だけオフセットされてお
り、 前記第２の近接するダミーゲートラインの各々は、実質
的に矩形の形状を有し、さらに前記第２の近接するダミ
ーゲートラインの各々は、前記ＭＯＳトランジスタの１
つのソースに近接して配置され、さらに関連するゲート
ラインからオフセット距離だけオフセットされているこ
とを特徴とする半導体ウエハ。 - 【請求項１５】 前記検査側では、複数の異なるオフセ
ット距離と複数の異なる長さ（Ｌ）が用いられており、
該検査側のＭＯＳトランジスタの各々は、種々異なるオ
フセット距離と長さの組み合わせを有している、請求項
１４記載の半導体ウエハ。 - 【請求項１６】 前記ＭＯＳトランジスタの幅（Ｗ）
と、前記第１のダミーゲートラインと、前記第２のダミ
ーゲートラインの全てが実質的に同じである、請求項１
４記載の半導体ウエハ。 - 【請求項１７】 前記ＭＯＳトランジスタの各々と、前
記相応の第１及び第２ダミーゲートラインに対して、前
記ＭＯＳトランジスタのゲートラインと前記第１のダミ
ーゲートライン及び前記第２のダミーゲートラインは、
検査側にて対応する実質的に矩形の形状部の幅（Ｗ）が
実質的に相互に並行して形成されるように形成されてい
る、請求項１６記載の半導体ウエハ。 - 【請求項１８】 前記検査側では、複数の異なるオフセ
ット距離と複数の異なる長さ（Ｌ）が用いられており、
前記ＭＯＳトランジスタの各々は、種々異なるオフセッ
ト距離と長さの組み合わせを有している、請求項１７記
載の半導体ウエハ。 - 【請求項１９】 種々異なるオフセット距離毎に複数の
前記ＭＯＳトランジスタが存在し、該ＭＯＳトランジス
タの各々は、異なる長さのゲートラインを有している、
請求項１８記載の半導体ウエハ。 - 【請求項２０】 前記オフセット距離の影響は、ゲート
ラインが加工処理中の近接効果を受けるところまで及
ぶ、請求項１４記載の半導体ウエハ。 - 【請求項２１】 前記検査側に形成されるゲートライン
の実際の長さは、近接効果に基づいて変化し、前記ＭＯ
Ｓトランジスタの所定の１つのソース−ドレイン間を通
流する電流の量は、前記ＭＯＳトランジスタの所定の１
つのゲートラインの実際の長さを示唆する、請求項２０
記載の半導体ウエハ。 - 【請求項２２】 前記ＭＯＳトランジスタの所定の１つ
に対するゲートラインの加工処理に基づく近接効果の定
量化が、前記ＭＯＳトランジスタの所定の１つのゲート
に対する所期の長さと、前記長さ示唆によって与えられ
た前記ＭＯＳトランジスタの所定の１つのゲートに対す
る実際の長さとの比較によって得られる、請求項２１記
載の半導体ウエハ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/994273 | 1997-12-19 | ||
| US08/994,273 US6174741B1 (en) | 1997-12-19 | 1997-12-19 | Method for quantifying proximity effect by measuring device performance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317435A true JPH11317435A (ja) | 1999-11-16 |
| JP4567110B2 JP4567110B2 (ja) | 2010-10-20 |
Family
ID=25540494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36124398A Expired - Fee Related JP4567110B2 (ja) | 1997-12-19 | 1998-12-18 | 装置能力測定による近接効果測定方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6174741B1 (ja) |
| EP (1) | EP0924758A3 (ja) |
| JP (1) | JP4567110B2 (ja) |
| KR (1) | KR100513171B1 (ja) |
| CN (1) | CN1156900C (ja) |
| TW (1) | TW403936B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150299A (ja) * | 2005-11-29 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | プロセス画像誘起欠陥を検出する方法 |
| JP2012049549A (ja) * | 1998-12-31 | 2012-03-08 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
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| US6898561B1 (en) * | 1999-12-21 | 2005-05-24 | Integrated Device Technology, Inc. | Methods, apparatus and computer program products for modeling integrated circuit devices having reduced linewidths |
| US6355494B1 (en) * | 2000-10-30 | 2002-03-12 | Intel Corporation | Method and apparatus for controlling material removal from a semiconductor substrate using induced current endpointing |
| JP2002299611A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | ゲート電極を有する半導体素子の特性の計算方法及びプログラム |
| US6606151B2 (en) | 2001-07-27 | 2003-08-12 | Infineon Technologies Ag | Grating patterns and method for determination of azimuthal and radial aberration |
| US6673638B1 (en) * | 2001-11-14 | 2004-01-06 | Kla-Tencor Corporation | Method and apparatus for the production of process sensitive lithographic features |
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