JP2006134936A - 半導体装置及びこれを用いたｌｓｉの不良解析方法 - Google Patents

Abstract

【課題】 ロジック回路を有する不良解析用LSIを定期的に製造し、不良解析用LSIのロジック回路特有のコンタクトプラグの不良を、高感度に検出することができる半導体装置及びこれを用いたLSIの不良解析方法を提供する。
【解決手段】 ランダムに配置される駆動能力と機能及び面積が違う複数種類のフリップフロップ群２と、外部入力端子３と、各フリップフロップのデータ入力端子５に接続しフリップフロップのセル領域内でランダムに配置される複数の第２層配線群６と複数の第1層配線群７と複数の第１層コンタクトプラグ群８と、ポリシリコン上に配置される複数のコンタクトプラグ９と、スキャンチェーン１１と、スキャンアウト端子１０を有する。これにより、拡散層と配線層及びコンタクトプラグ層の粗密（ランダム性）に起因するロジック回路特有のコンタクトプラグ不良を容易に検出し、不良解析できる。
【選択図】 図１

Description

本発明は、半導体装置及びこれを用いたLSIの不良解析方法に係り、特に、半導体集積回路の製造歩留評価及び製造不良内容を検出するための不良解析用LSI及びこれを用いたLSIの不良解析方法に関するものである。

半導体製品は、一連のプロセスからなる製造ラインを経る事により製造されるが、製造上の原因により、不良の半導体製品が製造される場合がある。この場合、不良原因を究明し、プロセスの一部を改良することで不良原因をなくし（プロセスフィードバック）、半導体製品の歩留を向上させる必要がある。しかし、不良の半導体製品を解析し、不良原因を究明するとなると、この作業は非常に困難なものとなる。

そこで、半導体製品の歩留向上を目的として、当該半導体製品の製造ラインを用いて定期的に不良解析用LSIが製造される。不良解析用LSIは、不良解析のためだけに、当該半導体製品の製造ラインを用いて特別に製造されるものであるため、構造が簡単であり、プロセスの加工マージンやデバイス及び回路特性の評価解析が容易となる。

ところで従来、不良解析用LSIとして、プロセスモジュール例えば配線、拡散、コンタクトプラグなどの工程ごとのプロセス完成度を評価するためのモジュールTEG（Test Element Group）及び大容量のSRAM（メモリセルアレイ）を搭載したSRAM−TEGが用いられてきた。SRAM−TEGでは、いわゆるFBM（Fail Bit Map）システムを用い不良箇所の特定や不良原因の究明などが容易に行われる。

以下にメモリセルアレイとFBMシステムを用いたLSIの不良解析方法について説明する（例えば、特許文献１参照。）。複数（例えば、８×１６個）のメモリセルアレイ（例えば、SRAMセルアレイ）を有し、各メモリセルアレイは、例えば６４（ロウ方向）×６４（カラム方向）個のメモリセルアレイから構成される。ロウデコーダ及びカラムデコーダは、メモリセルアレイのメモリを順次選択するためのものである。図１０は従来のメモリセルアレイ内に形成されるワード線の構造を示すものである。１ロウ内に配置されるワード線は、１ロウ内において一直線上に配置され、ロウ方向に伸びる複数本（例えば、８本）の第１配線２１と、第１配線２１上において一直線上に配置され、ロウ方向に伸びる複数本（例えば、８本）の第２配線２２とから構成される。複数本の第１配線２１は、第１層メタル配線１Al（例えば、第１アルミ）から構成され、複数本の第２配線２２は、第１層メタル配線上の第２層メタル配線２Al（例えば、第２アルミ）から構成される。

コンタクトプラグ（例えば、タングステン層）２３は、複数本の第１配線２１及び複数本の第２配線２２がそれぞれ直列接続されるように、複数本の第１配線２１と複数本の第２配線２２を互いに接続する。

複数本の第１配線２１の直下には、ロウ方向に伸び、複数本の第１配線２１に対して一対一に対応して設けられる複数本の第３配線２４が配置されている。第３配線２４は、第１メタル層下のポリシリコン層から構成される。コンタクトプラグ（例えば、タングステン層）２５は、複数本の第１配線２１と複数本の第３配線２４を互いに接続する。また、複数本の第３配線２４には、それぞれロウ方向における連続する複数（例えば、８個）のメモリセルが接続される。

FBMシステムを用いて、図１０のワード線を有する不良解析用LSIについて不良解析を行った場合におけるカテゴリーと不良箇所について説明する。FBMシステムを用いて不良解析を実施すると、第３配線２４としてのポリシリコン層と第１配線２１としての第１メタル層を繋ぐコンタクトプラグ２５の断線は、１ロウ（６４ビット）内における複数ビット（例えば、８ビット）の連続不良として表される。つまり１つのコンタクトプラグ２５が断線すると、そのコンタクトプラグ２５に接続される複数（例えば、８個）のメモリセルは動作しなくなる。また、第１メタル層からなる第1配線２１と第２メタル層からなる第２配線２２を繋ぐコンタクトプラグ２３の断線は、１ロウ（６４ビット）内における８ｎビットの連続不良として表される。なお、“８ｎビット”の８は、１本の第３配線２４に繋がるメモリセルの数に相当し（８以外でも可）、１ロウが６４ビットの場合には、ｎは、１以上８以下の自然数となる。つまり、第１及び第２メタル層（第1および第２配線２１，２２）を繋ぐコンタクトプラグ２３が断線すると、その断線箇所以降のワード線に接続される８ｎ個のメモリセルは、動作しなくなる。

よって、メモリセルアレイ構成を用いた不良解析用LSIをFBMシステムで不良解析すると、容易に、ポリシリコン層（第３配線２４）と第１層メタル（第１配線２１）を繋ぐコンタクトプラグ２５の断線及び、第１層メタル（第１配線２１）と第２層メタル（第２配線２２）を繋ぐコンタクトプラグ２３の断線の有無を検知することが可能になる。

特開２０００−３１２９９号公報（１１頁、第５図）

近年の半導体製品は、急激に配線の微細化及び多層化が進行しており、製造不良を検出し、不良解析を行うことにより不良原因を究明し、プロセスの一部を改良することで不良原因をなくし（プロセスフィードバック）、半導体製品の歩留を向上させるという目的に対しては、上記特許文献１に記載の技術は、十分に適正であるとは言えない。それは次の理由による。

上記不良解析用LSIは、複数のメモリセルアレイから構成される。また１ロウ内に配置されるワード線は、１ロウ内において一直線上に配置される。その他の配線、コンタクトプラグもロウ方向に一直線上かつ等間隔に配置される。つまり拡散層とコンタクトプラグ層及び配線層において規則的な繰り返しパターンで配置されているため、拡散層とコンタクトプラグ層及び配線層の粗密（ランダム性）に起因したロジック回路特有のコンタクトプラグ不良を検出することができない。

また、上記不良解析用LSIでは、複数ビット（１以上８以下）のメモリセル面積に対して１個のコンタクトプラグが配置されるため、単位面積に占めるコンタクトプラグの数が少ない。またロウデコーダ回路及びカラムデコーダ回路は、メモリセルアレイのメモリを順次選択するためのものであるが、この回路領域には上記メモリセルアレイを配置できないため、結果として単位面積に占めるコンタクトプラグの数が少なくなる。単位面積あたりのコンタクトプラグの不良率は、コンタクトプラグ数と比例する。よって単位面積あたりのコンタクトプラグの数が少ないと、コンタクトプラグの不良数が少なくなり、不良検出感度が低くなるという課題がある。

また上記不良解析用LSIは、FBMシステムを用いて不良のコンタクトプラグを特定する方法であり、メモリセルアレイを搭載していなければ、FBMシステムは動作せず不良解析ができない。つまりFBMシステムは、製造ラインでロジック回路特有の不良が発生した場合に対応した不良解析ではない。

また、配線プロセスの多層化により、製造不良が発生したコンタクトプラグ層を特定することが困難になってきている。すなわち、上記不良解析用LSIの場合、第２メタル層（第２配線２１、例えば、第２アルミ２Al）より上層のコンタクトプラグは最上層まで積層される構造となっており、この場合、不良が発生しているコンタクトプラグ層を特定することができない。これに対して、特定のコンタクトプラグ層以外の不良を発生し難い状態にするため、その特定のコンタクトプラグ層以外のコンタクトプラグを同一箇所に複数配置する構造をとる場合があるが、この場合、特定のコンタクトプラグ層以外のコンタクトプラグ層の不良検出ができなくなり、またFBMシステムを用いても特定できないコンタクトプラグ層が存在するという欠点がある。

このように、従来の不良解析用LSIでは、ロジック回路特有のコンタクトプラグ不良を検出できない上、またロジック回路の不良解析をするのは困難である。また、単位面積あたりのコンタクトプラグ数が少なく、不良の検出感度が低いため、不良箇所の特定や不良原因の究明が十分に行えないという欠点がある。

本発明は、前記実情に鑑みてなされたもので、ロジック回路を有する不良解析用LSIを定期的に製造し、不良解析用LSIのロジック回路特有のコンタクトプラグの不良を、高感度に検出することができる半導体装置及びこれを用いたLSIの不良解析方法を提供することを目的とする。

本発明の不良解析用の半導体装置は、ランダムに配置される駆動能力、機能及び面積の少なくとも1つが異なる複数種類のフリップフロップ群と、外部入力端子と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第２層配線と、前記第２層配線と前記フリップフロップ群の各フリップフロップのデータ入力端子とを接続し、前記各フリップフロップのセル領域内でランダムに配置される複数の第２層配線群と複数の第1層配線群と複数の第１層コンタクトプラグ群とポリシリコン上に配置される複数のコンタクトプラグと、前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続するスキャンチェーンとを備えて構成される。

この構成による作用は次の通りである。駆動能力、機能及び面積の少なくとも1つが異なる複数種類のフリップフロップ群をランダムに配置し、ロジック回路特有のランダム性（例えばポリシリコンの粗密）を持った拡散層となっている。また、シフトレジスタを構成するフリップフロップのデータ入力端子に接続される信号線をランダムに配置し、コンタクトプラグ層と配線層においてもロジック回路特有のランダム性（例えば第２層配線及び第１層配線層及び第1層コンタクトプラグの粗密）があるレイアウトとなっている。その結果、ロジック回路特有の拡散層とコンタクトプラグ層及び配線層のランダムな構造に対して発生するコンタクトプラグの不良を検出することが可能となる。また、フリップフロップのセル領域上に複数のコンタクトプラグを配置することで単位面積あたりのコンタクトプラグ数が増加し、その結果、コンタクトプラグの不良の検出感度を高くすることができる。

また、本発明の不良解析用の半導体装置は、前記フリップフロップ群は第１および第２のフリップフロップ群で構成され、さらに前記第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第３層配線と、前記第３層配線と前記第２のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される複数の第３層配線群及び複数の第２層配線群及び第２層コンタクトプラグ群とを具備し、前記第１のスキャンチェーンに加え、前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンを有する。
すなわち、本発明の不良解析用の半導体装置は、ランダムに配置される駆動能力と機能及び面積の少なくとも１つが異なる複数種類の第1のフリップフロップ群と第２のフリップフロップ群と、外部入力端子と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第２層配線及び第３層配線と、前記第２層配線と前記第１のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第１のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される第１の複数の第２層配線群及び複数の第１層配線群及び複数の第１層コンタクトプラグ群と、ポリシリコン層上に配置される複数のコンタクトプラグ群と、前記第１のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第１のスキャンチェーンと、前記第３層配線と前記第２のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される複数の第３層配線群及び第２の複数の第２層配線群及び複数の第２層コンタクトプラグ群と、ポリシリコン層上に配置される複数のコンタクトプラグ群と、１個の第1層配線と、複数の第１層コンタクトプラグ群と、前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンとを備えている。

この構成による作用は次の通りである。駆動能力、機能および面積の少なくとも１つが異なる複数種類のフリップフロップ群をランダムに配置し、ロジック回路特有のランダム性（例えばポリシリコンの粗密）を持った拡散層となっている。また、シフトレジスタを構成するフリップフロップのデータ入力端子に接続される信号線をランダムに配置し、コンタクトプラグ層と配線層においてもロジック回路特有のランダム性（例えば第３層、第２層、第１層配線及び第２層、第１層コンタクトプラグの粗密）があるレイアウトとなっている。また、フリップフロップのセル領域上に複数のコンタクトプラグを配置することで単位面積あたりのコンタクトプラグ数が増加する。従って、上記（１）の構造と同様の作用が発揮される。また加えて、次のような利点がある。上記（１）の構造の場合には、拡散層と第２層配線及び第１層配線及び第1層コンタクトプラグの粗密に起因した第１層コンタクトプラグの不良を検出できるが、第1層コンタクトプラグ以外の層のコンタクトプラグの不良を検出できない。これに対して（２）の構造の場合には、前記第２のフリップフロップ群の各フリップフロップのセル領域内で、複数の第２層コンタクトプラグ群とポリシリコン層上に配置される複数のコンタクトプラグ群と複数の第１層コンタクトプラグを配置しているため、第１層コンタクトプラグの不良に加えて、第２層コンタクトプラグの不良を検出できる。

（３）本発明の不良解析用の半導体装置は、前記第１のフリップフロップ群に接続される前記第２層配線群及び複数の第１層配線群及び複数の第１層コンタクトプラグ群は、前記第１のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置されプロセスが許す範囲の最小加工寸法より太い幅で構成されるものを含む。
すなわち、本発明の不良解析用の半導体装置は、ランダムに配置される駆動能力と機能及び面積の少なくとも１つが異なる複数種類の第1のフリップフロップ群と第２のフリップフロップ群と、外部入力端子と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第１の第２層配線及び第２の第２層配線と、前記第１の第２層配線と前記第1のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第1のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置されプロセスが許す範囲の最小加工寸法より太い幅の第１の複数の第２層配線群及び第１の複数の第１層配線群及び第１の複数の第１層コンタクトプラグ群と、前記第１のフリップフロップ群のポリシリコン層上に配置される第１の複数のコンタクトプラグ群と、前記第１のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第１のスキャンチェーンと、前記第２の第２層配線と前記第２のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される第２の複数の第２配線群及び第２の複数の第１層配線群及び第２の複数の第１層コンタクトプラグ群と、前記第２のフリップフロップ群のポリシリコン層上に配置される第２の複数のコンタクトプラグ群と、前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンとを備えた構成とされている。

この構成による作用は次の通りである。駆動能力と機能及び面積の少なくとも１つが異なる複数種類のフリップフロップ群をランダムに配置し、ロジック回路特有のランダム性（例えばポリシリコンの粗密）を持った拡散層となっている。また、シフトレジスタを構成するフリップフロップのデータ入力端子に接続される信号線をランダムに配置し、コンタクトプラグ層と配線層においてもロジック回路特有のランダム性（例えば第２層、第１層配線及び第1層コンタクトプラグの粗密）があるレイアウトとなっている。また、フリップフロップのセル領域上に複数のコンタクトプラグを配置することで単位面積あたりのコンタクトプラグ数が増加する。従って、上記（１）と同様の作用が発揮される。加えて、次のような利点がある。半導体製品のロジック回路には、例えばクロック信号のように遅延をできるだけ減少させるように配線幅をプロセスの許す範囲で太くした配線を配置することがある。しかし上記（１）の場合には、拡散層と第２層配線及び第１層配線及び第1層コンタクトプラグの粗密は存在するが、不良の検出感度を高くするため第２層配線群及び第１層配線群が、可能な限りプロセスの許す範囲の最小加工寸法で配置されるため、配線幅をプロセスの許す範囲で太くした配線はほとんど配置されないため、完全にロジック回路のランダム性を模擬しているとは言えない。これに対して（３）の場合には、配線幅がプロセスの許す範囲の最小加工寸法より太い配線を配置することで、実際の半導体製品のロジック回路に近いレイアウトであり、配線幅がプロセスの許す範囲の最小加工寸法より太い配線が配置されることによって発生するコンタクトプラグの製造不良を検出できる。

（４）本発明の不良解析用の半導体装置は、ｎ層の配線層を備える不良解析用半導体装置であって、ランダムに配置される駆動能力、機能及び面積のうちの少なくともひとつが異なる複数種類の第ｍ（１≦ｍ≦ｎ−１）までのフリップフロップ群と、外部入力端子と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第ｍ＋１層配線と、前記第ｍ層配線と前記フリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記各フリップフロップのセル領域内でランダムに配置される複数の第ｍ＋１層配線群及び複数の第ｍ層配線群及び複数の第ｍ層コンタクトプラグ群と、ポリシリコン上に配置される複数のコンタクトプラグ群と、前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第ｍまでのスキャンチェーンとを備えた構成とされている。

この構成による作用は次の通りである。通常の半導体製品は、配線層の多層化が行われており、ロジック回路特有の不良は、全層の配線とコンタクトプラグで発生する。上記（４）は、上記（１）（２）（３）と同様の作用に加え、全層のコンタクトプラグ群を配置しているため、全層のコンタクトプラグの不良を検出できる。

（５）本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上記（１）の半導体装置を製造し、ロジックテスターを使用し上記（１）の半導体装置のフリップフロップのスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればトランジスタの不良は無いと判断し、スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがFAILする場合に第１層コンタクトプラグ群の中に不良が存在すると判断する。

この方法による作用は次の通りである。前記特許文献１に示されている技術は、メモリセルアレイでコンタクトプラグの不良を検出し、FBMシステムで不良解析を実施する不良解析方法であり、ロジック回路のランダム性に起因する特有の不良を検出し、不良原因を究明する不良解析方法ではない。これに対して、上記（５）の場合には、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する。さらに前記スキャンキャプチャーテストがFAILした場合に、そのスキャンチェーンに繋がるフリップフロップのデータ入力端子に接続される第１層コンタクトプラグ群の中に不良が存在すると判断できる。つまり、スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているスキャンアウト端子を確認することにより、前記スキャンアウト端子に接続されるフリップフロップ群のデータ入力端子に接続される第１層コンタクトプラグ群に不良が存在すると判断することができるという利点がある。

（６）本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上記（１）記載の半導体装置を製造し、ロジックテスターを使用し、上記（１）記載の半導体装置のフリップフロップのスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればトランジスタの不良は無いと判断し、スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがFAILする場合に、前記スキャンキャプチャーテストのテストベクタにおける期待値比較エラーが発生するステップから、前記フリップフロップ群のうち期待値エラーが発生するフリップフロップを特定し、前記期待値エラーが発生するフリップフロップのセル領域内に不良が存在すると判断する。

この方法による作用は次の通りである。特許文献１に記載の技術は、メモリセルアレイでコンタクトプラグの不良を検出し、FBMシステムで不良解析を実施する不良解析方法であり、ロジック回路のランダム性に起因する特有の不良を検出し、不良原因を究明する不良解析方法ではない。これに対して、上記（６）の場合には、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する。従って上記（５）と同様の作用が発揮される。加えて、次のような利点がある。上記（５）の場合には、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認することにより、不良が発生しているコンタクトプラグ層は特定できるが、不良が発生している領域までは特定できない。これに対して上記（６）の場合には、スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているステップを確認することにより、FAILしているフリップフロップを特定し、さらに前記フリップフロップのデータ入力端子に接続される第１層コンタクトプラグ群に不良が存在すると判断でき、不良が発生している領域及びコンタクトプラグ層を容易に特定できる。さらに、上記（６）の不良解析方法を実施することにより特定した前記第１層コンタクトプラグ群は、前記フリップフロップのセル領域内の狭い範囲に配置されており、FIB（Focused Ion Beam）などの解析装置を使用して断面観察する場合に、コンタクトプラグ群から不良が発生しているコンタクトプラグ１個を容易かつ短時間で特定できるという利点がある。

（７）本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上記（２）記載の半導体装置を製造し、ロジックテスターを使用し、上記（２）記載の半導体装置のフリップフロップのスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればトランジスタの不良は無いと判断し、スキャンキャプチャーテストを実施し、上記（２）記載の第１のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、第１層コンタクトプラグ群の中に不良が存在すると判断し、上記（２）記載の第２のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、第２層コンタクトプラグ群の中に不良が存在すると判断する。

この方法による作用は次の通りである。特許文献１に記載の技術は、メモリセルアレイでコンタクトプラグの不良を検出し、FBMシステムで不良解析を実施する不良解析方法であり、ロジック回路のランダム性に起因する特有の不良を検出し、不良原因を究明する不良解析方法ではない。これに対して、上記（７）の場合には、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する。また、前記スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているステップを確認することにより、FAILしているフリップフロップを特定し、さらに前記フリップフロップのデータ入力端子に接続される第１層コンタクトプラグ群に不良が存在すると判断する。さらに、特定した前記第１層コンタクトプラグ群は、前記フリップフロップのセル領域内の狭い範囲に配置されており、FIB（Focused Ion Beam）などの解析装置を使用して断面観察する。従って上記（６）と同様の作用が発揮される。加えて、次の利点がある。特許文献１に記載の技術は、第２メタル層（例えば、第２アルミ２Al）より上層のコンタクトプラグは最上層まで積層される構造となっており、この場合、不良が発生しているコンタクトプラグ層を特定することができない。これに対して、特定のコンタクトプラグ層以外の不良を発生し難い状態にするため、その特定のコンタクトプラグ層以外のコンタクトプラグを同一箇所に複数配置する構造をとる場合があるが、この場合、特定のコンタクトプラグ層以外のコンタクトプラグ層の不良が検出できなくなり、またFBMシステムを用いても特定できないコンタクトプラグ層が出てくる。これに対して、上記（７）の場合には、上記（２）記載の第１のフリップフロップ群が第１のスキャンチェーンに接続され、第２のフリップフロップ群が第２のスキャンチェーンに接続されているため、特にテストパターンのステップ数を増やすこと無く、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認することにより、不良が発生しているコンタクトプラグ層を容易に特定できる。

（８）本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上記（３）記載の半導体装置を製造し、ロジックテスターを使用し、上記（３）記載の半導体装置のフリップフロップのスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればトランジスタの不良は無いと判断し、スキャンキャプチャーテストを実施し、前記第１のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、上下層配線がプロセス上の最小加工寸法である前記第１の第１層コンタクトプラグ群の中に不良が存在すると判断し、第２のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、下層配線がプロセス上の最小加工寸法である前記第２の第１層コンタクトプラグ群の中に不良が存在すると判断する。

この方法による作用は次の通りである。特許文献１に記載されている技術は、メモリセルアレイでコンタクトプラグの不良を検出し、FBMシステムで不良解析を実施する不良解析方法であり、ロジック回路のランダム性に起因する特有の不良を検出し、不良原因を究明する不良解析方法ではない。これに対して、上記（８）の場合には、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する。また、前記スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているステップを確認することにより、FAILしているフリップフロップを特定し、さらに前記フリップフロップのデータ入力端子に接続される第１層コンタクトプラグ群に不良が存在すると判断する。さらに、特定した前記第１層コンタクトプラグ群は、前記フリップフロップのセル領域内の狭い範囲に配置されており、FIB（Focused Ion Beam）などの解析装置を使用して断面観察する。従って上記（６）と同様の作用が発揮される。加えて、次の利点がある。特許文献１に記載の技術は、ロジック回路のランダム性に起因したコンタクトプラグの製造不良を検出することはできるが、前記スキャンキャプチャーテストの期待値比較結果からは、不良が発生しているコンタクトプラグと配線の接続構造を特定することができない。これに対して、上記（８）の場合には、コンタクトプラグと配線の各接続構造別にフリップフロップ群がスキャンチェーンに接続されているため、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認することにより、不良が発生しているコンタクトプラグと配線の接続構造を容易に特定できる。

（９）本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上記（４）記載の半導体装置を製造し、ロジックテスターを使用し前記半導体装置の第１〜ｎ−１までのフリップフロップ群のスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればトランジスタの不良は無いと判断し、スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがｋ（１≦ｋ≦ｎ−１）番目のスキャンチェーンでFAILする場合に、第ｋ層コンタクトプラグ群の中に不良が存在すると判断する。

この方法による作用は次の通りである。前記特許文献１に記載の技術は、メモリセルアレイでコンタクトプラグの不良を検出し、FBMシステムで不良解析を実施する不良解析方法であり、ロジック回路のランダム性に起因する特有の不良を検出し、不良原因を究明する不良解析方法ではない。これに対して、上記（９）の場合には、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する。

また、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認することにより、不良が発生しているコンタクトプラグ層を特定でき、スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているステップを確認することにより、FAILしているフリップフロップを特定し、さらに前記フリップフロップのデータ入力端子に接続される第ｋ層コンタクトプラグ群に不良が存在すると判断でき、不良が発生している領域及びコンタクトプラグ層を容易に特定できる。さらに、不良解析方法を実施することにより特定した前記第ｋ層コンタクトプラグ群は、前記第ｋのフリップフロップ群のセル領域内の狭い範囲に配置されており、FIB（Focused Ion Beam）などの解析装置を使用して断面観察する場合に、コンタクトプラグ群から不良が発生しているコンタクトプラグ１個を容易かつ短時間で特定できるという利点がある。よって上記（９）は上記（６）と同様の作用が発揮される。

しかし上記（６）の場合には、第1層コンタクトプラグ群と第２層コンタクトプラグ群の不良を検出できるが、第２層より上層のコンタクトプラグ群の不良を検出できない。これに対して、上記（９）の場合には、第１〜ｎ−１までのフリップフロップ群のスキャンキャプチャーテストを実施するので、前記スキャンキャプチャーテストがｋ（１≦ｋ≦ｎ−１）番目のスキャンチェーンでFAILする場合に、第ｋ層コンタクトプラグ群の中に不良が存在すると判断でき、１〜ｎ−１層までのコンタクトプラグの不良を容易に切り分けることができる。

本発明によれば、駆動能力、機能及び面積のうちの少なくとも一つが異なる複数種類のフリップフロップ群をランダムに配置し、ロジック回路特有のランダム性（例えばポリシリコンの粗密）を持った拡散層となっている。また、シフトレジスタを構成するフリップフロップのデータ入力端子に接続される信号線をランダムに配置し、コンタクトプラグ層と配線層においてもロジック回路特有のランダム性（例えば第２層配線及び第１層配線層及び第１層コンタクトプラグ層の粗密）をもつレイアウトとなっている。その結果、ロジック回路特有の拡散層とコンタクトプラグ層及び配線層のランダムな構造に対して発生するコンタクトプラグの不良を検出することが可能となる。

さらに、フリップフロップのセル領域上に複数のコンタクトプラグを配置することで単位面積あたりのコンタクトプラグ数が増加し、その結果、コンタクトプラグの製造不良の検出感度を高くすることができる。

さらに配線幅がプロセスの許す範囲の最小加工寸法より太い配線を配置することで、実際の半導体製品のロジック回路に近いレイアウトとなり、配線幅がプロセスの許す範囲の最小加工寸法より太い配線が配置されることによって発生するコンタクトプラグの不良を検出できる。

さらに、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する。前記スキャンキャプチャーテストがFAILした場合に、そのスキャンチェーンに繋がるフリップフロップのデータ入力端子に接続されるコンタクトプラグ群の中に不良が存在すると判断できる。つまり、スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているスキャンアウト端子を確認するだけで、特にテストパターンのステップ数を増やす事無く不良のコンタクトプラグ層を特定できるという利点がある。

さらに、スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしているステップを確認することにより、FAILしているフリップフロップを特定し、そのフリップフロップのセル領域内に配置される第１層コンタクトプラグ群に不良が存在すると判断でき、不良が発生している領域及びコンタクトプラグ層を容易に特定できる。

さらに、上記不良解析方法を実施することにより特定した前記第１層コンタクトプラグ群は、前記フリップフロップのセル領域内の狭い範囲に配置されており、FIB（Focused Ion Beam）などの解析装置を使用して断面観察する場合に、複数のコンタクトプラグ群から製造不良が発生しているコンタクトプラグ１個を容易かつ短時間で特定できるという利点がある。

さらに、コンタクトプラグと配線の各接続構造別に、フリップフロップ群がスキャンチェーンに接続されているため、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認することにより、不良が発生しているコンタクトプラグと配線の接続構造を容易に特定することができる。

以下、本発明にかかる半導体装置及びこれを用いたLSIの不良解析方法の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の模式図（平面図）を示すものである。また図２は、本発明の実施の形態１における半導体装置の模式図（図１のＡ−Ａ‘断面図）を示すものである。この半導体装置は、不良解析のために用いられ、測定しようとするプロセスと同一のプロセスで形成されるもので、ランダムに配置される駆動能力、機能及び面積の少なくとも１つが異なる複数種類のフリップフロップ群２と、外部入力端子３と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第２層配線４と、前記第２層配線４と前記フリップフロップ群２の各フリップフロップのデータ入力端子５とを接続し、前記各フリップフロップのセル領域内でランダムに配置される複数の第２層配線群６と複数の第1層配線群７と複数の第１層コンタクトプラグ群８とポリシリコン上に配置される複数のコンタクトプラグ群９と、前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続するスキャンチェーン１０とを備えて構成される。ここで、１はシフトレジスタを構成するフリップフロップ群のレイアウトセルである。１１は前記スキャンチェーンのスキャンアウト端子である。

以上のように構成された半導体装置について、図３に示すタイミングチャートを参照しながら以下にスキャンキャプチャーテストの動作を説明する。
まず、フリップフロップ群のデータを初期化するため、リセット信号をフリップフロップ群２に印加する。リセット信号が印加されたフリップフロップ群２は、Lデータを保持している。また外部入力端子３及びフリップフロップ群２のデータ入力端子５はL固定されている。さらにクロック信号はL固定され動作していない。またスキャンイネーブル信号はL固定されスキャンキャプチャー状態にされている。次に、外部入力端子３をH固定にし、その後クロック信号を１回動作させる。この時、フリップフロップ群２のデータ入力端子５はHに固定されているので、フリップフロップ群２はHデータを保持する。しかし、第１層コンタクトプラグ群８が断線もしくは高抵抗状態にあれば、フリップフロップ群２のデータ入力端子５はL状態のままとなり期待値通りのデータを保持できない。次にスキャンイネーブル信号をHに固定することでフリップフロップ群をスキャンシフト状態に設定し、スキャンアウト端子から期待値比較を行うことで、フリップフロップ群２のデータ入力端子５に接続される第１層コンタクトプラグ群８の製造不良を検出することができる。つまり、ロジックテスターを使用し、上記スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがFAILする場合に第１層コンタクトプラグ群の中に不良が存在すると判断する。

上記のように、駆動能力、機能及び面積の少なくとも１つが異なる複数種類のフリップフロップ群をランダムに配置し、ロジック回路特有のランダム性（例えばポリシリコンの粗密）を持った拡散層であり、シフトレジスタを構成するフリップフロップのデータ入力端子に接続される信号線をランダムに配置し、コンタクトプラグ層と配線層においてもロジック回路特有のランダム性（例えば第２層配線及び第１層配線層及び第1層コンタクトプラグ層の粗密）があるレイアウトとなっている。従って、ロジック回路特有の拡散層とコンタクトプラグ層及び配線層のランダムな構造に対して発生するコンタクトプラグの製造不良を検出することが可能となる。また、フリップフロップのセル領域上に複数のコンタクトプラグを配置することで単位面積あたりのコンタクトプラグ数が増加し、その結果、コンタクトプラグの製造不良の検出感度を高くすることができる。

また、特許文献１に記載の技術は、メモリセルアレイでコンタクトプラグの不良を検出し、FBMシステムで不良解析を実施する不良解析方法であり、ロジック回路のランダム性に起因する特有の不良を検出し、不良原因を究明する不良解析方法ではない。これに対して、上記実施の形態１の場合には、ロジック回路のランダム性に起因する特有のコンタクトプラグの不良を、スキャンキャプチャーテストを実施することで検出する不良解析方法を提供するものである。
図４は、スキャンキャプチャーテストを実施した場合の期待値比較結果を示している。前記スキャンキャプチャーテストがFAILした場合に、そのスキャンチェーンに繋がるフリップフロップのデータ入力端子に接続されるコンタクトプラグ群の中に不良が存在すると判断できる。つまり、スキャンキャプチャーテストの期待値比較結果であるスキャンキャプチャーパターン内のFAILしている端子がスキャンアウト端子１０であることを確認するだけで、前記スキャンアウト端子１０に接続されるフリップフロップ群のデータ入力端子に接続される第１層コンタクトプラグ群に不良が存在すると判断でき、短時間でプロセス工程へのフィードバックが可能になるという利点がある。

また、上記スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがFAILする場合に、前記スキャンキャプチャーテストのテストベクタにおける期待値比較エラーが発生するステップから、前記フリップフロップ群のうち期待値エラーが発生するフリップフロップを特定し、前記期待値エラーが発生するフリップフロップのセル領域内に不良が存在すると判断することができる。例えば、図４の場合、期待値エラーが発生しているステップが５５、６０、８９であることから、スキャンアウト端子１０に接続するフリップフロップのうちスキャンアウト端子から数えて５５番目と６０番目と８９番目に接続されるフリップフロップのセル領域内に不良が発生していると容易に判断できる。

さらに、上記不良解析方法を実施することにより特定した前記第１層コンタクトプラグ群は、前記フリップフロップのセル領域内の狭い範囲に配置されており、FIB（Focused Ion Beam）などの解析装置を使用して断面観察や物理解析する場合に、複数のコンタクトプラグ群から製造不良が発生しているコンタクトプラグ１個を容易かつ短時間で特定できるという利点がある。

（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の模式図（平面図）を示すものである。また図６は、本発明の実施の形態２における半導体装置の模式図（図５のＡ−Ａ‘断面図）を示すものである。この半導体装置は、前記実施の形態１におけるフリップフロップ群を第１および第２の２つのフリップフロップ群２、２ａで構成し、さらに前記第１の方向に繰り返し配置され一端が前記外部入力端子３と接続される第３層配線４ａと、前記第３層配線４ａと前記第２のフリップフロップ群２ａの各フリップフロップのデータ入力端子５とを接続し前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される複数の第３層配線群６a及び複数の第２層配線群７a及び第２層コンタクトプラグ群８ａとを具備し、前記第１のスキャンチェーンに加え、前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンを有するものである。
すなわち、１aはシフトレジスタを構成するフリップフロップ群のレイアウトセル、２はランダムに配置される駆動能力と機能及び面積の少なくとも１つが異なる複数種類の第1のフリップフロップ群、２aはランダムに配置される駆動能力と機能及び面積が違う複数種類の第２のフリップフロップ群であり、シフトレジスタを構成する。３は外部入力端子、４は第１の方向に繰り返し配置され一端が外部入力端子と接続される第２層配線、４aは第１の方向に繰り返し配置され一端が外部入力端子と接続される第３層配線、５はフリップフロップのデータ入力端子、６は各フリップフロップのセル領域内でランダムに配置される複数の第２層配線群、７は各フリップフロップのセル領域内でランダムに配置される複数の第１層配線群、８は各フリップフロップのセル領域内でランダムに配置される複数の第１層コンタクトプラグ群、９はフリップフロップのデータ入力端子であるポリシリコン上に配置される複数のコンタクトプラグ群、１１aは前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続するスキャンチェーン、１０aは前記スキャンチェーンのスキャンアウト端子、６aは前記第３層配線と前記第２のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される複数の第３層配線群、７aは前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される第２の複数の第２層配線群、８aは前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される複数の第２層コンタクトプラグ群、９aはポリシリコン層上に配置される複数のコンタクトプラグ群、９bは１個の第1層配線、９cは複数の第１層コンタクトプラグ群、１１bは前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーン、１０bは前記スキャンチェーン１１bのスキャンアウト端子である。

以上のように構成された半導体装置について、図７に示すタイミングチャートを参照しながら以下にその動作を説明する。
まず、フリップフロップ群のデータを初期化するため、リセット信号をフリップフロップ群２と２aに印加する。リセット信号が印加されたフリップフロップ群２と２aは、Lデータを保持している。また外部入力端子３及びフリップフロップ群２と２aのデータ入力端子５はL固定されている。さらにクロック信号はL固定され動作していない。またスキャンイネーブル信号はL固定されスキャンキャプチャー状態にされている。次に、外部入力端子３をH固定にし、その後クロック信号を１回動作させる。この時、フリップフロップ群２と２aのデータ入力端子５はH固定されているので、フリップフロップ群２と２aはHデータを保持する。しかし、第１層コンタクトプラグ群８と第２層コンタクトプラグ群８aが断線もしくは高抵抗状態にあれば、フリップフロップ群２と２aのデータ入力端子５はL状態のままとなり期待値通りのデータを保持できない。次にスキャンイネーブル信号をHに固定することでフリップフロップ群をスキャンシフト状態に設定し、スキャンアウト端子から期待値比較を行うことで、フリップフロップ群２と２aのデータ入力端子５に接続される第１層コンタクトプラグ群８と第２層コンタクトプラグ群８aの製造不良を検出することができる。

上記実施の形態２においては、上記実施の形態１の半導体装置に加え、第２のフリップフロップ群と、前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンを配置するシフトレジスタを追加し、上記実施の形態１と同様の動作で、コンタクトプラグの不良を検出できるため、上記実施の形態１と同様の利点がある。

ところで、上記実施の形態１においては、拡散層と第２層配線及び第１層配線及び第1層コンタクトプラグの粗密に起因した第１層コンタクトプラグの製造不良を検出できるが、第１層以外のコンタクトプラグは配置していないので、第1層コンタクトプラグ以外の層のコンタクトプラグの製造不良を検出できない。

これに対して、本実施の形態２においては、前記第２のフリップフロップ群の各フリップフロップのセル領域内で、複数の第２層コンタクトプラグ群とポリシリコン層上に配置される複数のコンタクトプラグ群と複数の第１層コンタクトプラグ群を配置しているため、第１層コンタクトプラグの製造不良に加えて、第２層コンタクトプラグの製造不良を検出できる。

また、上記実施の形態２においては、上記第１のフリップフロップ群が第１のスキャンチェーンに接続され、第２のフリップフロップ群が第２のスキャンチェーンに接続されているため、スキャンキャプチャーテストを実施し、上記第１のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、第１層コンタクトプラグ群の中に不良が存在すると判断し、上記第２のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、第２層コンタクトプラグ群の中に不良が存在すると判断でき、特にテストパターンのステップ数を増やす事無く、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認するだけで、不良が発生しているコンタクトプラグ層を容易かつ短時間に特定できる。図８は前記スキャンキャプチャーテストの期待値比較結果を示している。例えば、図８の場合、期待値エラーが発生している端子がスキャンアウト端子１０aであることから、第１層コンタクトプラグ群に不良であることが分かり、さらに期待値エラーが発生しているステップが５５、６０、８９であることから、スキャンアウト端子１０aに接続するフリップフロップ群のうちスキャンアウト端子から数えて５５番目と６０番目と８９番目に接続されるフリップフロップを特定し、不良が発生している領域を容易に特定することができる。

（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の模式図（平面図）を示すものである。また図２は、本発明の実施の形態３における半導体装置の模式図（図９のＡ−Ａ‘断面図）を示すものである。この半導体装置では、前記第１のフリップフロップ群に接続される前記第２層配線群及び複数の第１層配線群及び複数の第１層コンタクトプラグ群は、前記第１のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置されプロセスが許す範囲の最小加工寸法より太い幅で構成される。１bはシフトレジスタを構成するフリップフロップ群のレイアウトセル、２aはランダムに配置される駆動能力と機能及び面積の少なくとも１つが異なる複数種類の第１のフリップフロップ群、２はランダムに配置される駆動能力と機能及び面積の少なくとも１つが異なる複数種類の第２のフリップフロップ群でシフトレジスタを構成する。３は外部入力端子、４は第１の方向に繰り返し配置され一端が外部入力端子と接続される第２層配線、５はフリップフロップのデータ入力端子、６bは各フリップフロップのセル領域内でランダムに配置されるプロセスが許す範囲の最小加工寸法より太い幅の複数の第２層配線群、７bは各フリップフロップのセル領域内でランダムに配置されるプロセスが許す範囲の最小加工寸法より太い幅の複数の第１層配線群、８bは各フリップフロップのセル領域内でランダムに配置される複数の第１層コンタクトプラグ群、９はフリップフロップのデータ入力端子であるポリシリコン上に配置される複数のコンタクトプラグ群、１１aは前記第１のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第1のスキャンチェーン、１０aは前記第１のスキャンチェーンの第１のスキャンアウト端子、６cは前記第２層配線と前記第２のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し、前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される第２の複数の第２層配線群、７cは前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される第２の複数の第１層配線群、８cは前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される第２の複数の第１層コンタクトプラグ群、１１bは前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーン、１０bは前記スキャンチェーン１１bのスキャンアウト端子である。

以上のように構成された半導体装置について、図７に示すタイミングチャートを参照しながら以下にその動作を説明する。
まず、フリップフロップ群のデータを初期化するため、リセット信号をフリップフロップ群２と２aに印加する。リセット信号が印加されたフリップフロップ群２と２aは、Lデータを保持している。また外部入力端子３及びフリップフロップ群２と２aのデータ入力端子５はL固定されている。さらにクロック信号はL固定され動作していない。またスキャンイネーブル信号はL固定されスキャンキャプチャー状態にされている。次に、外部入力端子３をH固定にし、その後クロック信号を１回動作させる。この時、フリップフロップ群２と２aのデータ入力端子５はH固定されているので、フリップフロップ群２と２aはHデータを保持する。しかし、第１層コンタクトプラグ群８bと第１層コンタクトプラグ群８cが断線もしくは高抵抗状態にあれば、フリップフロップ群２と２aのデータ入力端子５はL状態のままとなり期待値通りのデータを保持できない。次にスキャンイネーブル信号をHに固定することでフリップフロップ群をスキャンシフト状態に設定し、スキャンアウト端子から期待値比較を行うことで、フリップフロップ群２と２aのデータ入力端子５に接続される第１層コンタクトプラグ群８bと第１層コンタクトプラグ群８cの製造不良を検出することができる。

上記実施の形態３においては、上記実施の形態１の半導体装置に加え、第２のフリップフロップ群と、前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンを配置するシフトレジスタを追加し、上記実施の形態１と同様の動作で、コンタクトプラグの不良を検出できるため、上記実施の形態１と同様の利点がある。

ところで、半導体製品のロジック回路には、例えばクロック信号のように遅延をできるだけ減少させるように配線幅をプロセスの許す範囲で太くした配線を配置することがある。しかし上記実施の形態１の場合には、拡散層と第２層配線及び第１層配線及び第1層コンタクトプラグの粗密は存在するが、不良の検出感度を高くするため第２層配線群及び第１層配線群が、プロセスの許す範囲の最小加工寸法で配置され、配線幅をプロセスの許す範囲で太くした配線はほとんど配置されないため、完全にロジック回路のランダム性を模擬しているとは言えない。これに対して上記実施の形態３の場合には、配線幅がプロセスの許す範囲の最小加工寸法より太い配線を配置することで、実際の半導体製品のロジック回路に近いレイアウトとなり、配線幅がプロセスの許す範囲の最小加工寸法より太い配線が配置されることによって発生するコンタクトプラグの不良を検出することができる。

また、上記実施の形態３においては、スキャンキャプチャーテストを実施し、前記請求項３記載の第１のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、上下層配線がプロセス上の最小加工寸法より太い幅の前記第１の第１層コンタクトプラグ群の中に不良が存在すると判断し、第２のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、上下層配線がプロセス上の最小加工寸法である前記第２の第１層コンタクトプラグ群の中に不良が存在すると判断する。つまり、コンタクトプラグと配線の各接続構造別に、フリップフロップ群がスキャンチェーンに接続されているため、スキャンキャプチャーテストでFAILしているスキャンアウト端子を確認するだけで、不良が発生しているコンタクトプラグと配線の接続構造を容易かつ短時間に特定できる。

（実施の形態４）
上述のいくつかの実施の形態において、プロセスで許される範囲のすべての配線層、コンタクトプラグ層を備えた構成とすることもできる。例えば、図５の構成において、ｎ層の配線層を備える場合、ランダムに配置される駆動能力と機能及び面積が違う複数種類の第ｍ（１≦ｍ≦ｎ−１）までのフリップフロップ群と、外部入力端子と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第ｍ＋１層配線と、前記第ｍ層配線と前記フリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記各フリップフロップのセル領域内でランダムに配置される複数の第ｍ＋１層配線群及び複数の第ｍ層配線群及び複数の第ｍ層コンタクトプラグ群と、ポリシリコン上に配置される複数のコンタクトプラグ群と、前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第ｍまでのスキャンチェーンとを備えた構成とし、前記半導体装置の第１〜ｎ−１までのフリップフロップ群のスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればTrの不良は無いと判断し、スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがｋ（１≦ｋ≦ｎ−１）番目のスキャンチェーンでFAILする場合に、第ｋ層コンタクトプラグ群の中に不良が存在すると判断することができる。よって、スキャンキャプチャーテストでFAILするスキャンアウト端子を確認するのみで、不良の発生しているコンタクトプラグ層を容易かつ短時間に特定できる。
なお、上記実施の形態において配線は例えばアルミニウム配線などのメタル配線、基板表面に形成される導体配線はポリシリコンなどが通常用いられる。

本発明による半導体装置及びこれを用いたLSIの不良解析方法は、コンタクトプラグ密度の高いシフトレジスタ群を有し、コンタクトプラグ工程の断線不良を高感度に検出するTEG等として有用である。また、前記シフトレジスタ群を実品種に搭載し、コンタクトプラグ工程の高感度不良検出等の用途にも応用できる。

本発明の実施の形態１における半導体装置を模式的に示す平面図 本発明の実施の形態１と実施の形態３における半導体装置を模式的に示す断面図 本発明の実施の形態１における半導体装置のタイミングチャート図 本発明の実施の形態１における半導体装置のテストの期待値比較結果を示す図 本発明の実施の形態２における半導体装置を模式的に示す平面図 本発明の実施の形態２における半導体装置の模式的に示す断面図 本発明の実施の形態２と実施の形態３における半導体装置のタイミングチャート図 本発明の実施の形態２における半導体装置のテストの期待値比較結果を示す図 本発明の実施の形態３における半導体装置の模式的に示す平面図 従来のメモリセルを用いた半導体装置の模式的に示す断面図

符号の説明

１、１a、１b シフトレジスタを構成するフリップフロップ群のレイアウトセル
２、２a 複数種類のフリップフロップ群
３ 外部入力端子
４ 第２層配線
４a 第３層配線
５ フリップフロップのデータ入力端子
６ 複数の第２層配線群
６a 複数の第３層配線群
６b 最小加工寸法より太い幅の複数の第２層配線群
６c 複数の第２層配線群
７ 複数の第１層配線群
７a 複数の第２層配線群
７b 最小加工寸法より太い幅の複数の第１層配線群
７c 複数の第１層配線群
８ 複数の第１層コンタクトプラグ群
８a 複数の第２層コンタクトプラグ群
８b 複数の第１層コンタクトプラグ群
８c 複数の第１層コンタクトプラグ群
９、９a ポリシリコン上に配置されるコンタクトプラグ群
９b 第１層配線
９c 第１層コンタクトプラグ群
１０、１０a、１０b スキャンアウト端子
１１、１１a、１１b スキャンチェーン

Claims (9)

1. ランダムに配置され、駆動能力と機能及び面積の少なくとも1つが異なる複数種類のフリップフロップ群と、
   外部入力端子と、
   第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第２層配線と、前記第２層配線と前記フリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記各フリップフロップのセル領域内でランダムに配置される複数の第２層配線群及び複数の第１層配線群及び複数の第１層コンタクトプラグ群と、
   基板表面に形成される導体配線上に配置される複数のコンタクトプラグ群と、
   前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続するスキャンチェーンとを有することを特徴とする不良解析用の半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記フリップフロップ群は第１および第２のフリップフロップ群で構成され、
   さらに前記第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第３層配線と、前記第３層配線と前記第２のフリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記第２のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置される複数の第３層配線群及び複数の第２層配線群及び第２層コンタクトプラグ群とを具備し、
   前記第１のスキャンチェーンに加え、
   前記第２のフリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第２のスキャンチェーンを有することを特徴とする不良解析用の半導体装置。
3. 請求項１に記載の半導体装置であって、前期フリップフロップ群は第１及び第２のフリップフロップ群で構成され、さらに
   前記第１のフリップフロップ群に接続される前記第２層配線群及び複数の第１層配線群及び複数の第１層コンタクトプラグ群は、前記第1のフリップフロップ群の各フリップフロップのセル領域内でランダムに配置されプロセスが許す範囲の最小加工寸法より太い幅で構成されることを特徴とする不良解析用の半導体装置。
4. 請求項１乃至３のいずれかに記載のｎ層の配線層を備える不良解析用半導体装置であって、ランダムに配置される駆動能力と機能及び面積の少なくとも１つが異なる複数種類の第ｍ（１≦ｍ≦ｎ−１）までのフリップフロップ群と、外部入力端子と、第１の方向に繰り返し配置され一端が前記外部入力端子と接続される第ｍ＋１層配線と、前記第ｍ層配線と前記フリップフロップ群の各フリップフロップのデータ入力端子とを接続し前記各フリップフロップのセル領域内でランダムに配置される複数の第ｍ＋１層配線群及び複数の第ｍ層配線群及び複数の第ｍ層コンタクトプラグ群と、ポリシリコン上に配置される複数のコンタクトプラグ群と、前記フリップフロップ群の全スキャン入力とスキャン出力とを直列接続する第ｍまでのスキャンチェーンとを有することを特徴とする不良解析用の半導体装置。
5. 半導体製品の製造ラインを用いて請求項１乃至４のいずれかに記載の半導体装置を製造する工程と、
   ロジックテスターを使用して、前記半導体装置のフリップフロップのスキャンシフトテストを実施し、前記スキャンシフトテストをパスしたとき、トランジスタの不良は無いと判断する工程と、
   スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがフェイル（FAIL）する場合に第１層コンタクトプラグ群の中に不良が存在すると判断する工程とを含むことを特徴とするLSIの不良解析方法。
6. 請求項５に記載のLSIの不良解析方法であって、
   前記不良が存在すると判断する工程は、さらに前記スキャンキャプチャーテストのテストベクタにおける期待値比較エラーが発生する工程から、前記フリップフロップ群のうち期待値エラーが発生するフリップフロップを特定し、前記期待値エラーが発生するフリップフロップのセル領域内に不良が存在すると判断する特定工程を含むことを特徴とするLSIの不良解析方法。
7. 請求項６に記載のLSIの不良解析方法であって、
   前記特定工程は、前記第１のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、第１層コンタクトプラグ群の中に不良が存在すると判断し、前記第２のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、第２層コンタクトプラグ群の中に不良が存在すると判断することを特徴とするLSIの不良解析方法。
8. 請求項７に記載のLSIの不良解析方法であって、
   前記特定工程は、前記第１のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、上下層配線がプロセス上の最小加工寸法より太い幅の前記第１層コンタクトプラグ群の中に不良が存在すると判断し、第２のフリップフロップ群のスキャンアウト端子で前記スキャンキャプチャーテストがFAILする場合に、上下層配線がプロセス上の最小加工寸法である前記第１層コンタクトプラグ群の中に不良が存在すると判断することを特徴とするLSIの不良解析方法。
9. 請求項５乃至８のいずれかに記載のLSIの不良解析方法であって、
   前記請求項４記載の半導体装置の第１〜ｎ−１までのフリップフロップ群のスキャンシフトテストを実施し、前記スキャンシフトテストがパスすればトランジスタの不良は無いと判断し、スキャンキャプチャーテストを実施し、前記スキャンキャプチャーテストがｋ（１≦ｋ≦ｎ−１）番目のスキャンチェーンでFAILする場合に、第ｋ層コンタクトプラグ群の中に不良が存在すると判断することを特徴とするLSIの不良解析方法。

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