4172 26 A7 B7 五、發明說明（ 經濟耶智慧財產局員工消費合作社印製 【發明所屬之技術領域】 本發明係關於具有記憶胞之不良解析用LSI(大型積體電 路），使用於工廠定期監視者。 【習知技術】 半導體製品係由一連串的製程所成之製造線所製造，因 製造上之原因，偶有製造出不良之半導體製品之情況。於 該情況下，有必要探究不良原因，藉由改良製程的一部分 以消除不良原因（製程回饋）’提升半導體製品之良品率。惟 ，解析不良之半導體製品，探究不良原因之作業非常困難。 因此，以提升半導體製品之良品率，使用該半導體製品 之製造線而製造定期性不良解析用LSI。該不良解析用SLI 係以不中止半導體製品之製造線之原則，而只製造_定的 量。 不良解析用LSI因僅係用於不良解析内特別製造者，其構 造簡單。故若解析該不良解析用LSI，在特定出發生不良之 情況時之不良處或探究不良原因等方面，比解析實際的半 導體製品容易。 如圖19及圖20所示，習知之不良解析用LSI有形成於晶 片或晶圓上之晶片區域中之記憶胞陣列（如SRAM胞陣列） 者。具有記憶胞陣列 < 不良解析用LSI，藉由導入FBM(Fail Bit Map，不良位元映射）系統，可更輕易特定出不良處或探 究不良原因。 此處F B Μ係將記憶胞$列之各記憶胞之位置作成以爛目 表示之映射圖，測試全部的記憶胞，藉由將不良之記憶胞 (請先閱讀背面之注意事項反 罵本頁) 裝
AtT· -線' 私纸張尺度適用中國國家標準（CNS)A4規格（2】〇χ 297公爱 經濟部智慧財產局員工消費合作社印S衣 A7 ____B7_ 五、發明說明（2 ) 之位置表示於映射圖内，基於不良之記憶胞之配置（範圍） 進行不良處之特定或不良原因之探究之系統。 又’不良解析用LSI之配線構造係致力於使不良記憶胞之 配置（範圍）與不良處或不良原因一對一對應。 【發明所欲解決之課題】 表1係使用FBM系統進行圖1 9及圖20之不良解析用LSI 之不良解析之情況下之範圍與不良處或不良原因之關係之 表示表。 【表1】 範圍 .層 節點1 節點2 o/s 1 聚矽 字元線 … 斷線 2 導通插頭 (聚合物-1A1) 字元線 斷線 3 單位元不良 導通插頭 (SDG領域） 内部配線 斷線 3 單位元不良 導通插頭 (聚合物-1A1) 内部配線 斷線 3 單位元不良 聚矽 内部配線 内部配線 短路 此處範圍係指由不良解析檢驗出之不良記憶胞之配置（圖 案）。層（layer)係指發生不良之層，節點1 、2係指發生不 良之配線，皆係特定不良處〜。ο/s係指斷線（open)或短路 (short)，係特定不良原因。 例如1.字元線（聚矽層）之斷線，及2.連接字元線（聚矽層） -5- 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） — 1,11111 —-裝 ---I--—訂·！11·線 (請先閱讀背面之注意事項S 寫本頁) -----------—-X_ 經濟部智慧財產局員工消費合作社印製 4 ί 7 2 2 3 a/ ______Β7_ 五、發明說明（3 ) 及字元線（第1金屬層）之導通插頭（链層）之斷線，各係對應 於實際之半導體製品（邏輯電路或記憶體電路等）之聚妙層 之斷線、及連接聚矽層及第1金屬層之導通插頭之斷線。惟 ，依FBM系統，即使解析習知之不良解析用LSI，該等不 良（斷線）亦無法'作爲範圍表示。 具體上如圖2丨所示，習知之不良解析用LSI之構造係爲 字元線（聚矽層）12及其上層之字元線（第1金屬層）13 一起向 相同方向呈一直線延伸，且兩者於複數處由導通插頭互 相連接。又，信號係自字元線（第1金屬層）1 3之一端輸入， 字元線（聚矽層、第1金屬層）12、13之另—端成爲中止處 ，皆未有連接。又’相鄰接的2個導通插頭14、14之間， 8個（位元）之記憶胞連接於字元線（聚矽層）ί 2。 故’記憶胞之信號係自字元線（第1金屬層）13經由導通插 頭14導引至字元線（聚矽層）12的方式動作。此處，即使發 生字元線（聚矽層）12之斷線、或導通插頭μ之斷線，因字 元線（聚矽層）1 2及字元線（第1金屬層）丨3係由複數之導通插 頭14互相連接之故，記憶胞仍會毫無問題的動作。 即如圖22所示，於FBM中不表示出範圍，無法檢測出字 元線（聚矽層）之斷線或導通插頭之斷線。 又，在使用具有.SRAM胞陣列之不良解析用LSi(以下稱 SRAM-TEG(Test Element Group，測試元件組）之情況中， SRAM-TEG之記憶胞對應於形成於實際半導體製品（邏輯電 路或記憶體電路等）之記憶胞。 ' 惟，即使使用FBM系統解析習知<SRAM_TEG , 3 sram -6 - 匕纸張尺度適用尹國國家標準（CNS)A4規格（2]0 * 297公茇） ------·-------裝·-------訂---------線 {請先閱讀背面之注意事項兔^^本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) 胞之活性區域（SDG區域）所對應之導通插頭之斷線、 SRAM胞内之聚矽層所對應之導通插頭之斷線、及SRAM胞 内之聚矽層之短路，全部係表示爲同一範園（單位元不良） 之故，無法區分出該等不良。 具體上如圖23至圖25所示，習知之SRAM-TEG之構造 中，SRAM胞（1位元）係由4個MOS電晶體T1〜T4及2個 傳送電晶體T5、T6所構成。又，於圖23及圖24中，省略 傳送電晶體T5 ' T6。又，圖24中以打又表示之部分係爲 例如金属層1A1。 此處，SRAM胞之活性區域（SDG區域）所對應之導通插 頭之斷線、SRAM胞内之聚矽層所對應之導通插頭之斷線 、及SRAM胞内之聚矽層之短路，皆係僅使1個SRAM胞 不動作。 即如圖2 6所不，即使上述3個不复中發生任一不良，於 F B Μ中係表示爲單位元位不良之範圍。 如此，習知係與半導體製品分開定期製造不良解析用LSI ，雖然於該不良解析用LSI進行不良解析，但習知之不反解 析用L SI無法檢測出不良、或將複數之相異的不良表示成同 一範圍之故，具有無法進行不良處之特定或不良原因之探 究之缺點。 =' · 又’近年之半導體製品急遽的進行配線的多層化，例如 習知的使用2層線之SRAM-了EG，已非常難以特定出半導 體製品的全部的不良處或探究不良原因。 本發明係爲解決上述缺點而製成，其目的在於定期性製 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） ----；----；-------裝--- {請先閱讀背面之注意事項¥ .寫本頁) -"-5 -線 r 4172 26 A7 ______B7五、發明說明（5 ) 經濟部智慧財產局員工消費合作社印- 造具有記憶胞之不良解析用LSI，由FBM系 析之情況中，提出一可將複數之相異的不良以相異的範圍 輕易的檢測出之不良解析用LSI之構造’可簡易的進行不良 處之特定或不良原因的探究及製程回饋，以提升半導體製 品之良品率。 [解決課題之方法】 爲達成上述目的，本發明之不良解析用半導體裝置係具 備：記憶胞陣列；複數之第1配線，其係於前述記憶胞陣列 之一列或一行内，配置於一直線上者；第2配線，其係配置 於前述複數之第1配線上，向一端向另一端傳達信號者；及 複數之導通插頭，其係將前述複數之第1配線各別連接至前 述第2配線者；前述複數之第1配線各係連接於前述複數之 第1配線所屬之列或行内之全部的記憶胞中之連續的記憶 胞者。 2,本發明之不良解析用半導體裝置係具備：記憶胞陣列： 複數之第1配線，其係於前述記憶胞陣列之一列或一行内， 配置於一直線上者；複數之第2配線，其係於前述複數之第 1配線上，配置於一直線上者；及複數之導通插頭，其係以 述複數之第1及第2配線成串聯的方式，將前述複數之 弟丨配線及前述複數乏黧。& π 1 孓弟2配、.桌互相連接者；前述複數之第 1配線各係連接於前述複數笔 後歎义弟1配線所屬之列或行内之全 邵的記憶胞中之連續的$情妝 ' 1己L’聛自串聯之前述複數之第1 配·.泉4 一端向另一端傳達信號者。 3.本發明之不良解析用丰壤辦举苗κ 牛導^裝置係具備：記憶胞陣列； (請先閱讀背面之注意事項K/丨寫本頁) J. -裝------- 訂· .線 -n n n , 本紙張仏賴中國國家辟（cns)A4 ^^·
A7 B7 五、發明說明（6 ) 請 先 閱 讀 背 之 注 意 事 項 2條第1配線，其係配置於前述記憶胞陣列之—行内，被施 加互補的彳s號者；2條第2配線’其係配置於前述2條第1 配線上者’及複數之導通插頭，其係將前述2條第1配線之 一方連接於前述2條第2配線之一方’將前述2條第丨配線 之另一方連接於前述2條第2配線之另一方者；前述2條第 1配線各係連接於前述2條第1配線所屬之行内之全部的記 憶胞，前述2.條第1配線之間隔及前述2條第2配線之間隔 ，係比跨過相鄰的2行之2條第1配線之間隔及2條第2配 線之間隔狹窄者。 4·本發明之不良解析用半導體裝置係具備：記憶胞陣列； 訂 線 經濟部智慧財產局員工消費合作社印製 2條第1配線，其係配置於前述記憶胞陣列之—行内，被施 加互補的信號者；2條第2配線，其係配置於前述2條第i 配線之上或之下者；及複數之導通插頭，其係將前述2條第 1配線之一方連接於前述2條第2配線之一方，將前述2條 第1配線之另一方連接於前述2條第2配線之另—方者；前 述2條第1或第2配線各係連接於前述2條第丨或第2配線 所屬之行内之全部的記憶胞，前述2條第1配線之間隔係比 跨過相鄰2行之2條第1配線之間隔狹窄，前述2條第2配 線之間隔係比跨過相鄰之2行之第2配線之間隔寬者。 5.本發明之不良解析用半導體裝置，其特徵在於：具備： 第1及第2 MOS電晶體，其係串聯於第t及第2電源之間， 構成第1反相器者；帛3及第4 M〇s電晶體，其係串聯於 前述第】及第2電源之間，構成第2反相器，除此之外並與 前述第1反相器正反連接者；第1配線，其係將前述第1及 -9- 297公釐） 經濟部智慧財產局員工消費合作社印製 417226 A? ----------B7 五、發明説明（7 ) 第2M0S電晶體之沒極與前述第3及第4刪電晶體之問 極予以連接者；及第2配線，其係將前述第3及第4 m〇s 電晶體之汲極與前述第i及第2 M〇s電晶體之閘極予以連 接者；前述第i及第2 M〇s電晶體之沒極與前述第ι配線 之導通部' 前迷第3及第4 M〇s電晶體之問極與前述第ι 配線之導料、前述第3及第4嶋電晶體之'純與前述 第2配線之導通部、 ，以及前述第1及第2 M0S電晶體之閘極與前述第2配線 〈導通部，各係被設置於2處以上，前述第〖及第2 電晶體之間極與前述第3及第4 M〇s電晶體之閘極之間隔 的一部分’係被設定為最小加工尺寸者。 6_本發明之LSI之不良解析方法，係使用半導體製品之 製造線製造上述第丨項之半導體裝置，對前述申請專利範 圍第1項之半導體裝置之記憶胞陣列進行試驗作成FBM , 在1列或1行内之連續的複數之記憶胞為不良時，判斯使 複數之第1配線直接於第2配線之導通插頭係斷線者。 7_本發明之LSI之不良解析方法，係使用半導體製品之 製造線製造上述第2項之半導體裝置，對前述申請專利範 圍第2項之半導體裝置之記憶胞陣列進行試驗作成FBM， 以一列或一行内連續的複數之記憶胞為一單位，在前述— 單位之n(自然數蓓乏記憶胞（惟，係為一列或—行内之全 部的記憶胞以下）為不良時，判斷使複數之第i配線與複數 之第2配線相互連接之複數之導通插頭係斷線者。 8·本發明之LSI之不良解析方法，係使用半導體製品之製 造線製造上述第3項之半導體裝置，對前述申請專利範圍第 ¥紙張尺度適财國“（CNS) A4規格（21GX297公瘦 1 ~~ ------ ---„---^----參------ΐτ------0 (請先閱讀背面之注意事項再卢頁) / A7 B7 經濟部智慧財產局員工消費合作钍印製 五、發明說明（8 3項之半導體裝置之記憶胞陣列進行試驗作成fbm，在-行内之全部的記憶胞爲不良時，判斷前述一行内之2條第 配線或2條第2配線係短路者。 9,本發明之LSI之不良解析方法，係使用半導體製品之鸯 造線製造上述第4項之半導體裝置，對前述申請專利範圍奪 4項之半導體裝置之記憶胞陣列進行試驗作成fbm，在一 行内之全邵的記憶胞爲不良時，判斷前述丨行内之2條第 配線係短路，在列方向相鄰接之2行内之全部的記憶胞爲可 良時’判斷跨過在前述列方向相鄰接之2行之2條第2配續 係短路者。 1 0.本發明之L SI之不良解析方法，係使用半導體製品泛 製造線製造上述第5項之半導體裝置，對前述申請專利範匡 第5項乏半導體裝置之記憶胞陣列進行試驗作成fbm ,名 發生單位元不良時，判斷第丨及第2 M〇s電晶體之閘極與 第3及第4 MOS電晶體之閘極之間隔的—部分係短路者。 【發明之實施形態】 以下參照圖面，詳細説明本發明之半導體裝置及使用其 之LSI不良解析方法。 ' 圖〗表示本發明之半導體裝置之概略圖。 該半導體裝置係由形成於晶片或晶圓内之晶片區域之不 良解析用LSI所構成。不良解析用LSI係可將實際的半導體 製品（邏輯電路或記憶體電路等）所發生之不复，替代實際^ 半導體製品而予以解析者，故其具有獨特的構造。 例如不良解析用⑶具有複數（例如8 χ 16⑴之記憶胞 -11 - 紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复 I--Γ---*----------t ------訂·-------I (請先閱讀背面之注意事項5·舄本頁) __ 417226 A7 B7 五、發明說明（9 陣列（句如SRAM胞陣列）n π ，例如办丄/ 如圖2所示，各記憶胞陣列 W如係由64(列方向）χ 6 列識碼哭π / , (仃万向）個記憶胞所構成。 夕J忒碼态及行識碼器係用以依 者。 斤選擇圮憶胞陣列之記憶胞 構成於圖1及圖2之記憶胞陣列内之字元線之 「二於丨列内之字凡線係於-列内配置於-直線上，由向 1万-延伸之複數條（例如8條）第1配線Η，以及由於】 列内配置於第！配線丨2上方一 ^ J幻万向延狎之弟2配線丨3所構 成二複數條第i配線12係由聚紗層所構成，第2配線…系 由^矽層上之第1金屬層（例如第1鋁層1A1)所構成。複數 條第1配線丨2各係經由導通插頭（例如錳層）14連接至第2 配線1 3。於1條第丨配線丨2上連接有於列方向連續的複數 個（例如8個）記憶胞。 表2係表示使用FBM系統，對圖3之具有字元線之不良 解析用LSI進行解析之情況之範圍及不良處或不良原因之 關係表。 【表2】 範圍 層 節點1 節點2 o/s 2 8位元連續不良 (1列） ‘導通插頭 (聚合物-1A1) 字元線 -----—-- 斷路 經濟部智慧財產局員工消費合作社印製 例如習知構造之不良解析用LSI(參照表1之2)中，連接 聚矽層與第1金屬層之導通插頭之斷線，在FBM系統雖未 12- 本紙張反度適用中國國家標準（CNS)A4規格（210 X 297公釐） 41，？ 41，？ 經濟部智慧財產局員工消費合作社印製 A7 _________B7_ 五、發明說明（1〇 ) 表示出範圍’但新賴構造（參照表2之2)中，如圖4之fbm 係表示爲1列（64位元）内之複數位元（例如8位元）之 、'、不良即，若—個導通插頭斷線，該導通插頭所連接 之複數個（例如8個）記憶胞便不會動作。 ^ ’如表2之2所示，若使範圍與不良處或不良原因之關 系呈對對應，則藉由解析不良解析用L SI，便可輕易檢 知連接聚矽層與第丨金屬層之導通插頭 是否斷線。 、如此，依據本例，將記憶胞陣列内之字元線的構造分斷 j獨特者，即，將由聚矽層所成之第1配線分斷成複數者， ，由將各個第1配線經由導通插頭連接至第1金屬層所成之 弟2配線，便可檢知出連接聚矽層與第1金屬層之導通插頭 是否斷線。 圖5係表示形成於圖丨及圖2之記憶胞陣列内之字元線之 構造之第2例。 配置於一列内之字元線係由複數條（例如8條）第1配線2 1 及複數條（例如8條）第2配線22所構成。該第1配線2 1係 於一列内配置於一直線上，向列方向延伸者；該第2配線 2 2係於弟1配線2 1上配置於一直線上，向列方向延伸。複 數條第1配線2 1係由第1金屬層（例如第1鋁層1 A1)所構成 ’複數條第2配線22.係由第1金屬層上之第2金屬層（例如 第2銘層2A1)所構成。 導通插頭（例如錳層）23係年複數條第1配線2 I及複數條 第2配線22各成串聯之方式，將複數條第1配線2 1與複數 條第2配線22相互連接。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210* 297公釐） ---r-----------裝---------訂---------線 (請先閱讀背面之注意事項\卩寫本頁) 417 2 28 Α7 ______Β7 五、發明說明（11) 複數條第I配線2 1之正下方配置有複數條第3配線24， 其係向列方向延伸，與複數條第i配線21 一對一對應設置 者。第3配線24係由第1金屬層下之聚矽層所構成。導通 插頭（例如錳層）25係將複數條第丨配線2i與複數條第3配 線24相互連接。 又’於複數條第3配線24上各連接有於列方向連續之複 數個（例如8個）記憶胞。 表3係表示使用ρΒΜ系統、對圖5之具有字元線之不良 解析用LSI進行不良解析之情況之範圍與不良處或不良原 因之關係。 請 先 S3 讀 背 面 之 注 意 事 項 产 4裝 本 頁 【表3】 範圍 層 節點1 節點2 o/s 2 8位元連續不良 (1 列）' 導通插頭 (聚合物-1A1) 字元線 -一 斷線 4 8n(S 64)位元 連續不良(1歹|J) 導通插頭 (1A1-2AI) 字元線 — 斷線 訂 線 經濟部智慧財產局員工消費合作社印製 依表3之4 ’如圖6之FBM所示’連接第i金屬層及第2 金屬層之導通插頭之斷線，係表示爲於1列（64位元）内之 h位元之連續和良。•又’ ”8n位元"之8係相當於！條第3 配線24所連接之記憶胞之數（亦可爲8以外之數），在1列爲 64位元之情況下，n爲i以丰8以下之自然數。即，若連接 第1及第2金屬層之導通插頭23斷線，則自其斷線處以往 的字元線所連接之8n個記憶胞不動作。 -14- 本紙張尺度酬中關家標準（CNS)A4規格⑵G χ 297公' --~ A7 ΒΓ 經濟部智慧財產局員工消費合作社印製 五、發明說明（12) 故，如表2之4所示，若使範圍與不良處或不良原因間之 關係呈一對一對應，則依解析不良解析用LSI，便可輕易檢 知出連接第1金屬層及第2金屬層之導通插頭是否斷線。 又’本例中亦包含圖3所示之構造之故，當然亦可將連接 聚矽層與第1金屬層之導通插頭25之斷線，以範圍表示於 FBM系統中。即，本例使用記憶胞陣列内之字元線，可檢 知出2個範圍的不良。 如此，依本例，將記憶胞陣列内之字元線之構造分斷成 獨特者，即，將由第1金屬層所成之第1配線2〗分斷成複 數者，將各個第1配線21經由導通插頭23與第2配線22 予以串聯之故，即可檢知出連接第1金屬層與第2金屬層已 導通插頭23是否斷線·^ 圖7係表示形成於圖1及圖2之記憶胞陣列内之字元線之 構造之第3例。該例係爲上述第2例之變形例。 配置於1列内之字元線係由複數條（例如8條）第1配線2 1 、複數條第2配線22及複數條第4配線26所構成。該第i 配線2 1係於1列内配置於一直線上，向列方向延伸者；該 第2配線22係於複數條第1配線2 1上配置於一直線上者； 該第4配線26係於複數條第2配線22上配置於一直線上者 。複數條第1配線保吉第1金屬層（例如第1鋁層1/M)所構 成，複數條第2配線係由第1金屬層上之第2金屬層（例如 第2鋁層2A1)所構成，複數f第4配線26係由第2金屬層 上之第3金屬層（例如第3鋁層3A1)所構成。 導通插頭（例如錳層）23係將複數條第1配線21與複數條 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） I I rM HI * 1 I-----^ · I i ------ (請先閱讀背面之注意事項^\寫本頁) 417226 A7 B7 五、發明說明（13 ) $ 2，予以相互連接。導通插頭（例如毅層係將複 數條第2 ^線22與複數條第4®己線26予以相互連接。於是 複數條二1、第2及第4配線2卜Μ、％成串聯。 複數條第1配線2 i之正下方配置有複數條第3配線24， 其係向二方向延伸’與複數條第i配線2】成一對一對應設 置者第3配線24係由第i金屬層下之聚矽層所構成。導 k插Θ (例如Μ層）25 #將複數條$ 1配線2 }與複數條第3 配線24予以相互連接。 又複數條第3配線24各連接有於列方向連續之複數個 (例如8個）記憶胞。 依本例，連接上層之金屬層與下層之金屬層之導通插頭 23 27之斷線係可表π成1列（64位元）内之8n位元之連續 不良。於n兄下，雖無法區分連接帛i金屬層肖第2金屬 層之導通插頭之斷線’以及連接第2金屬層與第4金屬層之 導通插頭27之斷線’但若要將其作一區分，則只要將其中 任一者做成難以發生不良之狀態（如增加同一處之導體數量 等）即可。 經濟部智慧財產局員工消費合作社印製 圖9係表示形成於圖丨及圖2之記憶胞陣列内之位元線之 構造之第1例。圖1〇爲圖9之位元線之剖面圖。 …於一仃内，向行方内延伸之2條位元線b1j ' /Βί係互成 平行配置。2條位元線BL、/BL各係由於一行内配置於— 直線上足複數條（例如32條i配線3 1、及配置於複數條 第1配線3 1上之第2配置3 2所構成。複數條第1配線3 1 及第2配線32皆係由金屬層（例如鋁層2Α1、3Αι)所構成。 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇 X 297公釐 A7 B7 五、發明說明（14) 複數條第1配線3丨各係經由導通插頭（例如錳層）33、Μ 及第3配線（例如鋁層1A1)35，連接於記憶胞。又，複數條 第1配線3 1各係經由導通插頭（例如錳層）36，連接於第2 配線32。即，第2配線32係連接31行内之全部的記憶胞。 1行内之2條位元線BL、/BL之間隔W][、wr(例如^ =W1’）係設定爲與實際之半導體製品之位元線bl、彼 此之間隔（例如光蝕刻之最小加工尺寸）相等。存在於相異行 中之2條位元線BL、/BL彼此之間隔W2 ' W2,(例如W2 =W21)係比間隔wi、W11寬。 通常一行内之2條位元線BL、/BL要傳達互補之信號Γ1„ 或0 )之故，於一行中，若於列方向相鄰接之2條第1戈第 2配線3 1、32短路’則無法傳達正常的信號，便會被判斷 爲一行内之全部的記憶胞（64位元）不良。 表4係表示使用fbM系統，對圖9及圖10之具有位元線 之不良解析用LSI進行不良解析之情況之範圍與不良處或 不良原因之關係。 【表4】 請 先 閲 讀 背 面 之 注 意 事 項 产. 、裝 頁 訂 線 經濟部智慧財產局員工消費合作社印製 範圍 層 節點1 節點2 — — o/s 5 1行(64位元） 連續不良 3A1 位元BL線 位元線 1 —- 一 短路 5 1行(64位元） 連續不良 —--- 2A1 位元BL線 位元瓦線 短路 依表4之5，一行内於列方向相鄰接之2條第1配線（例 -17- 本紙張尺度適用中國國家標準（CNs)A4規格（2】0 X 297公釐 A7 417226 ____B7____ 五、發明說明（15 ) 如鋁層2A1)3 1彼此之短路係如圖1 1之FBM所示，表示爲j 行（64位元）之連續不良。即，若1行内之2條第1配線3 j 短路，則存在於該行内之全部（64位元）的記憶胞便不動作。 同樣的，一行内於列方向相鄰接之2條第2配線（例如鋁 層3 Al)32彼此之短路亦表示爲一行（64位元）之連續不良。 即，即使1行内之2條第2配線3 2短路，則存在於該行内 之全部（64位元）的記憶胞亦不動作。 故，依表4之5所示，若使範圍與不良處或不良原因之關 係呈一對一對應，則依解析不良解析用L SI，便可輕易撿知 1行内之2條位元線BL、/BL之短路。 又，本例中係無法區分1行内之2條第1配線（例如鋁層 2A1)3 1之短路，與一行内之2條第2配線（例如鋁層3A1)32 之短路。 圖1 2係表示形成於圖1及圖2之記憶胞陣列内之位元線 之構造之第2例p圖1 3係圖12之位元線之剖面圖。 於一行内，向行方向延伸之2條位元線BL ' /BL係相互 平行配置。2條位元線BL、/BL各係由於一行内配置於一 直線上之複數條（例如32條）第1配線3 1，及由配置於複數 條第1配線3 1上之第2配線3 2所構成。複數條第1配線及 第2配線皆係由金屬層（例如鋁層2Α1、3Α1)所構成。 複數條第1配線3 1各係經由導通插頭（例如錳層）33、34 及第3配線（例如鋁層1 Al)3 5，連接於記憶胞，又，複數條 第1配線3 1各係經由導通插頭（例如短層）3 6，連接於第2 配線32。即，於第2配線32上連接有全部的記憶胞。 -18- 本紙張尺度適用中國國家標準（Ci\S)A4規格（2}〇χ 297公釐〉 — — -711--I I — ^vl!--I I ί ^ (請先閱讀背面之注意事項产、本頁) 經濟部智慧財產局員工消費合作社印製
五、發明說明（16) 行内之2條第1配線（鋁層2 a丨）之間隔w ^，係被設定成 與實際（半導體製品之位元線BL、/Bl彼此之間隔（例如光 蝕刻之最小加工尺寸）相等。存在於相鄰接之2行内之2條 第1配線（鋁層2A1)彼此之間隔W2係比間隔W1寬。 又，存在於相鄰接之2行内之2條第2配線（鋁層3 A1)之 間隔W2_，係被設定爲與實際之半導體製品之位元線bl、 ’BL彼此之間隔（例如光蝕刻之最小加工尺寸）相等。i行内 之2條第2配線（鋁層3Ai)彼此之間隔W11係比間隔W2'寬。 通常’一行内之2條第1配線（位元線BL、/BL)3 i係用以 傳達互補的信號（"1"或》〇_，）之故，於一行内，若於行方向相 鄰接之2條第1配線.3 i短路，則無法傳達正常的信號，便 會被判斷爲1行内之全部的記憶胞（64位元）不良。 又’存在於相互鄰接之2行内之2條第2配線（位元線 、/BL)32若短路，則於該2行中無法傳達正常的信號’便 被判斷爲2行内之全部的記憶胞（64位元）不良。 表5 ’係表示使用f B Μ系統’對具有圖12及圖1 3之位 元線之不良解析用L SI進行不良解析之情沉之範圍與不良 處或不良原因之關係。 請 先 閲 讀 背 之 注 意 事 項 严 I 本衣 頁 訂 線 經濟部智慧財產局員工消費合作社印製 【表5】 範圍 滑 節點1 節點2 o/s 5 2行(64x2位元） 連續不良 3A1 位元BL線 位元瓦線 短路 5 1行(64位元） 連續不良 2AI 位元BL線 ——--- 位元见線 短路 .19- 未紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17) 依表5之5，如圖14之FBM所示，於一行内於列方向相 鄰接之2條第1配線（例如鋁層2 a1)3】彼此之短路係表示成 1行（6 4位元）之連續不良。即，若一行内之2條第1配線3 1 短路，則存在於該行内之全部（64位元）的記憶胞便不動作β 又’存在於相互鄰接之2行内之2條第2配線（例如鋁 3Α1)32彼此若短路，則於fBm中，係表示成2行（64 X 2 位元）之連績不良。即，若存在於相鄰之2行内之2條第2 配線32短路，則存在於該2行内之全部（64 X 2位元）之記 憶胞不動作。 故，如表5之5所示，若使範圍與不良處或不良原因之關 係成一對一對應，則依解析不良解析用LSI，可輕易檢知出 1行内之2條位元線BL ' /BL之短路。 如此’本例中可區別出2條第1配線（例如鋁層2A1)3 1之 短路，以及2條第2配線（例如鋁層3 Al)32之短路。 圖1 5係表示形成於圖1及圖2之記憶胞陣列内之記憶胞 邵之構造圖。圖16係表示形成於圖1 5之記憶胞部上之金屬 層（打又部份’例如1A1)。圖17係表示圖15之裝置之等價 電路。 本例係以具有SRAM胞陣列之不良解析用lsi(SRAM·* TEG(Test ElemerU Qrgup))爲對象。 MOS電晶體ΤΙ、T2係連接於電源VDE)與電源（接地點） VSS之間，構成第1反相器1 MOS電晶體T3、丁4係連接 於電源VDD與電源（接地點）VSS之間，構成第2反相器。 第1及第2反相器係正反連接。 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（2丨0 x 297公爱） IJJ-IIJIII — — — — ------- I 11(!1111 (請先閱讀背面之注意事項严、本頁) A7 B7 五、發明說明（18 ) MOS電晶體T 1、T2之閘極係由聚矽層44所構成，同樣 的MOS電晶體T3、T4之閘極亦係由聚矽層44所構成。 MOS電晶體ΤΙ、T2之閘極與MOS電晶體T3 ' T4之閘極 之間隔之一部份係被設定爲光蚀刻之最小加工尺寸。 又，於圖15及圖16中，省略傳送電晶體T5、T6。傳送 電晶體T5、T6係例如與構成記憶胞之MOS電晶體T1、 T3相鄰配置，連接於位元線BL ' /BL與MOS電晶體T1、 T3之没極之間。 本例之記憶胞部之構造與習知構造之相異點係在於：設 有2個連接MOS電晶體ΤΙ、T2之汲極與由例如金屬層所 成之第1配線4 1 a之導通插頭42a ;且，設有2個連接MOS 電晶體T3、T4之閘極與第1配線41a之導通插頭43a。 同樣的，設有2個連接MOS電晶體T3、T4之汲極與由 例如金屬層所成之配線41 b之導通插頭42b :且，設有2個 連接MOS電晶體ΤΙ、T2之閘極與配線4lb之導通插頭43b。 即，藉由於2處設置與MOS電晶體T1〜T4之一個擴散 層相對應之導通部，以使得不會發生因SRAM胞之活性區 域（SDG區域）所對應之導通插頭42a、42b之斷線造成之不 良。 又，藉由於2處設I與MOS電晶體T 1〜T4之閘極相對 應之導通部，以使得不會發生因SRAM胞内之聚矽層所對 應之導通插頭43a、43b之斷線造成之不良。
又，配線4 U係用以連接MOS電晶體T1 ' T2之汲極與 MOS電晶體T3 ' T4之閘極者：配線4 1 b係用以連接MOS -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公窆） 請 先 閱 讀 背 δ 之 注 意 事 項 Ή 頁 訂 線 經濟部智慧財產局員工消費合作社印製 發明說明（19) 五、 電晶體T3、T4之汲極與M〇S電晶體T1、T2之閘極者。 藉此，僅將SRAM胞内之聚矽層44之短路表示爲特定之 範園（單位元不良）之故，可將SRAM胞内之聚矽層44之短 路與SRAM胞之活性區域（SDG區域）所對應之導通插頭之 斷線或SRAM胞内之聚矽層所對應之導通插頭之斷線予以 區分檢測出。 表6係表示使用FBM系統，對圖15及圖16之具有記憶 胞之不良解析用LSI進行不良解析之情況之範圍與不良處 或不良原因之關係。 【表6】 範圍 層 節點1 節點2 o/s 3 單位元不良 聚矽 内部配線 内部配線 短路 經濟郢智慧財產局員工消費合作社印：^ I 依表6之3，如圖1 8之FBM所示，可僅將SRAM胞内之 聚發層之短路表示爲單位元不良。 又’ SRAM胞之活性區域（SDG區域）所對應之導通插頭 <斷線或SRAM胞内之聚矽層所對應之導通插頭之斷線之 發生率非常，將該等不良視爲實質上不會發生亦可。 惟’可將上述數個實施形態予以组合而構成1個不良解析 用LSI。例如可使用曲3、圖5及圖7之字元線之任一者， 及圖9、圖12之位元線之任一者，以及圖15之記憶胞，構 成1個不良解析用LSI。 - 即，藉由利用多層配線（聚矽層 '第i〜第3金屬層），於 任一種组合中’皆不會有配線彼此在相同的層交又。 ___ - 22 - 玉紙張尺度適用中國固家規格⑵〇 χ 2 )---- 經濟部智慧財產局員工消費合作社印製 ，1了226 A7 _B7_ 五、發明說明（2〇 ) 【發明之效果】 如上述説明，在依本發明定期性製造具有記憶胞之不良 解析用LSI，依FBM系統進行不良解析之情況中，可將複 數個相異之不良以相異的範圍輕易的檢測出來之故，可簡 易的進行不良處的特定或不良原因之探究、及製程回饋， 可提升半導體製品之良品率。 【圖面之簡單説明】 【圖1】 本發明之半導體裝置之概略表示圖。 【圖2】 圖1之記憶胞陣列之表示囷。 【圖3】 * 圖1及圖2之記憶胞陣列内之字元線之構造之第1列之表 示圖。 【圖4】 使用圖3之半導體裝置時之FBM之表示圖。 【圖5】 圖1及圖2之記憶胞陣列内之字元線之構造之第2列之表 示圖。 【圖6】 . 使用圖5之半導體裝置時之FBM之表示圖。 【圖7】 _ 圖1及圖2之記憶胞陣列内之字元線之構造之第3列之表 示圖。 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（2]〇χ297公釐） ----Γ-----------裝--- (請先閱讀背*之注意事項本頁) 訂_ -線 〆 1 ... 〆 1 ... 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明（21 ) 【圖8】 使用圖7之半導體裝置時之FBM之表示圖。 【圖9】 圖1及圖2之記憶胞陣列内之位元線之構造之第1列之表 示圖。 【圖10】 圖9之位元線之行方向之剖面圖。 【圖11】 使用圖9之半導體裝置時之FBM之表示圖。 【圖12 ] 圖1及圖2之記憶胞陣列内之位元線之構造之第2列之表 示圖。 【圖13】 圖12之位元線之行方向之剖面圖。 【圖14】 使用圖12之半導體裝置時之FBM之表示圖。 【圖15 ] 圖1及圖2之記憶胞陣列内之記憶胞部之構造之一例之 表示圖。 【圖16 ] ,.. 圖1 5之記憶胞部上之金屬層之表示圖。 【圖17】 _ 圖15之裝置之等價電路之表示圖。 【圖18〕 -24 - 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇χ 297公釐） ---^---- - -------------—訂·----ϊ 1-- (請先閱讀背面之注意事項本頁) 經濟部智慧財產局員工消費合作社印製 417226 A7 _B7_ 五、發明說明（22 ) 使用圖15之半導體裝置時之FBM之表示圖。 【圖19】 習知之半導體裝置之概略表示圖。 【圖20】 圖19之記憶胞陣列之表示圖。 【圖21】 圖1 9及圖20之記憶胞陣列内之字元線之構造之一列之 表示圖。 【圖22】 使用圖21之半導體裝置時之FBM之表示圖。 【圖23】 圖1 8及圖19之記憶胞陣列内之記憶胞部之構造之一例 之表示圖。 [圖24】 圖23之記憶胞部上之金屬層之表示圖。 [圖25】 圖23之裝置之等價電路之表示圖。 【圖26】 使用圖23之半導體裝置時之：FBM之表示圖。 【符號説明】. 11 :記憶胞陣列、 12 :第1配線（聚矽層）、 13 :第2配線（第1金屬層1A1)、 14，23，25，27，33，34，36，42a，42b，43a， -25- 本紙張尺度適用中國®家標準（CNS)A4規格（2〗〇x 297公釐） — IJ-llllllllll - I I I I I 1 I ^ ' — — —III— — (請先閱讀背面之注意事項严^c本頁) 經濟部智慧財產局員工消費合作社印製 __B7 五、發明說明（23 ) 6 2 43b :導通插頭（錳層）、 21 :第 1配線（第1 金 屬層 1A1) ' 22 :第 2配線（第2 金 屬層 2A1) ' 清 先 閱 24 :第 3配線（聚矽層）、 讀 背 26 •第 4配線（第3 金 屬層 3A1)、 面 之 注 3 1 :第 1配線（金屬 層 2A1) 意 事 32 :第 2配線（金屬 層 3A1) N 項 严 Ϊ 35 :第 3配線（金屬 層 1A1) 、 本 41a ， 41b ‘ 配線（金屬層）、 頁 44 :聚矽層。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）