TWI523152B - 靜態隨機存取記憶體晶胞 - Google Patents

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Description

靜態隨機存取記憶體晶胞
本發明係有關於一種靜態隨機存取記憶體晶胞，特別係有關於一種由鰭式場效電晶體構成的靜態隨機存取記憶體晶胞。
靜態隨機存取記憶體(以下簡稱SRAM)一般用於積體電路中。SRAM晶胞的優點為不需更新(refreshing)的條件下保持資料。隨著對積體電路的速度的要求逐漸增加，SRAM晶胞的讀取速度和寫入速度也變得更加重要。
有鑑於此，本發明揭露之一實施例係提供一種靜態隨機存取記憶體晶胞，上述靜態隨機存取記憶體晶胞包括一第一上拉鰭式場效電晶體和一第二上拉鰭式場效電晶體；一第一下拉鰭式場效電晶體和一第二下拉鰭式場效電晶體，與上述第一上拉鰭式場效電晶體和上述第二上拉鰭式場效電晶體形成一交叉鎖定逆變器。一第一傳送閘鰭式場效電晶體，連接至上述第一上拉鰭式場效電晶體和上述第一下拉鰭式場效電晶體的汲極。一第二傳送閘鰭式場效電晶體，連接至上述第二上拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的汲極，其中上述第一傳送閘鰭式場效電晶體和上述第二傳送閘鰭式場效電晶體為p型鰭式場效電晶體。一p型井區，位於上述靜態隨 機存取記憶體晶胞的一中央區，且位於上述第一下拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的下方。一第一n型井區和一第二n型井區，位於上述p型井區的相對側。。
本發明揭露之另一實施例係提供一種靜態隨機存取記憶體晶胞，上述靜態隨機存取記憶體晶胞包括一第一p型井區，位於上述靜態隨機存取記憶體晶胞中，一第一n型井區和一第二n型井區，位於上述p型井區的相對側，一第一半導體鰭，位於上述第一n型井區中，且一第二半導體鰭，位於上述p型井區中。一第一閘極，位於上述第一n型井區中，其中上述第一閘極橫越上述第一半導體鰭以形成一第一傳送閘鰭式場效電晶體。一第二閘極，延伸進入上述第一n型井區和上述p型井區中，其中上述第二閘極與上述第一半導體鰭形成一第一上拉鰭式場效電晶體，且其中上述第二閘極與上述第二半導體鰭形成一第一下拉鰭式場效電晶體。。
本發明揭露之又一實施例係提供一種靜態隨機存取記憶體晶胞，上述靜態隨機存取記憶體晶胞包括一第一上拉鰭式場效電晶體和一第二上拉鰭式場效電晶體，及一第一下拉鰭式場效電晶體和一第二下拉鰭式場效電晶體，與上述第一上拉鰭式場效電晶體和上述第二上拉鰭式場效電晶體形成一交叉鎖定逆變器。一第一傳送閘鰭式場效電晶體，連接至上述第一上拉鰭式場效電晶體和上述第一下拉鰭式場效電晶體的第一汲極。一第二傳送閘鰭式場效電晶體，連接至上述第二上拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的第二汲極，其中上述第一傳送閘鰭式場效電晶體和上述第二傳送閘鰭 式場效電晶體為p型鰭式場效電晶體。一第三上拉鰭式場效電晶體，其包括一閘極，上述閘極連接至上述第二上拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的閘極。一第三傳送閘鰭式場效電晶體，串接上述第三上拉鰭式場效電晶體。一p型井區，且位於上述第一下拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的下方。一第一n型井區和一第二n型井區，位於上述p型井區的相對側，其中上述第一上拉鰭式場效電晶體和上述第一傳送閘鰭式場效電晶體位於上述第一n型井區中。上述第二上拉鰭式場效電晶體、上述第三上拉鰭式場效電晶體、上述第二傳送閘鰭式場效電晶體和上述第三傳送閘鰭式場效電晶體位於上述第二n型井區中。
10、10’‧‧‧靜態隨機存取記憶體晶胞
16、18、36、38‧‧‧閘極
14、14-1、14-2、34-1、34-2、20、34、40‧‧‧半導體鰭
24、44‧‧‧長接觸插塞
50‧‧‧虛線
110、112‧‧‧儲存節點
113‧‧‧汲極
114、117‧‧‧閘極
116‧‧‧源極
118‧‧‧隔絕區
119‧‧‧半導體條狀物
120‧‧‧鰭式場效電晶體
PG-1、PG-2‧‧‧傳送閘電晶體
PU-1、PU-2‧‧‧上拉電晶體
PD-1、PD-2‧‧‧下拉電晶體
WL‧‧‧字元線
BL‧‧‧位元線
BLB‧‧‧反位元線
Vdd‧‧‧正電源供應節點
Vss‧‧‧電源供應電壓
I-1‧‧‧第一反相器
I-2‧‧‧第二反相器
GC‧‧‧閘極接觸層別
ODC‧‧‧主動區接觸層別
v_0、V_1、V_2‧‧‧介層孔層別
M1、M2、M3‧‧‧金屬層層別
CVdd-N1、CVdd-N2、CVss-N1、CVss-N2‧‧‧節點
CVdd‧‧‧金屬線
BL-N‧‧‧位元線節點
BLB-N‧‧‧反位元線節點
BCO-1‧‧‧第一對接接觸插塞
BCO-2‧‧‧第二對接接觸插塞
PW‧‧‧p型井區
NW-1、NW-2‧‧‧n型井區
W_PG-1、W_PG-2‧‧‧p型傳送閘鰭式場效電晶體
W-WL‧‧‧寫入字元線
W-BL、W-BLB‧‧‧位元線
R_PU‧‧‧上接電晶體
R_PG‧‧‧傳送閘電晶體
R-BL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
W1、W2‧‧‧寬度
WLC‧‧‧字元線接觸
第1和2圖為本發明實施例之靜態隨機存取記憶體晶胞(SRAM cell)的電路圖。
第3圖為本發明實施例之一鰭式場效電晶體的透視示意圖。
第4圖為本發明實施例之靜態隨機存取記憶體晶胞(SRAM cell)的剖面圖，其顯示靜態隨機存取記憶體晶胞的層別。
第5~8圖為本發明不同實施例之靜態隨機存取記憶體晶胞(SRAM cell)的佈局。
第9圖顯示本發明實施例之一雙埠靜態隨機存取記憶體晶胞(SRAM cell)的電路圖。
第10圖為第9圖中的雙埠靜態隨機存取記憶體晶胞(SRAM cell)的佈局。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
第1圖顯示本發明一些實施例之靜態隨機存取記憶體晶胞(SRAM cell)10的電路圖。SRAM晶胞10可包括P型金氧半導體(PMOS)電晶體的傳送閘電晶體PG-1、PG-2和上拉電晶體PU-1、PU-2，以及N型金氧半導體(NMOS)電晶體的下拉電晶體PD-1、PD-2。在本發明一些實施例中，傳送閘電晶體PG-1、PG-2為P型電晶體。傳送閘電晶體PG-1、PG-2的閘極係連接至字元線WL，上述字元線WL係決定SRAM晶胞10是否被選擇。由上拉電晶體PU-1、PU-2和下拉電晶體PD-1、PD-2形成的閂(latch)係儲存一個位元(bit)，其中位元的互補值係儲存於資料節點110和資料節點112。可利用位元線BL和反位元線BLB從SRAM晶胞10寫入和讀取上述儲存的位元，其中位元線BL和反位元線BLB可承載互補的位元線訊號。藉由正電源供應節點Vdd對SRAM晶胞10供電，正電源供應節點Vdd具有一正電源供應電壓(也指定為Vdd)。SRAM晶胞10也會連接連接至電源供應電壓Vss，其可為一電性接地。
上拉電晶體PU-1、PU-2的源極係分別連接至節點 CVdd-N1和CVdd-N2，節點CVdd-N1和CVdd-N2係連接至正電源供應電壓Vdd。金屬線CVdd承載正電源供應電壓Vdd。上述下拉電晶體PD-1、PD-2的源極係連接至節點CVss-N1和CVss-N2，節點CVss-N1和CVss-N2係連接至電源供應電壓Vss。也可利用金屬線承載電源供應電壓Vss。上拉電晶體PU-1和下拉電晶體PD-1的閘極係連接至上拉電晶體PU-2和下拉電晶體PD-2的汲極，且上拉電晶體PU-2和下拉電晶體PD-2的汲極連接至儲存節點110。上拉電晶體PU-2和下拉電晶體PD-2的閘極係連接至上拉電晶體PU-1和下拉電晶體PD-1的汲極，且上拉電晶體PU-1和下拉電晶體PD-1的汲極連接至儲存節點112。傳送閘電晶體PG-1的一源/汲極區係連接至位元線節點BL-N上的位元線BL。傳送閘電晶體PG-2的一源/汲極區係連接至反位元線節點BLB-N上的反位元線BLB。
第2圖靜態隨機存取記憶體晶胞(SRAM cell)10的另一種電路圖，其中如第1A圖所示的上拉電晶體PU-1和下拉電晶體PD-1係表示為第一反相器I-1，而上拉電晶體PU-2和下拉電晶體PD-2係表示為第二反相器I-2。第二反相器I-2的輸出連接至傳送閘電晶體PG-2和第二反相器I-2的輸入。
第3圖為本發明實施例之一鰭式場效電晶體(FinFET)120的透視示意圖，上述FinFET 120可為SRAM晶胞10中的任一個FinFET，包括上拉電晶體PU-1、下拉電晶體PD-1、傳送閘電晶體PG-1、上拉電晶體PU-2、下拉電晶體PD-2、傳送閘電晶體PG-2。上述FinFET 120包括閘極117、閘極114和一半導體鰭，上述半導體鰭包括中央鰭部分115，汲極113和源極 116。隔絕區118係形成於半導體條狀物119的相對側，且位於中央鰭部分115的上方位置。在本發明一些實施例中，上述中央鰭部分115可對齊於半導體條狀物119，且上述中央鰭部分115可包括與半導體條狀物119相同的材料。中央鰭部分115，汲極113和源極116的組合可顯示為說明書中半導體鰭14、20、34及/或40(例如第5~8圖)的佈局。隔絕區118可為淺溝槽隔絕區(STI region)，然而也可使用場氧化物區做為隔絕區118。閘極117、閘極114包括位於中央鰭部分115的側壁和頂面上的部分。因此，位於汲極113和源極116之間的通道包括中央鰭部分115的側壁部分和頂面部分。
在本發明一些實施例中，藉由於半導體鰭的末端部分植入例如硼、銦或類似材料之p型摻質之方式形成p型FinFET傳送閘電晶體PG-1、傳送閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2的汲極113和源極116。在本發明其他實施例中，藉由蝕刻原始半導體鰭(例如第5~8圖中的半導體鰭14及34)的末端部分以形成凹陷，再於上述凹陷中成長磊晶區域之方式形成汲極113和源極116。上述磊晶區域可包括矽(Si)、矽鍺(SiGe)、矽鍺碳(SiGeC)、鍺(Ge)或上述組合。因此，在第3圖中，在本發明一些實施例中，汲極113和源極116可包括矽鍺(SiGe)，而下方的半導體條狀物可為矽條狀物。上述p型摻質可於磊晶期間原位摻雜(in-situ doped)於源極和汲極區域。藉由形成上述磊晶區域，上拉電晶體PU-1、上拉電晶體PU-2的驅動電流Ion可大於下拉電晶體PD-1、下拉電晶體PD-2的驅動電流Ion至少5%或大於5%。
第4圖為本發明實施例之SRAM晶胞10的剖面圖，係於半導體晶片或晶圓上形成SRAM晶胞10的不同層。注意第4圖係顯示內連線結構和電晶體的不同層別，且可並未反應出SRAM晶胞10真實的剖面圖。上述內連線結構包括閘極接觸層別(level)GC、一主動區接觸層別ODC(其中OD表示主動區)、介層孔層別V_0、V_1、V_2以及金屬層層別M1、M2、M3。每一個層別(level)包括一或多個介電層和形成於其中的導電物。位於相同層別的上述導電物可具有大體上彼此對齊的頂面，大體上彼此對齊的底面，且可同時形成位於相同層別的上述導電物。位於閘極接觸層別GC的(導電)物係將電晶體的閘極(例如實施例顯示的上拉電晶體PU-1、PU-2)連接至位於上方的一層別，例如介層孔層別V_0。位於主動區接觸層別ODC係將電晶體的源汲極區、井區的打線區或類似的區域連接至位於上方的一層別，例如介層孔層別V_0。
第5圖係顯示本發明一些實施例之SRAM晶胞10的佈局。係使用虛線50來顯示SRAM晶胞10的外邊界，且虛線形成長方形。如第1圖所示的節點CVdd-N1、CVdd-N2、CVss-N1、CVss-N2、位元線節點BL-N和反位元線節點BLB-N也顯示於第5圖中。並且，例如字元線接觸WLC的一些其他節點也顯示於第5圖中。閘極16和其下的半導體鰭14係形成上拉電晶體PU-1，而主動區20可為N型井區11的一部分。閘極16和其下的半導體鰭20也可形成下拉電晶體PD-1。閘極18和其下的半導體鰭14形成傳送閘電晶體PG-1，相同的上述半導體鰭14也用於形成上拉電晶體PU-1。閘極36和其下的半導體鰭34形成上拉電晶 體PU-2。閘極36和其下的半導體鰭40也可形成下拉電晶體PD-2。閘極38和其下的半導體鰭34形成傳送閘電晶體PG-2，相同的上述半導體鰭34也用於形成上拉電晶體PU-2。
SRAM晶胞10包括一p型井區PW和兩個n型井區NW-1、NW-2，上述兩個n型井區NW-1、NW-2係位於p型井區PW的相對側。一第一對接接觸插塞BCO-1係用於將上拉電晶體PU-2和下拉電晶體PD-2的閘極36電性連接至下拉電晶體PD-1的汲極區域，且一第二對接接觸插塞BCO-2係用於將上拉電晶體PU-1和下拉電晶體PD-1的閘極16電性連接至下拉電晶體PD-2的汲極區域。第一和第二對接接觸插塞BCO-1、BCO-2係形成於第4圖中的接觸層別和主動區層別OD。長接觸插塞24係用於將半導體鰭14((鰭式場效電晶體)上拉電晶體PU-1的汲極區域)連接至半導體鰭20和第一對接接觸插塞BCO-1，其中長接觸插塞24具有一縱向方向，垂直於半導體鰭14、20、34、40的縱向方向。長接觸插塞44係用於將半導體鰭34((鰭式場效電晶體)上拉電晶體PU-2的汲極區域)連接至半導體鰭40和第二對接接觸插塞BCO-2，其中長接觸插塞44和第二對接接觸插塞BCO-2係形成儲存節點112(請再參考第1圖)。長接觸插塞44具有一縱向方向，平行於長接觸插塞24的縱向方向。
第6~8圖係顯示本發明其他實施例之SRAM晶胞10的佈局。除了特別提及，在後續討論的實施例的元件實質上相同於如第1至5圖所示之以類似元件符號標示的類似元件。因此，後續討論的實施例的材料和形成方法可於如第1至5圖所示之實施例的討論中得知。
第6圖係顯示SRAM晶胞10，其類似於第5圖中的實施例，除了每一個p型鰭式場效電晶體的傳送閘電晶體PG-1、上拉電晶體PU-1、傳送閘電晶體PG-2、上拉電晶體PU-2可為包括複數個半導體鰭(例如二個、三個、四個或多個)之多鰭鰭式場效電晶體之外，上述實施例類似於第5圖所示的實施例。下拉電晶體PD-1和PD-2可為單鰭鰭式場效電晶體，分別包括一單一半導體鰭(20或40)，然而，上述下拉電晶體PD-1和PD-2也可為多鰭鰭式場效電晶體。舉例來說，如第6圖所示，每一個傳送閘電晶體PG-1和上拉電晶體PU-1包括兩個半導體鰭，標示為半導體鰭14-1和半導體鰭14-2，且每一個傳送閘電晶體PG-2和上拉電晶體PU-2包括兩個半導體鰭，標示為半導體鰭34-1和半導體鰭34-2。藉由增加更多半導體鰭，可改善p型鰭式場效電晶體的傳送閘電晶體PG-1、上拉電晶體PU-1、傳送閘電晶體PG-2、上拉電晶體PU-2，且因而改善SRAM晶胞10的速度。再者，第6圖係顯示SRAM晶胞10包括p型井區PW，形成於n型井區NW-1和NW-2之間。
第7圖係顯示SRAM晶胞10，每一個上拉電晶體PU-1和上拉電晶體PU-2包括兩個半導體鰭，標示為半導體鰭14-1和半導體鰭14-2。然而，傳送閘電晶體PG-1和傳送閘電晶體PG-2可為單鰭鰭式場效電晶體。下拉電晶體PD-1和PD-2可為單鰭鰭式場效電晶體，然而，上述下拉電晶體PD-1和PD-2也可為多鰭鰭式場效電晶體。第8圖係顯示一實施例，除了第7圖中的接近於p型井區的半導體鰭34-1並未延伸於閘極38的下方，且接近於p型井區的半導體鰭34-2延伸於閘極38的下方之外， 其他類似於第7圖中的實施例。然而，在第8圖中，半導體鰭34-1延伸於閘極38的下方，且半導體鰭34-2並未延伸於閘極38的下方。類似地，第7、8圖中的半導體鰭14-1、14-2的配置分別類似於半導體鰭34-1、34-2。
第9圖係顯示SRAM晶胞10’的電路圖，其包括一寫入埠(write port)和一讀取埠(read port)。上述寫入埠包括第一反相器I-1和第二反相器I-2，上述第一反相器I-1和第二反相器I-2實質上與第2圖所示的第一反相器I-1和第二反相器I-2相同，其中第一反相器I-1包括第1圖中的上拉電晶體PU-1和下拉電晶體PD-1，而第二反相器I-2包括第1圖中的上拉電晶體PU-2和下拉電晶體PD-2。上述寫入埠更包括p型傳送閘鰭式場效電晶體W_PG-1和W_PG-2，其中p型傳送閘鰭式場效電晶體W_PG-1和W_PG-2的閘極係耦接至寫入字元線W-WL。係藉由互補的位元線W-BL和W-BLB來進行SRAM晶胞10’的寫入方式。上述讀取埠包括第一反相器I-1、第二反相器I-2、上接電晶體R_PU和傳送閘電晶體R_PG。上接電晶體R_PU和傳送閘電晶體R_PG為P型電晶體，且可為鰭式場效電晶體，其具有與第3圖類似的結構。從SRAM晶胞讀取的資料係傳送至讀取位元線R-BL。上接電晶體R_PU更耦接至正電源供應節點CVdd和第一反相器I-1與第二反相器I-2任一個的輸出。上接電晶體R_PU和傳送閘電晶體R_PG可以串接。傳送閘電晶體R_PG的閘極可耦接至讀取字元線WL。
第10圖顯示兩部分的SRAM晶胞10’的佈局實施例，其包括一p型井區PW，其位於兩個n型井區NW-1、NW-2 之間。p型鰭式場效電晶體之上接電晶體R_PU和傳送閘電晶體R_PG係設置於n型井區NW-2中。因此，為了能容納上接電晶體R_PU和傳送閘電晶體R_PG，n型井區NW-2的寬度W2係大於n型井區NW-1的寬度W1。可以了解，雖然傳送閘電晶體PG-1、上拉電晶體PU-1、傳送閘電晶體PG-2、上拉電晶體PU-2、上接電晶體R_PU和傳送閘電晶體R_PG係顯示為雙鰭鰭式場效電晶體，但是每一個上述電晶體可為一單鰭鰭式場效電晶體或可包括多於兩個半導體鰭。
在本發明實施例中，藉由使用p型傳送閘鰭式場效電晶體，可得到大的驅動電流Ion，且可改善各別SRAM晶胞的速度。本發明實施例可避免α粒子引起的誤差。做為SRAM晶胞中鰭式場效電晶體之源極和汲極區域的昇起式矽鍺磊晶區域可導致低的接觸電阻，且因而進一步提升驅動電流(Ion)。藉由使用昇起式矽鍺磊晶區域，也可以改善接觸插塞著陸於源極和汲極區域的著陸邊限(landing margin)。
在本發明一些實施例中，一種靜態隨機存取記憶體晶胞包括一第一上拉鰭式場效電晶體和一第二上拉鰭式場效電晶體；一第一下拉鰭式場效電晶體和一第二下拉鰭式場效電晶體，與上述第一上拉鰭式場效電晶體和上述第二上拉鰭式場效電晶體形成一交叉鎖定逆變器。一第一傳送閘鰭式場效電晶體，連接至上述第一上拉鰭式場效電晶體和上述第一下拉鰭式場效電晶體的汲極。一第二傳送閘鰭式場效電晶體，連接至上述第二上拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的汲極，其中上述第一傳送閘鰭式場效電晶體和上述第二傳 送閘鰭式場效電晶體為p型鰭式場效電晶體。一p型井區，位於上述靜態隨機存取記憶體晶胞的一中央區，且位於上述第一下拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的下方。一第一n型井區和一第二n型井區，位於上述p型井區的相對側。
在本發明其他實施例中，一種靜態隨機存取記憶體晶胞包括一第一p型井區，位於上述靜態隨機存取記憶體晶胞中，一第一n型井區和一第二n型井區，位於上述p型井區的相對側，一第一半導體鰭，位於上述第一n型井區中，且一第二半導體鰭，位於上述p型井區中。一第一閘極，位於上述第一n型井區中，其中上述第一閘極橫越上述第一半導體鰭以形成一第一傳送閘鰭式場效電晶體。一第二閘極，延伸進入上述第一n型井區和上述p型井區中，其中上述第二閘極與上述第一半導體鰭形成一第一上拉鰭式場效電晶體，且其中上述第二閘極與上述第二半導體鰭形成一第一下拉鰭式場效電晶體。
在本發明又其他實施例中，一種靜態隨機存取記憶體晶胞包括一第一上拉鰭式場效電晶體和一第二上拉鰭式場效電晶體，及一第一下拉鰭式場效電晶體和一第二下拉鰭式場效電晶體，與上述第一上拉鰭式場效電晶體和上述第二上拉鰭式場效電晶體形成一交叉鎖定逆變器。一第一傳送閘鰭式場效電晶體，連接至上述第一上拉鰭式場效電晶體和上述第一下拉鰭式場效電晶體的第一汲極。一第二傳送閘鰭式場效電晶體，連接至上述第二上拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的第二汲極，其中上述第一傳送閘鰭式場效電晶體和上述第二傳送閘鰭式場效電晶體為p型鰭式場效電晶體。一 第三上拉鰭式場效電晶體，其包括一閘極，上述閘極連接至上述第二上拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的閘極。一第三傳送閘鰭式場效電晶體，串接上述第三上拉鰭式場效電晶體。一p型井區，且位於上述第一下拉鰭式場效電晶體和上述第二下拉鰭式場效電晶體的下方。一第一n型井區和一第二n型井區，位於上述p型井區的相對側，其中上述第一上拉鰭式場效電晶體和上述第一傳送閘鰭式場效電晶體位於上述第一n型井區中。上述第二上拉鰭式場效電晶體、上述第三上拉鰭式場效電晶體、上述第二傳送閘鰭式場效電晶體和上述第三傳送閘鰭式場效電晶體位於上述第二n型井區中。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何該發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
10‧‧‧靜態隨機存取記憶體晶胞
16、18、36、38‧‧‧閘極
14、20、34、40‧‧‧半導體鰭
24、44‧‧‧長接觸插塞
50‧‧‧虛線
110、112‧‧‧儲存節點
PG-1、PG-2‧‧‧傳送閘電晶體
PU-1、PU-2‧‧‧上拉電晶體
PD-1、PD-2‧‧‧下拉電晶體
CVdd-N1、CVdd-N2、CVss-N1、CVss-N2‧‧‧節點
BL-N‧‧‧位元線節點
BLB-N‧‧‧反位元線節點
BCO-1‧‧‧第一對接接觸插塞
BCO-2‧‧‧第二對接接觸插塞
PW‧‧‧p型井區
NW-1、NW-2‧‧‧n型井區
WLC‧‧‧字元線接觸

Claims (10)

  1. 一種靜態隨機存取記憶體晶胞，包括：一第一上拉鰭式場效電晶體和一第二上拉鰭式場效電晶體；一第一下拉鰭式場效電晶體和一第二下拉鰭式場效電晶體，與該第一上拉鰭式場效電晶體和該第二上拉鰭式場效電晶體形成一交叉鎖定逆變器；一第一傳送閘鰭式場效電晶體，連接至該第一上拉鰭式場效電晶體和該第一下拉鰭式場效電晶體的汲極；一第二傳送閘鰭式場效電晶體，連接至該第二上拉鰭式場效電晶體和該第二下拉鰭式場效電晶體的汲極，其中該第一傳送閘鰭式場效電晶體和該第二傳送閘鰭式場效電晶體為p型鰭式場效電晶體；一p型井區，位於該靜態隨機存取記憶體晶胞的一中央區，且位於該第一下拉鰭式場效電晶體和該第二下拉鰭式場效電晶體的下方；以及一第一n型井區和一第二n型井區，位於該p型井區的相對側。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體晶胞，更包括一長接觸插塞，其具有一縱向方向，該縱向方向係平行該第一傳送閘鰭式場效電晶體的一半導體鰭的一縱向方向，其中該長接觸插塞內部連接至該第一上拉鰭式場效電晶體的該汲極和該第一下拉鰭式場效電晶體的該汲極。
  3. 如申請專利範圍第2項所述之靜態隨機存取記憶體晶胞，更 包括一對接接觸插塞，將該長接觸插塞連接至該第二下拉鰭式場效電晶體的一閘極。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體晶胞，其中該第一上拉鰭式場效電晶體和該第一下拉鰭式場效電晶體的閘極係內部連接，以形成一連續閘極條狀物，且其中該連續閘極條狀物係延伸進入該p型井區和該第一n型井區。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶體晶胞，其中該第一下拉鰭式場效電晶體為一單鰭鰭式場效電晶體，且其中該第一上拉鰭式場效電晶體和第一傳送閘鰭式場效電晶體為多鰭鰭式場效電晶體，或者其中該第一下拉鰭式場效電晶體、該第一上拉鰭式場效電晶體和第一傳送閘鰭式場效電晶體為單鰭鰭式場效電晶體。
  6. 一種靜態隨機存取記憶體晶胞，包括：一第一p型井區，位於該靜態隨機存取記憶體晶胞中；一第一n型井區和一第二n型井區，位於該p型井區的相對側；一第一半導體鰭，位於該第一n型井區中；一第二半導體鰭，位於該p型井區中；一第一閘極，位於該第一n型井區中，其中該第一閘極橫越該第一半導體鰭以形成一第一傳送閘鰭式場效電晶體；以及一第二閘極，延伸進入該第一n型井區和該p型井區中，其中該第二閘極與該第一半導體鰭形成一第一上拉鰭式場效 電晶體，且其中該第二閘極與該第二半導體鰭形成一第一下拉鰭式場效電晶體。
  7. 如申請專利範圍第6項所述之靜態隨機存取記憶體晶胞，更包括一長接觸插塞，連接至該第一半導體鰭和該第二半導體鰭，其中該長接觸插塞位於該第一閘極和該第二閘極之間，且該長接觸插塞具有平行於該第一閘極和該第二閘極的一縱向方向。
  8. 如申請專利範圍第6項所述之靜態隨機存取記憶體晶胞，更包括：一第三半導體鰭，位於該第一n型井區中，其中該第三半導體鰭與該第二閘極形成一第二上拉鰭式場效電晶體；以及一第三閘極，位於該第一n型井區中，其中該第三閘極與該第三半導體鰭形成一第二傳送閘鰭式場效電晶體。
  9. 如申請專利範圍第6項所述之靜態隨機存取記憶體晶胞，其中該第二上拉鰭式場效電晶體和該第二傳送閘鰭式場效電晶體為單鰭鰭式場效電晶體。
  10. 如申請專利範圍第6項所述之靜態隨機存取記憶體晶胞，其中該第一上拉鰭式場效電晶體和該第一傳送閘鰭式場效電晶體為多鰭鰭式場效電晶體，且其中該第一下拉鰭式場效電晶體為一單鰭鰭式場效電晶體。
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