TWI658515B - 具有黑磷通道層的低接觸電阻率ＦｉｎＦＥＴ及其製備方法 - Google Patents
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title claims description 41
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 239000010410 layer Substances 0.000 claims description 246
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 15
- 239000011241 protective layer Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 24
- 238000002360 preparation method Methods 0.000 abstract description 7
- 230000008569 process Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000009616 inductively coupled plasma Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- -1 transition metal sulfide Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
本發明提供一種具有黑磷通道層的低接觸電阻率FinFET及其製備方法，製備方法包括如下步驟：1)提供半導體基板，在半導體基板表面形成背閘，並在背閘週邊的半導體基板表面形成基板氧化層；2)在步驟1)得到的結構表面形成背閘氧化層，背閘氧化層覆蓋背閘及基板氧化層的表面；3)在背閘氧化層表面形成黑磷通道層；4)在黑磷通道層表面形成前閘結構，前閘結構橫跨背閘，並沿垂直于背閘長度的方向延伸；5)在前閘結構兩側的背閘上方形成源極及汲極，源極及汲極沿背閘的長度方向延伸。本發明的具有黑磷通道層的低接觸電阻率FinFET通過將黑磷形成溝槽材料層可以有效降低其接觸電阻率。
Description
本發明屬於半導體技術領域，特別是涉及一種具有黑磷通道層的低接觸電阻率FinFET及其製備方法。
隨著半導體製程的發展，20nm節點以下的FinFET(鰭式場效電晶體)存在漏電流較高及消耗功率大等問題。為了抑制在特定縮比限制情況下的短通道效應，通道材料的厚度需要大約小於閘極長度的三分之一，以確保閘極對通道載子濃度進行有效的靜電控制。譬如，5nm製程節點中FinFET要求鰭片的厚度小於3nm，以確保可以對通道進行有效的控制。目前，多數通道材料(譬如Si、Ge、SiGe及III-V族材料)由於厚度較薄(一般為幾個原子層厚度)且表面粗糙會導致對載子的表面散射，從而存在遷移率退化的問題。
M.C.Chen等發明一種包括4nm厚的MOS2層FinFET結構，MOS2層通過CVD製程生長而成，並經過氫氣處理以改善接觸電阻率。MOS2作為一種n型半導體材料，同樣是一種先進的二維過渡金屬硫化物，該材料層具有幾個原子層的厚度，各原子層之間通過范德瓦力堆疊在一起。但目前對於PMOS元件並沒有相應的二維材料來改善其接觸電阻率。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種具有黑磷通道層的低接觸電阻率FinFET及其製備方法，用於解決現有技術中的FinFET由於通道材料厚度較薄且表面粗糙會導致對載子的表面散射，進而存在遷移率退化的問題。
為實現上述目的及其他相關目的，本發明還提供一種具有黑磷通道層的低接觸電阻率FinFET的製備方法，所述製備方法包括如下步驟：1)提供半導體基板，在所述半導體基板表面形成背閘，並在所述背閘週邊的所述半導體基板表面形成基板氧化層，所述背閘的頂部突出於所述基板氧化層的上方；2)在步驟1)得到的結構表面形成背閘氧化層，所述背閘氧化層覆蓋所述背閘及所述基板氧化層的表面；3)在所述背閘氧化層表面形成黑磷通道層；4)在所述黑磷通道層表面形成前閘結構，所述前閘結構橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；5)在所述前閘結構兩側的所述背閘上方形成源極及汲極，所述源極及汲極沿所述背閘的長度方向延伸。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的製備方法的一種優選方案，步驟1)中包括如下步驟：1-1)提供所述半導體基板；1-2)在所述半導體基板表面形成第一氧化層； 1-3)在所述第一氧化層表面形成金屬塊，所述金屬塊定義出所述背閘的位置及形狀；1-4)依據所述金屬塊蝕刻去除位於所述金屬塊兩側的所有所述第一氧化層及部分所述半導體基板；1-5)在步驟1-4)得到的結構表面形成第二氧化層，所述第二氧化層的上表面不低於所述金屬塊的上表面；1-6)去除所述金屬塊、所述第一氧化層及部分所述第二氧化層，保留的所述第二氧化層即為所述基板氧化層，自所述基板氧化層底部延伸至所述基板氧化層上方的所述半導體基板部分即為所述背閘。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的製備方法的一種優選方案，步驟4)中包括如下步驟：4-1)在所述黑磷通道層表面形成氧化層；4-2)在所述氧化層表面形成金屬層；4-3)蝕刻所述氧化層及所述金屬層以形成包括前閘氧化層及位於所述前閘氧化層表面的金屬閘極的所述前閘結構。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的製備方法的一種優選方案，步驟4)與步驟5)之間還包括在所述黑磷通道表面後續要形成源汲極的位置形成源汲極介面間隙層的步驟。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的製備方法的一種優選方案，步驟4)與步驟5)之間還包括在位於所述背閘表面的所述前閘結構表面形成保護層的步驟，所述保護層位於所述源極與汲極之間，且完全包覆位於所述背閘表面的所述前閘結構。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的製備方法的一種優選方案，在位於所述背閘表面的所述前閘結構表面形成所述保護層之後，還包括在所述黑磷通道表面後續要形成源汲極的位置形成源汲極介面間隙層的步驟。
本發明還提供一種具有黑磷通道層的低接觸電阻率FinFET，所述具有黑磷通道層的低接觸電阻率FinFET包括：半導體基板；基板氧化層，位於所述半導體基板表面；背閘，位於所述半導體基板表面，所述背閘的頂部貫穿所述基板氧化層，並延伸至所述基板氧化層的上方；背閘氧化層，覆蓋所述背閘及所述基板氧化層的表面；黑磷通道層，位於所述背閘氧化層表面；前閘結構，位於所述黑磷通道層表面，橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；源極及汲極，位於所述前閘結構兩側的所述背閘上方，並沿所述背閘的長度方向延伸。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的一種優選方案，所述前閘結構包括：前閘氧化層，位於所述黑磷通道層表面，橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；金屬閘極，位於所述前閘氧化層表面。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的一 種優選方案，還包括保護層，所述保護層位於所述源極與汲極之間，且完全包覆位於所述背閘表面的所述前閘結構。
作為本發明的具有黑磷通道層的低接觸電阻率FinFET的一種優選方案，還包括源汲極介面間隙層，位於所述黑磷通道與所述源極及汲極之間。 如上所述，本發明的具有黑磷通道層的低接觸電阻率FinFET及其製備方法，具有以下有益效果：黑磷是一種層結構材料，在一個原子層中，一個黑磷原子與鄰近的三個黑磷原子通過共價鍵相連接，形成褶皺蜂窩狀結構，本發明的具有黑磷通道層的低接觸電阻率FinFET通過將黑磷形成溝槽材料層可以有效降低其接觸電阻率；通過在黑磷通道與源極及汲極之間形成源汲極介面間隙層，金屬/源汲極介面間隙層/黑磷這樣的結構可以減少FinFET的接觸電阻率，源汲極介面間隙層可以減輕費米能級釘紮效應，並可以降低肖特基勢壘高度。
S110,S120,S130
10‧‧‧半導體基板
11‧‧‧第一氧化層
12‧‧‧金屬塊
13‧‧‧第一氧化層
14‧‧‧基板氧化層
15‧‧‧背閘
16‧‧‧背閘氧化層
17‧‧‧黑磷通道層
18‧‧‧氧化層
19‧‧‧金屬層
20‧‧‧前閘結構
201‧‧‧前閘氧化層
202‧‧‧金屬閘極
21‧‧‧源極
22‧‧‧汲極
23‧‧‧源汲極介面間隙層
24‧‧‧保護層
第1圖顯示為本發明實施例一中提供的具有黑磷通道層的低接觸電阻率FinFET的製備方法的流程圖。
第2圖至第24圖顯示為本發明實施例一中提供的具有黑磷通道層的低接觸電阻率FinFET的製備方法中各步驟對應的結構示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。 本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱第1圖至第24圖。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，雖圖示中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局形態也可能更為複雜。
實施例一
請繼續參閱圖1，本實施例還提供一種具有黑磷通道層的低接觸電阻率FinFET的製備方法，所述製備方法包括如下步驟：1)提供半導體基板，在所述半導體基板表面形成背閘，並在所述背閘週邊的所述半導體基板表面形成基板氧化層，所述背閘的頂部突出於所述基板氧化層的上方；2)在步驟1)得到的結構表面形成背閘氧化層，所述背閘氧化層覆蓋所述背閘及所述基板氧化層的表面；3)在所述背閘氧化層表面形成黑磷通道層；4)在所述黑磷通道層表面形成前閘結構，所述前閘結構橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；5)在所述前閘結構兩側的所述背閘上方形成源極及汲極，所述源極及汲極沿所述背閘的長度方向延伸。
在步驟1)中，請參閱第1圖中的S1步驟及第2圖至第8圖，提供半導體基板10，在所述半導體基板10表面形成背閘15，並在所述背閘15週邊的所述半導體基板表面形成基板氧化層14，所述背閘15的頂部突出於所述基板氧化層14的上方。
作為示例，步驟1)中包括如下步驟：1-1)提供所述半導體基板10，如第2圖所示；所述半導體基板10可以為但不僅限於矽基板；1-2)在所述半導體基板10表面形成第一氧化層11，如第3圖所示；具體的，可以通過物理氣相沉積法、化學氣相沉積法或乾氧化法在所述半導體基板10表面形成所述第一氧化層11；優選地，本實施例中，採用乾氧化法在所述半導體基板10表面形成所述第一氧化層11，所述第一氧化層11的厚度可以為但不僅限於50nm~200nm；1-3)在所述第一氧化層11表面形成金屬塊12，所述金屬塊12定義出所述背閘15的位置及形狀，如第4圖所示；首先，通過物理氣相沉積法在所述第一氧化層11表面形成一層金屬層(未示出)；其次，在所述金屬層表面形成圖形化光阻層(未示出)，所述圖形化光阻層定義出所述背閘15的位置及形狀；然後，採用乾式蝕刻製程或濕式蝕刻製程可是所述金屬層以形成所述金屬塊12；最後，去除所述圖形化光阻層；1-4)依據所述金屬塊12蝕刻去除位於所述金屬塊12兩側的所有所述第一氧化層11及部分所述半導體基板10，如第5圖所示；具體的，可以採用感應耦合電漿蝕刻製程(ICP)蝕刻去除位於所述金屬塊12兩側的所有所述第一氧化層11及部分所述半導體基板10；當然，在其他示例中， 還可以採用其他的蝕刻製程完成該步驟的蝕刻；1-5)在步驟1-4)得到的結構表面形成第二氧化層13，所述第二氧化層13的上表面不低於所述金屬塊12的上表面，即所述第二氧化層13完全覆蓋所述金屬塊12，如第6圖所示；具體的，可以採用PECVD(電漿增強化學氣相沉積法)或HDPCVD(高密度電漿化學氣相沉積法)在步驟1-4)得到的結構表面形成所述第二氧化層13；1-6)去除所述金屬塊12、所述第一氧化層11及部分所述第二氧化層13，保留的所述第二氧化層13即為所述基板氧化層14，自所述基板氧化層14底部延伸至所述基板氧化層14上方的所述半導體基板10部分即為所述背閘15，如第7圖及第8圖所示，其中，第圖為截面圖，第8圖為第7圖對應的立體圖；具體的，可以採用感應耦合電漿蝕刻製程(ICP)蝕刻去除所述金屬塊12、所述第一氧化層11及部分所述第二氧化層13。所述背閘15與後續形成的前閘結構共同作用，可以增強對通道載子濃度的控制，有效降低元件的接觸電阻率。
在步驟2)中，請參閱第1圖中的S2步驟及第9圖至第10圖，其中，第9圖為截面圖，第10圖為第9圖的立體圖，在步驟1)得到的結構表面形成背閘氧化層16，所述背閘氧化層16覆蓋所述背閘15及所述基板氧化層14的表面。
作為示例，所述背閘氧化層16的材料為高k材料，即高介電常數材料；優選地，本實施例中，所述背閘氧化層16的材料可以為Al2O3或HfO2等等。
作為示例，可以採用ALD(原子層沉積製程)、PECVD或 MOCVD(金屬有機化合物化學氣相沉澱製程)在步驟1)得到的結構表面形成所述背閘氧化層16。
在步驟3)中，請參閱第1圖中的S3步驟及第11圖至第12圖，其中，第11圖為截面圖，第12圖為第11圖的立體圖，在所述背閘氧化層16表面形成黑磷通道層17。
作為示例，可以採用ALD、PECVD或MOCVD在所述背閘氧化層16表面形成所述黑磷通道層17。黑磷是一種層結構材料，在一個原子層中，一個黑磷原子與鄰近的三個黑磷原子通過共價鍵相連接，形成褶皺蜂窩狀結構，通過將黑磷形成溝槽材料層可以有效降低其接觸電阻率。
在步驟4)中，請參閱第1圖中的S4步驟及第13圖至第18圖，在所述黑磷通道層17表面形成前閘結構20，所述前閘結構20橫跨所述背閘15，並沿垂直於所述背閘15長度的方向延伸。
作為示例，步驟4)中包括如下步驟：4-1)在所述黑磷通道層17表面形成氧化層18，如第13圖及第14圖所示，其中，第13圖為截面示意圖，第14圖為第13圖的立體圖；所述氧化層18材料為高k材料，即高介電常數材料；優選地，本實施例中，所述氧化層18的材料可以為Al2O3或HfO2等等；可以採用ALD、PECVD或MOCVD在所述黑磷通道層17表面形成所述氧化層18；4-2)在所述氧化層18表面形成金屬層19，如第15圖及第16圖所示，其中，第15圖為截面示意圖，第16圖為第15圖的立體圖；具體的，可以採用PVD在所述氧化層18表面形成所述金屬層19； 4-3)蝕刻所述氧化層18及所述金屬層19以形成包括前閘氧化層201及位於所述前閘氧化層201表面的金屬閘極202的所述前閘結構20，如第17圖及第18圖所示，其中，第17圖為截面示意圖，第18圖為第17圖的立體圖；具體的，可以採用感應耦合電漿體蝕刻製程蝕刻形成所述前閘結構20。
作為示例，如第19圖及第20圖所示，其中，第19圖為截面示意圖，第20圖為第19圖的立體圖，步驟4)之後還包括在位於所述背閘15表面的所述前閘結構20表面形成保護層24的步驟，所述保護層24位於後續要形成的源極與汲極之間，且完全包覆位於所述背閘15表面的所述前閘結構20。所述保護層24橫跨所述背閘15。
作為示例，所述保護層24可以為二氧化矽層，可以採用PECVD製程及微影製程形成所述保護層24。
作為示例，如第21圖及第22圖所示，其中，第21圖為截面示意圖，第22圖為第21圖的立體圖，步驟4)之後還包括在所述黑磷通道層17與後續形成的源極及汲極的位置形成源汲極介面間隙層23的步驟，即所述源汲極介面間隙層23位於所述保護層24的兩側，且沿所述背閘15的長度方向延伸；亦即，所述源汲極介面間隙層23位於所述黑磷通道層17與後續要形成的所述源極及汲極之間。通過在所述黑磷通道層17與源極及汲極之間形成所述源汲極介面間隙層23，金屬/源汲極介面間隙層/黑磷這樣的結構可以減少FinFET的接觸電阻率，所述源汲極介面間隙層23可以減輕費米能級釘紮效應，並可以降低肖特基勢壘高度。
作為示例，所述源汲極介面間隙層23的材料可以為TiO2或 MgO，可以採用ALD及微影製程形成所述源汲極介面間隙層23。
需要說明的是，形成所述保護層24的步驟與形成所述源汲極介面間隙層23的步驟可以互換，即可以在完成步驟4)之後先形成所述保護層24，然後再形成所述源汲極介面間隙層23，也可以在完成步驟4)之後先形成所述源汲極介面間隙層23，然後再形成所述保護層24。
在步驟5)中，請參閱第1圖中的S5步驟及第23圖及第24圖所示，其中，第23圖為截面示意圖，第24圖為第23圖的立體圖，在所述前閘結構20兩側的所述背閘15上方形成源極21及汲極22，所述源極21及汲極22沿所述背閘20的長度方向延伸。
作為示例，所述源極21及所述汲極22的材料可以為Ni或Co，可以採用PVD及光刻蝕刻製程形成所述源極21及所述汲極22。
實施例二
請繼續參閱第23圖及第24圖，本發明提供一種具有黑磷通道層的低接觸電阻率FinFET，所述具有黑磷通道層的低接觸電阻率FinFET由實施例一中所述的製備方法制得，所述具有黑磷通道層的低接觸電阻率FinFET包括：半導體基板10；基板氧化層14，所述基板氧化層14位於所述半導體基板10表面；背閘15，所述背閘15位於所述半導體基板10表面，所述背閘15的頂部貫穿所述基板氧化層14，並延伸至所述基板氧化層14的上方；背閘氧化層16，所述背閘氧化層16覆蓋所述背閘15及所述基板氧化層14的表面；黑磷通道層17，所述黑磷通道層17位於所述背閘氧化層16表面；前閘結構20，所述前閘結構20位於所述黑磷通道層17表面，橫跨所述背閘 15，並沿垂直於所述背閘15長度的方向延伸；源極21及汲極22，所述源極21及所述汲極22位於所述前閘結構20兩側的所述背閘15上方，並沿所述背閘15的長度方向延伸。
作為示例，所述前閘結構包括：前閘氧化層201，所述前閘氧化層201位於所述黑磷通道層17表面，橫跨所述背閘15，並沿垂直於所述背閘15長度的方向延伸；金屬閘極202，所述金屬閘極202位於所述前閘氧化層201表面。
作為示例，所述具有黑磷通道層的低接觸電阻率FinFET還包括保護層24，所述保護層24位於所述源極21與汲極22之間，且完全包覆位於所述背閘15表面的所述前閘結構20。
作為示例，所述具有黑磷通道層的低接觸電阻率FinFET還包括源汲極介面間隙層23，所述源汲極介面間隙層23位於所述黑磷通道17與所述源極21及汲極22之間。
綜上所述，本發明提供一種具有黑磷通道層的低接觸電阻率FinFET及其製備方法，所述製備方法包括如下步驟：1)提供半導體基板，在所述半導體基板表面形成背閘，並在所述背閘週邊的所述半導體基板表面形成基板氧化層，所述背閘的頂部突出於所述基板氧化層的上方；2)在步驟1)得到的結構表面形成背閘氧化層，所述背閘氧化層覆蓋所述背閘及所述基板氧化層的表面；3)在所述背閘氧化層表面形成黑磷通道層；4)在所述黑磷通道層表面形成前閘結構，所述前閘結構橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；5)在所述前閘結構兩側的所述背閘上方形成源極及汲極，所述源極及汲極沿所述背閘的長度方向延伸。黑磷是一 種層結構材料，在一個原子層中，一個黑磷原子與鄰近的三個黑磷原子通過共價鍵相連接，形成褶皺蜂窩狀結構，本發明的具有黑磷通道層的低接觸電阻率FinFET通過將黑磷形成溝槽材料層可以有效降低其接觸電阻率；通過在黑磷通道與源極及汲極之間形成源汲極介面間隙層，金屬/源汲極介面間隙層/黑磷這樣的結構可以減少FinFET的接觸電阻率，源汲極介面間隙層可以減輕費米能級釘紮效應，並可以降低肖特基勢壘高度。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
Claims (10)
- 一種具有黑磷通道層的低接觸電阻率FinFET的製備方法，包括如下步驟：1)提供半導體基板，在所述半導體基板表面形成背閘，並在所述背閘週邊的所述半導體基板表面形成基板氧化層，所述背閘的頂部突出於所述基板氧化層的上方；2)在步驟1)得到的結構表面形成背閘氧化層，所述背閘氧化層覆蓋所述背閘及所述基板氧化層的表面；3)在所述背閘氧化層表面形成黑磷通道層；4)在所述黑磷通道層表面形成前閘結構，所述前閘結構橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；5)在所述前閘結構兩側的所述背閘上方形成源極及汲極，所述源極及汲極沿所述背閘的長度方向延伸。
- 根據權利要求1所述的具有黑磷通道層的低接觸電阻率FinFET的製備方法，其中所述步驟1)包括如下步驟：1-1)提供所述半導體基板；1-2)在所述半導體基板表面形成第一氧化層；1-3)在所述第一氧化層表面形成金屬塊，所述金屬塊定義出所述背閘的位置及形狀；1-4)依據所述金屬塊蝕刻去除位於所述金屬塊兩側的所有所述第一氧化層及部分所述半導體基板；1-5)在步驟1-4)得到的結構表面形成第二氧化層，所述第二氧化層的上表面不低於所述金屬塊的上表面；1-6)去除所述金屬塊、所述第一氧化層及部分所述第二氧化層，保 留的所述第二氧化層即為所述基板氧化層，自所述基板氧化層底部延伸至所述基板氧化層上方的所述半導體基板部分即為所述背閘。
- 根據權利要求1所述的具有黑磷通道層的低接觸電阻率FinFET的製備方法，其中所述步驟4)包括如下步驟：4-1)在所述黑磷通道層表面形成氧化層；4-2)在所述氧化層表面形成金屬層；4-3)蝕刻所述氧化層及所述金屬層以形成包括前閘氧化層及位於所述前閘氧化層表面的金屬閘極的所述前閘結構。
- 根據權利要求1所述的具有黑磷通道層的低接觸電阻率FinFET的製備方法，其中所述步驟4)與步驟5)之間還包括在所述黑磷通道表面後續要形成源汲極的位置形成源汲極介面間隙層的步驟。
- 根據權利要求1所述的具有黑磷通道層的低接觸電阻率FinFET的製備方法，其中所述步驟4)與步驟5)之間還包括在位於所述背閘表面的所述前閘結構表面形成保護層的步驟，所述保護層位於所述源極與汲極之間，且完全包覆位於所述背閘表面的所述前閘結構。
- 根據權利要求5所述的具有黑磷通道層的低接觸電阻率FinFET的製備方法，其中在位於所述背閘表面的所述前閘結構表面形成所述保護層之後，還包括在所述黑磷通道表面後續要形成源汲極的位置形成源汲極介面間隙層的步驟。
- 一種具有黑磷通道層的低接觸電阻率FinFET，包括：半導體基板；基板氧化層，位於所述半導體基板表面；背閘，位於所述半導體基板表面，所述背閘的頂部貫穿所述基板氧化層，並延伸至所述基板氧化層的上方；背閘氧化層，覆蓋所述背閘及所述基板氧化層的表面；黑磷通道層，位於所述背閘氧化層表面；前閘結構，位於所述黑磷通道層表面，橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；源極及汲極，位於所述前閘結構兩側的所述背閘上方，並沿所述背閘的長度方向延伸。
- 根據權利要求7所述的具有黑磷通道層的低接觸電阻率FinFET，其中所述前閘結構包括：前閘氧化層，位於所述黑磷通道層表面，橫跨所述背閘，並沿垂直於所述背閘長度的方向延伸；金屬閘極，位於所述前閘氧化層表面。
- 根據權利要求7所述的具有黑磷通道層的低接觸電阻率FinFET，還包括保護層，所述保護層位於所述源極與汲極之間，且完全包覆位於所述背閘表面的所述前閘結構。
- 根據權利要求7至9中任一項所述的具有黑磷通道層的低接觸電阻率 FinFET，還包括源汲極介面間隙層，位於所述黑磷通道與所述源極及汲極之間。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611100748.4A CN108155236B (zh) | 2016-12-05 | 2016-12-05 | 具有黑磷沟道层的低接触电阻率FinFET及其制备方法 |
| ??201611100748.4 | 2016-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201838037A TW201838037A (zh) | 2018-10-16 |
| TWI658515B true TWI658515B (zh) | 2019-05-01 |
Family
ID=62470265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106117059A TWI658515B (zh) | 2016-12-05 | 2017-05-23 | 具有黑磷通道層的低接觸電阻率ＦｉｎＦＥＴ及其製備方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108155236B (zh) |
| TW (1) | TWI658515B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037064A (zh) * | 2018-07-28 | 2018-12-18 | 张玉英 | 一种用于柔性显示器的黑磷烯波形薄膜晶体管及制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021854A (zh) * | 2011-09-28 | 2013-04-03 | 中国科学院微电子研究所 | 制作鳍式场效应晶体管的方法以及由此形成的半导体结构 |
| CN104310326A (zh) * | 2014-10-29 | 2015-01-28 | 浙江大学 | 一种具有高转化率的黑磷制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531423B2 (en) * | 2005-12-22 | 2009-05-12 | International Business Machines Corporation | Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same |
| CN105990427B (zh) * | 2015-02-17 | 2019-05-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN105609539B (zh) * | 2015-12-22 | 2019-01-04 | 电子科技大学 | 自对准二维晶体材料场效应半导体器件及其制备方法 |
-
2016
- 2016-12-05 CN CN201611100748.4A patent/CN108155236B/zh active Active
-
2017
- 2017-05-23 TW TW106117059A patent/TWI658515B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021854A (zh) * | 2011-09-28 | 2013-04-03 | 中国科学院微电子研究所 | 制作鳍式场效应晶体管的方法以及由此形成的半导体结构 |
| CN104310326A (zh) * | 2014-10-29 | 2015-01-28 | 浙江大学 | 一种具有高转化率的黑磷制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108155236B (zh) | 2020-08-07 |
| TW201838037A (zh) | 2018-10-16 |
| CN108155236A (zh) | 2018-06-12 |
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