CN106257687A - 一种半导体装置及其制造方法 - Google Patents

一种半导体装置及其制造方法 Download PDF

Info

Publication number
CN106257687A
CN106257687A CN201510336342.5A CN201510336342A CN106257687A CN 106257687 A CN106257687 A CN 106257687A CN 201510336342 A CN201510336342 A CN 201510336342A CN 106257687 A CN106257687 A CN 106257687A
Authority
CN
China
Prior art keywords
raceway groove
semiconductor layer
layer raceway
oxide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510336342.5A
Other languages
English (en)
Other versions
CN106257687B (zh
Inventor
肖德元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510336342.5A priority Critical patent/CN106257687B/zh
Priority to US15/067,741 priority patent/US9825133B2/en
Publication of CN106257687A publication Critical patent/CN106257687A/zh
Application granted granted Critical
Publication of CN106257687B publication Critical patent/CN106257687B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种半导体装置及其制造方法。该半导体装置包括：半导体衬底；位于该半导体衬底上的绝缘层；以及位于该绝缘层上的沟道结构；其中，该沟道结构包括：鳍式半导体层沟道和位于该鳍式半导体层沟道上的二维半导体层沟道。进一步地，在二维半导体层沟道上分别形成栅极、源极和漏极后，源极、漏极分别与二维半导体层形成肖特基势垒，当在栅极施加电压后，电子可以从源极通过隧穿效应经过二维半导体层沟道和鳍式半导体层沟道，再通过隧穿效应到达漏极。由于电子能够通过隧穿效应从源极进入二维半导体层沟道，因此不再受欧姆接触的影响，从而可以提高器件性能。

Description

一种半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
目前，使用二维半导体层能够降低功率损耗，这是因为与厚半导体层相比，半导体层的二维结构能够提高栅电极的静电控制并且降低短沟道效应。最小的可允许的沟道长度正比于材料厚度的平方根因此通过使用较薄的材料，可以制造带有较短沟道的晶体管。就0.65nm厚的单层MoS2而言，带有1.5nm长的沟道的晶体管仍然具有晶体管功能。
但是对于较少层二维半导体层的FET，接触电阻成为一个挑战，其欧姆接触的电阻较高，影响了FET的器件性能。
发明内容
本发明的一个目的是：提供一种带有二维半导体层沟道和鳍式半导体层沟道的半导体装置。
根据本发明的第一方面，提供了一种半导体装置，包括：半导体衬底；位于所述半导体衬底上的绝缘层；以及位于所述绝缘层上的沟道结构；其中，所述沟道结构包括：鳍式半导体层沟道和位于所述鳍式半导体层沟道上的二维半导体层沟道。
进一步，所述二维半导体层沟道包括：一个或多个二维半导体层。
进一步，所述鳍式半导体层沟道的材料包括：锗、硅；和/或所述二维半导体层沟道的材料包括：过渡金属硫族化合物TMD、硅烯、黑磷。
进一步，所述TMD包括：MoS2、MoSe2、MoTe2、WS2、WSe2或者WTe2。
进一步，所述鳍式半导体层沟道的厚度为5～50nm；和/或所述二维半导体层沟道的厚度为2～10nm。
进一步，所述半导体装置还包括：位于所述沟道结构的一部分上的栅极氧化物和栅极；以及位于所述栅极两边且位于所述沟道结构上的源极和漏极。
进一步，所述半导体装置还包括：位于所述源极与所述二维半导体层沟道之间以及位于所述漏极与所述二维半导体层沟道之间的第一氧化物；和/或位于所述鳍式半导体层沟道与所述二维半导体层沟道之间的第二氧化物。
进一步，所述第一氧化物的材料包括：TiO2或SiO2；和/或所述第二氧化物的材料包括：TiO2或SiO2。
进一步，所述第一氧化物和/或所述第二氧化物的厚度为1～2nm。
进一步，所述半导体装置还包括：位于所述栅极与所述源极之间以及位于所述栅极与所述漏极之间的间隔物。
进一步，所述半导体装置还包括：位于所述源极以下且在所述沟道结构中的源区；以及位于所述漏极以下且在所述沟道结构中的漏区。
根据本发明的第二方面，提供了一种半导体装置的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成绝缘层；以及在所述绝缘层上形成沟道结构；其中，所述沟道结构包括：鳍式半导体层沟道和位于所述鳍式半导体层沟道上的二维半导体层沟道。
进一步，在所述绝缘层上形成沟道结构的步骤包括：在所述绝缘层上形成鳍式半导体层沟道；以及在所述鳍式半导体层沟道上沉积形成二维半导体层沟道。
进一步，所述半导体装置的制造方法还包括：在所述沟道结构的一部分上形成栅极氧化物和栅极；在所述栅极两边且在所述沟道结构上形成源极和漏极。
进一步，在所述沟道结构的一部分上形成栅极氧化物和栅极的步骤包括：在所述沟道结构上形成第一氧化物，其中，所述第一氧化物的一部分作为栅极氧化物；在所述栅极氧化物上形成栅极。
进一步，在所述鳍式半导体层沟道上沉积形成二维半导体层沟道之前，所述半导体装置的制造方法还包括：在所述鳍式半导体层沟道上形成第二氧化物。
进一步，在所述栅极两边且在所述沟道结构上形成源极和漏极的步骤包括：在所述第一氧化物上形成源极和漏极；或者刻蚀所述第一氧化物的至少一部分以暴露所述二维半导体层沟道的至少一部分，并且在至少被暴露的二维半导体层沟道上形成源极和漏极。
进一步，在所述沟道结构的一部分上形成栅极之前，所述半导体装置的制造方法还包括：去除所述鳍式半导体层沟道两边且位于所述绝缘层上的第一氧化物的一部分、二维半导体层沟道的一部分以及第二氧化物的一部分。
进一步，在所述栅极两边且在所述沟道结构上形成源极和漏极之前，所述半导体装置的制造方法还包括：以所述栅极为掩模，去除所述栅极两边被暴露的第一氧化物、二维半导体层沟道和第二氧化物。
进一步，在所述栅极两边且在所述沟道结构上形成源极和漏极之前，所述半导体装置的制造方法还包括：在所述栅极两边形成间隔物。
进一步，在所述栅极两边形成间隔物之前，所述半导体装置的制造方法还包括：以所述栅极为掩模，通过轻掺杂漏极注入工艺在所述沟道结构中形成源区和漏区。
进一步，在所述绝缘层上形成鳍式半导体层沟道的步骤包括：通过化学气相沉积在所述绝缘层上沉积多晶半导体；对所述多晶半导体执行离子注入形成N型阱区和/或P型阱区；对所述多晶半导体执行激光退火形成类晶半导体；通过光刻和干法刻蚀对所述类晶半导体执行鳍式图案化形成鳍式半导体层沟道。
本发明中，提供了一种双沟道的半导体装置及其制造方法。该半导体装置包括：半导体衬底；位于该半导体衬底上的绝缘层；以及位于该绝缘层上的沟道结构；其中，该沟道结构包括：鳍式半导体层沟道和位于该鳍式半导体层沟道上的二维半导体层沟道。
进一步地，在二维半导体层沟道上分别形成栅极、源极和漏极后，源极、漏极分别与二维半导体层形成肖特基势垒，当在栅极施加电压后，电子可以从源极通过隧穿效应经过二维半导体层沟道和鳍式半导体层沟道，再通过隧穿效应到达漏极。由于电子能够通过隧穿效应从源极进入二维半导体层沟道，因此不再受欧姆接触的影响，从而可以提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示出根据本发明一些实施例的半导体装置的制造方法的流程图。
图1B是示意性地示出根据本发明一些实施例的半导体装置垂直于鳍式半导体层沟道方向的截面立体图。
图2A是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中A-A’方向的横截面图。
图2B是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中B-B’方向的横截面图。
图3A是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中A-A’方向的横截面图。
图3B是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中B-B’方向的横截面图。
图4A是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中A-A’方向的横截面图。
图4B是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中B-B’方向的横截面图。
图5A是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中A-A’方向的横截面图。
图5B是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中B-B’方向的横截面图。
图6A是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中A-A’方向的横截面图。
图6B是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中B-B’方向的横截面图。
图7A是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中A-A’方向的横截面图。
图7B是示意性地示出根据本发明另一些实施例的半导体装置制造方法的一个阶段的结构沿着图9中B-B’方向的横截面图。
图8A是示意性地示出根据本发明另一些实施例的半导体装置沿着图9中A-A’方向的横截面图。
图8B是示意性地示出根据本发明另一些实施例的半导体装置沿着图9中B-B’方向的横截面图。
图9是示意性地示出根据本发明另一些实施例的半导体装置垂直于鳍式半导体层沟道方向的截面立体图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A是示出根据本发明一些实施例的半导体装置的制造方法的流程图。
步骤S11，提供半导体衬底。例如，Si衬底等。
步骤S13，在半导体衬底上形成绝缘层。例如，在Si衬底上通过沉积或氧化工艺形成SiO2。
步骤S15，在绝缘层上形成沟道结构。其中，该沟道结构包括：鳍式半导体层沟道和位于该鳍式半导体层沟道上的二维半导体层沟道。
通过上述方法，形成了一种包括鳍式半导体层沟道和二维半导体层沟道这种双沟道结构的半导体装置。
图1B是示意性地示出根据本发明一些实施例的半导体装置垂直于鳍式半导体层沟道方向的截面立体图。
如图1B所示，该半导体装置包括：半导体衬底101，位于半导体衬底101上的绝缘层102；以及位于绝缘层102上的沟道结构；其中，该沟道结构包括：鳍式半导体层沟道104和位于该鳍式半导体层沟道104上的二维半导体层沟道106。
在一些实施例中，半导体装置还包括：位于沟道结构的一部分上的栅极氧化物107和栅极109；以及位于栅极两边且位于沟道结构上的源极(图1B未示出)和漏极114。在该实施例中，在二维半导体层沟道上分别形成栅极、源极和漏极，从而构成场效应晶体管(FieldEffect Transistor，FET)，源极、漏极分别与二维半导体层形成肖特基势垒，当在栅极施加电压后，电子可以从源极通过隧穿效应经过二维半导体层沟道和鳍式半导体层沟道，再通过隧穿效应到达漏极。由于电子能够通过隧穿效应从源极进入二维半导体层沟道，因此不再受欧姆接触的影响，从而可以提高器件性能。
在场效应晶体管中采用一个或两个二维半导体层层的一个优点是通过减少层的数量可以调节它们的带隙，其中，上述二维半导体层可以具有直接带隙，该直接带隙高于相关材料堆叠的带隙。这种较高的带隙使得功率损耗进一步减小，使用横向电场也能够调节带隙的大小。相比传统的FET，这样的调节能够获得更有效的晶体管开关特性。
图9是示意性地示出根据本发明另一些实施例的半导体装置垂直于鳍式半导体层沟道方向的截面立体图。图9示出了沿A-A’方向截面的半导体装置的部分结构的立体图。
如图9所示，半导体装置可以包括：半导体衬底201(例如硅Si衬底)；位于半导体衬底201上的绝缘层202(例如SiO2)；以及位于绝缘层202上的沟道结构；其中，该沟道结构包括：鳍式半导体层沟道304和位于鳍式半导体层沟道304上的二维半导体层沟道406。
在一些实施例中，二维半导体层沟道可以包括：一个或多个二维半导体层。即，二维半导体层沟道可以是单层二维半导体层，也可以由多个单层二维半导体层组成。
在一些实施例中，鳍式半导体层沟道的材料可以包括：锗、硅等；和/或二维半导体层沟道的材料可以包括：TMD(Transition-metaldichalcogenide，过渡金属硫族化合物)、硅烯、黑磷等。例如，TMD可以包括：MoS2、MoSe2、MoTe2、WS2、WSe2或者WTe2等。
在一些实施例中，鳍式半导体层沟道的厚度可以为5～50nm(例如，10nm、20nm、30nm或40nm)；和/或二维半导体层沟道的厚度可以为2～10nm(3nm、5nm或8nm)。
在本发明的一些实施例中，如图9所示，半导体装置还可以包括：位于二维半导体层沟道上的第一氧化物407，以及位于第一氧化物407上的栅极509，这里，栅极下面的第一氧化物407用作栅极氧化物。
在本发明的一些实施例中，如图9所示，半导体装置还可以包括：位于鳍式半导体层沟道304与二维半导体层沟道406之间的第二氧化物405。该第二氧化物405可以将二维半导体层沟道与鳍式半导体层沟道间隔开。
下面结合图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A和图8B说明根据本发明另一些实施例的半导体装置制造方法的过程。
首先，如图2所示，提供半导体衬底201，例如硅衬底。
接下来，如图2所示，在半导体衬底201上形成绝缘层202。例如在半导体衬底201上沉积SiO2作为绝缘层202。该绝缘层的厚度可以为2～10nm，例如3nm、5nm或8nm。
接下来，在绝缘层202上形成鳍式半导体层沟道304，例如图3A和图3B所示。在一个实施例中，在绝缘层202上形成鳍式半导体层沟道304的步骤可以包括：如图2所示，通过CVD(Chemical VaporDeposition，化学气相沉积)在绝缘层202上沉积多晶半导体203(例如，多晶锗或多晶硅)；对多晶半导体203执行离子注入形成N型阱区和/或P型阱区；对该多晶半导体203执行激光退火形成类晶半导体(例如，类晶锗或类晶硅)；通过光刻和干法刻蚀对该类晶半导体执行鳍式图案化形成鳍式半导体层沟道304，如图3A所示。
接下来，在鳍式半导体层沟道304上沉积形成二维半导体层沟道406，如图4A和4B所示。在一些实施例中，二维半导体层沟道可以包括：一个或多个二维半导体层，例如，可以经过多次沉积形成多个二维半导体层。这里以形成二维MoS2为例：可以利用S和MoO3作为前驱体，利用PTAS(perylene-3,4,9,10-tetracarboxylic acidtetrapotassium salt，3,4,9,10-苝四羧酸四钾盐)作为种子，在650℃的氩气环境中执行CVD工艺，沉积形成二维MoS2。
在该步骤中，形成的半导体装置包括：半导体衬底201，位于半导体衬底201上的绝缘层202，以及位于绝缘层202上的沟道结构，该沟道结构包括：鳍式半导体层沟道304和位于鳍式半导体层沟道304上的二维半导体层沟道406。
在一些实施例中，如图4A和图4B所示，可以利用例如MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)或ALD(Atomic layer deposition，原子层沉积)等工艺先在鳍式半导体层沟道304上形成第二氧化物405(例如，TiO2或SiO2等)，然后利用例如CVD工艺在第二氧化物405上沉积二维半导体层沟道材料以形成二维半导体层沟道406。这样可以在二维半导体层沟道406与鳍式半导体层沟道304之间形成第二氧化物405，从而将二维半导体层沟道与鳍式半导体层沟道间隔开。第二氧化物的厚度可以为1～2nm，例如1.5nm。
在该步骤中，形成的半导体装置包括：半导体衬底201，位于半导体衬底201上的绝缘层202，以及位于绝缘层202上的沟道结构，该沟道结构包括：鳍式半导体层沟道304和位于鳍式半导体层沟道304上的二维半导体层沟道406；以及位于鳍式半导体层沟道304与二维半导体层沟道406之间的第二氧化物405。
在另一些实施例中，也可以直接在鳍式半导体层沟道304上沉积形成二维半导体层沟道406，即在二维半导体层沟道406与鳍式半导体层沟道304之间不形成第二氧化物，即半导体装置也可以不包括第二氧化物，二维半导体层沟道可以与鳍式半导体层沟道直接接触而不需要间隔开。
在一些实施例中，在沟道结构上形成第一氧化物。例如，如图4A和4B所示，利用MOCVD或ALD等工艺在二维半导体层沟道406上形成第一氧化物407(例如，TiO2或SiO2等)。第一氧化物的厚度可以为1～2nm，例如1.5nm。这里，该第一氧化物的一部分可以作为栅极氧化物，在栅极氧化物上形成栅极。
关于形成栅极的过程可以结合图4A、图4B、图5A和图5B说明。如图4A和图4B所示，例如，利用PVD(Physical Vapor Deposition，物理气相沉积)工艺在第一氧化物407上沉积栅极材料408(例如，金属(例如Cr、Au)、多晶硅等)。例如，该栅极材料厚度可以为100～300nm。接下来，如图5A和图5B所示，利用光刻和干法刻蚀工艺对栅极材料408进行图案化以形成栅极509。至此，在沟道结构的一部分上形成栅极氧化物和栅极。
在该步骤中，形成的半导体装置包括：半导体衬底201，位于半导体衬底201上的绝缘层202，以及位于绝缘层202上的沟道结构，该沟道结构包括：鳍式半导体层沟道304和位于鳍式半导体层沟道304上的二维半导体层沟道406；位于鳍式半导体层沟道304与二维半导体层沟道406之间的第二氧化物405；位于二维半导体层沟道上的第一氧化物407，以及位于第一氧化物407上的栅极509。这里，栅极下面的第一氧化物407用作栅极氧化物。在该步骤中，第一氧化物407与栅极氧化物一体形成。在另一些实施例中，第一氧化物也可以不与栅极氧化物一体形成，即可以分别形成栅极氧化物和第一氧化物。
接下来，如图6A和图6B所示，以栅极509为掩模，去除栅极509两边被暴露的第一氧化物、二维半导体层沟道和第二氧化物。去除这部分被暴露的第一氧化物、二维半导体层沟道和第二氧化物，是为了与衬底上可能存在的其他栅极形成间隔，从而防止与其他器件形成干扰。优选地，可以在后面的制造过程中，在该间隔中沉积形成绝缘物以增强防干扰性能。
在另一实施例中，也可以在形成栅极之前，去除鳍式半导体层沟道304两边且位于绝缘层202上的第一氧化物的一部分、二维半导体层沟道的一部分以及第二氧化物的一部分；然后再在沟道结构的一部分上形成栅极，从而也可以形成图6A所示的结构。
接下来，如图7A和图7B所示，以栅极509为掩模，通过轻掺杂漏极(Lightly Doped Drain，LDD)注入工艺在所述沟道结构中形成源区710和漏区711。例如，可以采用nLDD或pLDD形成源区或漏区。在该步骤中，形成的半导体装置还可以包括：位于沟道结构中的源区710和漏区711。
接下来，如图7A和图7B所示，在栅极509两边形成间隔物712。例如，可以在图7A和图7B所示的结构上沉积SiO2或者其他绝缘材料，然后经过刻蚀工艺形成间隔物。该间隔物可以使得栅极与将要形成的源极或漏极之间形成绝缘间隔，防止栅极与源极、栅极与漏极形成电连接。在该步骤中，形成的半导体装置还可以包括：位于栅极两边的间隔物712。
接下来，在栅极509两边且在沟道结构上形成源极813和漏极814，如图8A和图8B所示。例如，在第一氧化物407上形成源极813和漏极814。源极和漏极可以为金属材料(例如Au、Ti)或者合金(例如Au/Ti合金)等。例如，可以在沟道结构上依次沉积50nm的Ti和5nm的Au，然后经过刻蚀形成源极和漏极。
在该步骤中，形成的半导体装置包括：半导体衬底201，位于半导体衬底201上的绝缘层202，以及位于绝缘层202上的沟道结构，该沟道结构包括：鳍式半导体层沟道304和位于鳍式半导体层沟道304上的二维半导体层沟道406；位于沟道结构的一部分上的栅极氧化物和栅极509；位于栅极509两边且位于沟道结构上的源极813和漏极814；位于源极813与二维半导体层沟道406之间以及位于漏极814与二维半导体层沟道406之间的第一氧化物407；位于鳍式半导体层沟道304与二维半导体层沟道406之间的第二氧化物405；位于栅极509与源极813之间以及位于栅极509与漏极814之间的间隔物712；位于源极813以下且在沟道结构中的源区710；以及位于漏极814以下且在沟道结构中的漏区711。这里，栅极下面的第一氧化物407用作栅极氧化物。
至此，形成了根据本发明另一些实施例的半导体装置，例如为N型FET或P型FET。例如对于形成的N型FET，上述形成的第一氧化物不但存在于栅极与二维半导体层沟道之间(作为栅极氧化物)，而且存在于源极与二维半导体层沟道、漏极与二维半导体层沟道之间，该第一氧化物分别与源极、漏极形成肖特基势垒。当栅极没有被施加阈值电压时，电子不能穿过第一氧化物，即源极与漏极不能导通；当栅极被施加阈值电压时，电子能够通过隧穿效应穿过第一氧化物，从源极到达二维半导体层沟道，并且其中一部分电子沿着二维半导体层沟道到达漏极，另一部分电子通过隧穿效应穿过第二氧化物进入鳍式半导体层沟道并沿着鳍式半导体层沟道到达漏极，这些电子在到达漏极之前还需要通过隧穿效应穿过位于漏极下面的第一氧化物和/或第二氧化物，从而到达漏极。由于电子能够通过隧穿效应从源极进入二维半导体层沟道，因此不再受欧姆接触的影响，从而可以提高器件性能。
在根据本发明的制造方法形成的半导体装置中，由于二维半导体材料的晶体结构比较完整，与其它材料集成界面没有悬挂键，载流子不会受到界面不完整性的散射，因此利用二维半导体层沟道可以提高栅极静电控制能力，并且利用隧穿效应也避免了源极、漏极与二维半导体层的欧姆接触电阻较高的问题。
在另一实施例中，在栅极两边且在沟道结构上形成源极和漏极的步骤可以包括：刻蚀第一氧化物407的至少一部分以暴露二维半导体层沟道406的至少一部分，并且在至少被暴露的二维半导体层沟道406上形成源极和漏极。在另一实施例中，也可以不形成第一氧化物，而在二维半导体层沟道的一部分(也即沟道结构的一部分)上直接形成栅极氧化物和栅极，即在栅极与沟道结构之间形成有栅极氧化物，在形成源极和漏极的二维半导体层沟道部分上不再存在氧化物，再在后续工艺过程中形成源极或漏极。
上面两个实施例所形成的源极和漏极与二维半导体层沟道之间均不存在第一氧化物，源极与二维半导体层沟道、漏极与二维半导体层沟道分别形成金属半导体接触，从而也可以形成肖特基势垒。关于这样形成的半导体装置的关断和导通的工作原理与前面类似，例如对于N型FET，在栅极被施加阈值电压时，电子通过隧穿效应经过肖特基势垒，并经过二维半导体层沟道和鳍式半导体层沟道到达漏极，实现源极和漏极之间的导通，这里不再详细说明。
至此，已经详细描述了根据本发明的制造半导体装置的方法和所形成的半导体装置。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (22)

1.一种半导体装置，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的绝缘层；以及
位于所述绝缘层上的沟道结构；
其中，所述沟道结构包括：鳍式半导体层沟道和位于所述鳍式半导体层沟道上的二维半导体层沟道。
2.根据权利要求1所述半导体装置，其特征在于，
所述二维半导体层沟道包括：一个或多个二维半导体层。
3.根据权利要求1所述半导体装置，其特征在于，
所述鳍式半导体层沟道的材料包括：锗、硅；
和/或
所述二维半导体层沟道的材料包括：过渡金属硫族化合物TMD、硅烯、黑磷。
4.根据权利要求3所述半导体装置，其特征在于，
所述TMD包括：MoS2、MoSe2、MoTe2、WS2、WSe2或者WTe2。
5.根据权利要求1所述半导体装置，其特征在于，
所述鳍式半导体层沟道的厚度为5～50nm；
和/或
所述二维半导体层沟道的厚度为2～10nm。
6.根据权利要求1所述半导体装置，其特征在于，还包括：
位于所述沟道结构的一部分上的栅极氧化物和栅极；以及
位于所述栅极两边且位于所述沟道结构上的源极和漏极。
7.根据权利要求6所述半导体装置，其特征在于，还包括：
位于所述源极与所述二维半导体层沟道之间以及位于所述漏极与所述二维半导体层沟道之间的第一氧化物；
和/或
位于所述鳍式半导体层沟道与所述二维半导体层沟道之间的第二氧化物。
8.根据权利要求7所述半导体装置，其特征在于，
所述第一氧化物的材料包括：TiO2或SiO2；
和/或
所述第二氧化物的材料包括：TiO2或SiO2。
9.根据权利要求7所述半导体装置，其特征在于，
所述第一氧化物和/或所述第二氧化物的厚度为1～2nm。
10.根据权利要求6所述半导体装置，其特征在于，还包括：
位于所述栅极与所述源极之间以及位于所述栅极与所述漏极之间的间隔物。
11.根据权利要求6所述半导体装置，其特征在于，还包括：
位于所述源极以下且在所述沟道结构中的源区；以及
位于所述漏极以下且在所述沟道结构中的漏区。
12.一种半导体装置的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成绝缘层；以及
在所述绝缘层上形成沟道结构；
其中，所述沟道结构包括：鳍式半导体层沟道和位于所述鳍式半导体层沟道上的二维半导体层沟道。
13.根据权利要求12所述半导体装置的制造方法，其特征在于，在所述绝缘层上形成沟道结构的步骤包括：
在所述绝缘层上形成鳍式半导体层沟道；以及
在所述鳍式半导体层沟道上沉积形成二维半导体层沟道。
14.根据权利要求12所述半导体装置的制造方法，其特征在于，还包括：
在所述沟道结构的一部分上形成栅极氧化物和栅极；
在所述栅极两边且在所述沟道结构上形成源极和漏极。
15.根据权利要求14所述半导体装置的制造方法，其特征在于，在所述沟道结构的一部分上形成栅极氧化物和栅极的步骤包括：
在所述沟道结构上形成第一氧化物，其中，所述第一氧化物的一部分作为栅极氧化物；
在所述栅极氧化物上形成栅极。
16.根据权利要求13至15任一所述半导体装置的制造方法，其特征在于，在所述鳍式半导体层沟道上沉积形成二维半导体层沟道之前，还包括：
在所述鳍式半导体层沟道上形成第二氧化物。
17.根据权利要求15所述半导体装置的制造方法，其特征在于，在所述栅极两边且在所述沟道结构上形成源极和漏极的步骤包括：
在所述第一氧化物上形成源极和漏极；
或者
刻蚀所述第一氧化物的至少一部分以暴露所述二维半导体层沟道的至少一部分，并且在至少被暴露的二维半导体层沟道上形成源极和漏极。
18.根据权利要求16所述半导体装置的制造方法，其特征在于，在所述沟道结构的一部分上形成栅极之前，还包括：
去除所述鳍式半导体层沟道两边且位于所述绝缘层上的第一氧化物的一部分、二维半导体层沟道的一部分以及第二氧化物的一部分。
19.根据权利要求16所述半导体装置的制造方法，其特征在于，在所述栅极两边且在所述沟道结构上形成源极和漏极之前，还包括：
以所述栅极为掩模，去除所述栅极两边被暴露的第一氧化物、二维半导体层沟道和第二氧化物。
20.根据权利要求14所述半导体装置的制造方法，其特征在于，在所述栅极两边且在所述沟道结构上形成源极和漏极之前，还包括：
在所述栅极两边形成间隔物。
21.根据权利要求20所述半导体装置的制造方法，其特征在于，在所述栅极两边形成间隔物之前，还包括：
以所述栅极为掩模，通过轻掺杂漏极注入工艺在所述沟道结构中形成源区和漏区。
22.根据权利要求13所述半导体装置的制造方法，其特征在于，在所述绝缘层上形成鳍式半导体层沟道的步骤包括：
通过化学气相沉积在所述绝缘层上沉积多晶半导体；
对所述多晶半导体执行离子注入形成N型阱区和/或P型阱区；
对所述多晶半导体执行激光退火形成类晶半导体；
通过光刻和干法刻蚀对所述类晶半导体执行鳍式图案化形成鳍式半导体层沟道。
CN201510336342.5A 2015-06-17 2015-06-17 一种半导体装置及其制造方法 Active CN106257687B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510336342.5A CN106257687B (zh) 2015-06-17 2015-06-17 一种半导体装置及其制造方法
US15/067,741 US9825133B2 (en) 2015-06-17 2016-03-11 Semiconductor device and related manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510336342.5A CN106257687B (zh) 2015-06-17 2015-06-17 一种半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN106257687A true CN106257687A (zh) 2016-12-28
CN106257687B CN106257687B (zh) 2020-02-28

Family

ID=57587013

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510336342.5A Active CN106257687B (zh) 2015-06-17 2015-06-17 一种半导体装置及其制造方法

Country Status (2)

Country Link
US (1) US9825133B2 (zh)
CN (1) CN106257687B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707605A (zh) * 2020-08-07 2021-11-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10648959B2 (en) * 2016-05-05 2020-05-12 University Of Southern California Black phosphorus gas sensor
US10510903B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Impact ionization semiconductor device and manufacturing method thereof
US10446694B2 (en) * 2017-06-13 2019-10-15 National Applied Research Laboratories Field-effect transistor structure having two-dimensional transition metal dichalcogenide
US10658470B2 (en) * 2017-11-14 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Device with doped phosphorene and method for doping phosphorene
CN109003902B (zh) * 2018-08-01 2021-07-27 中国科学院微电子研究所 一种半导体结构及其制备方法
US11519068B2 (en) * 2020-04-16 2022-12-06 Honda Motor Co., Ltd. Moisture governed growth method of atomic layer ribbons and nanoribbons of transition metal dichalcogenides
US11639546B2 (en) 2020-04-16 2023-05-02 Honda Motor Co., Ltd. Moisture governed growth method of atomic layer ribbons and nanoribbons of transition metal dichalcogenides
US11408073B2 (en) 2020-04-16 2022-08-09 Honda Motor Co., Ltd. Method for growth of atomic layer ribbons and nanoribbons of transition metal dichalcogenides
US12060642B2 (en) 2020-04-16 2024-08-13 Honda Motor Co., Ltd. Method for growth of atomic layer ribbons and nanoribbons of transition metal dichalcogenides

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183453A1 (en) * 2012-12-27 2014-07-03 Samsung Electronics Co., Ltd. Field effect transistor having double transition metal dichalcogenide channels
CN104192835A (zh) * 2014-09-12 2014-12-10 中国科学院上海微系统与信息技术研究所 一种石墨烯闪存存储器的制备方法
CN104425606A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 隧穿场效应晶体管及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US8405121B2 (en) * 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9490430B1 (en) * 2015-06-26 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183453A1 (en) * 2012-12-27 2014-07-03 Samsung Electronics Co., Ltd. Field effect transistor having double transition metal dichalcogenide channels
CN104425606A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 隧穿场效应晶体管及其形成方法
CN104192835A (zh) * 2014-09-12 2014-12-10 中国科学院上海微系统与信息技术研究所 一种石墨烯闪存存储器的制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707605A (zh) * 2020-08-07 2021-11-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US9825133B2 (en) 2017-11-21
US20160372553A1 (en) 2016-12-22
CN106257687B (zh) 2020-02-28

Similar Documents

Publication Publication Date Title
CN106257687A (zh) 一种半导体装置及其制造方法
KR101830782B1 (ko) 그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터
KR101920712B1 (ko) 튜너블 배리어를 구비한 그래핀 스위칭 소자
CN103779226B (zh) 准纳米线晶体管及其制造方法
US9318573B2 (en) Field effect transistor having germanium nanorod and method of manufacturing the same
TWI613830B (zh) 穿隧式場效電晶體及製造此種電晶體之方法
CN104465763A (zh) 非对称半导体器件
WO2017008331A1 (zh) Tft基板结构及其制作方法
US20140209863A1 (en) Semiconductor device and method for manufacturing the same
CN104658911A (zh) 源极和漏极上具有不同硅化物的纳米线mosfet
CN104157686B (zh) 一种环栅场效应晶体管及其制备方法
CN108122847A (zh) 半导体装置
KR20150089742A (ko) 튜너블 배리어를 구비한 그래핀 트랜지스터
US8999805B1 (en) Semiconductor device with reduced gate length
CN104009078A (zh) 无结晶体管及其制造方法
CN103855022A (zh) 鳍式场效应晶体管的形成方法
CN109473398A (zh) 半导体元件及其制造方法
KR102133208B1 (ko) 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법
CN104134697B (zh) 一种非对称肖特基源漏晶体管及其制备方法
CN104134701B (zh) 一种杂质分凝肖特基源漏器件及其制备方法
US8841728B2 (en) Semiconductor device and method of manufacturing the same
TWI475602B (zh) 一種雙重矽、鍺化物結構的製作方法
CN106684145A (zh) 具有漂移区的高压无结场效应器件及其形成方法
CN107564818B (zh) 半导体装置及其制造方法
CN104576381B (zh) 一种非对称超薄soimos晶体管结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant