CN104465763A - 非对称半导体器件 - Google Patents

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余宗兴
徐烨
刘佳雯
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Abstract

本文公开了一种半导体器件，包括：包括第一导电类型的第一类型区和包括第二导电类型的第二类型区。半导体器件包括在第一类型区和第二类型区之间延伸的沟道区。半导体器件包括围绕至少一部分沟道区的栅电极。栅电极的第一栅极边缘与第一类型区的第一类型区边缘间隔开第一距离，并且栅电极的第二栅极边缘与第二类型区的第二类型区边缘间隔开第二距离。第一距离小于第二距离。本发明包括非对称半导体器件。

Description

非对称半导体器件
技术领域
本发明涉及非对称半导体器件。
背景技术
在半导体器件中，当对器件的栅极施加足够的电压或偏压时，电流流过源极区和漏极区之间的沟道区。当电流流过沟道区时，通常认为器件处于“导通”状态，并且当电流不流过沟道区时，通常认为器件处于“截止”状态。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：第一类型区，包括第一导电类型；第二类型区，包括第二导电类型；沟道区，在所述第一类型区和所述第二类型区之间延伸；以及栅电极，围绕至少一部分所述沟道区，所述栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离，并且所述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离，其中，所述第一距离小于所述第二距离。
在上述半导体器件中，其中，所述第二距离介于约2nm至约7nm之间。
在上述半导体器件中，其中，所述第二距离介于约2nm至约7nm之间，其中，所述第一距离介于约0nm至约1nm之间。
在上述半导体器件中，其中，所述栅电极的栅极长度介于约5nm至约25nm之间。
在上述半导体器件中，其中，所述第一类型区包括源极区。
在上述半导体器件中，其中，所述第一类型区包括源极区，其中，所述第二类型区包括漏极区。
在上述半导体器件中，其中，所述第一类型区的第一导电类型包括n型材料。
在上述半导体器件中，其中，所述第一类型区的第一导电类型包括n型材料，其中，所述第二类型区的第二导电类型包括n型材料。
在上述半导体器件中，其中，所述第一类型区的第一导电类型包括p型材料。
在上述半导体器件中，其中，所述第一类型区的第一导电类型包括p型材料，其中，所述第二类型区的第二导电类型包括p型材料。
根据本发明的另一方面，还提供了一种半导体器件，包括：第一类型区，包括第一导电类型；第二类型区，包括第二导电类型；沟道区，在所述第一类型区和所述第二类型区之间延伸；以及栅电极，围绕至少一部分所述沟道区，所述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离，其中，所述第二距离为所述沟道区的沟道长度的约20％至约70％。
在上述半导体器件中，其中，所述沟道长度介于约5nm至约40nm之间。
在上述半导体器件中，其中，所述第二距离介于约2nm至约7nm之间。
在上述半导体器件中，其中，所述第二距离介于约2nm至约7nm之间，其中，所述栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离，所述第一距离介于约0nm至约1nm之间。
在上述半导体器件中，其中，所述沟道区的沟道长度在所述第一类型区的第一类型区边缘和漂移区之间测量。
在上述半导体器件中，其中，所述第一类型区包括源极区。
在上述半导体器件中，其中，所述第一类型区包括源极区，其中，所述第二类型区包括漏极区。
根据本发明的又一方面，还提供了一种形成半导体器件的方法，所述方法包括：形成包括第一导电类型的第一类型区；形成包括第二导电类型的第二类型区；在所述第一类型区和所述第二类型区之间形成沟道区；以及形成围绕至少一部分所述沟道区的栅电极，所述栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离，并且所述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离，其中，所述第一距离小于所述第二距离。
在上述方法中，包括：在阱区内形成所述第一类型区或所述第二类型区中的至少一个。
在上述方法中，包括：形成栅电极从而使所述第二距离为所述沟道区的沟道长度的约20％至约70％。
提供发明内容以简化的形式介绍本发明所选择的概念，本发明所选择的概念将在下文中进一步详细描述。本发明内容并不旨在是所要求保护的主题的广泛性概述、识别所要求保护的主题的关键因素或基本特征，本发明内容也不旨在用于限制要求保护主题的范围。
本发明提供了用于形成半导体器件的一种或多种技术和形成的结构。
下文的说明书和附图阐述了特定的示例性方面和实施方式。这些是多种方式中的少数方式的表述，其中采用了一个或多个方面。当结合附图详细地阅读了说明书之后，本发明的其他方面、优势和/或新的特征根据以下详细描述将是容易想到的。
附图说明
当结合参考附图进行阅读时，根据下文的详细描述可以更好地理解本发明的各个方面。应该理解，无需按比例绘出附图的元件和/或结构。因此，为了清楚的讨论，各个部件的尺寸可以任意地增大或缩小。
图1根据实施例示出了半导体器件的一部分；
图2根据实施例示出了半导体器件的一部分；
图3根据实施例示出了半导体器件的一部分；
图4根据实施例示出了半导体器件的一部分；
图5根据实施例示出了形成栅极介电层和栅电极，其中栅极介电层和栅电极与形成半导体器件相关；
图6根据实施例示出了半导体器件的一部分；
图7根据实施例示出了半导体器件的一部分；
图8根据实施例示出了半导体器件的一部分；
图9根据实施例示出了半导体器件的一部分；
图10根据实施例示出了半导体器件的一部分；
图11根据实施例示出了半导体器件的一部分；
图12根据实施例示出了形成第二类型区，其中第二类型区与形成半导体器件相关；
图13根据实施例示出了形成第一类型区接触件、第二类型区接触件和栅极接触件，其中第一类型区接触件、第二类型区接触件和栅极接触件与形成半导体器件相关；
图14根据实施例示出了半导体器件的一部分；
图15根据实施例示出了半导体器件；
图16根据实施例示出了半导体器件；以及
图17根据实施例示出了形成半导体器件的方法。
具体实施方式
现在参考附图描述要求保护的主题，其中在通篇描述中，相似的参考标号通常用于表示相似的元件。在接下来的描述中，为了说明的目的，阐述多个具体细节以提供对要求保护主题的理解。但是，很明显，在没有这类具体细节的情况下也可以实施要求保护的主题。在其他实例中，为便于描述要求保护的主题，以框图的形式示出了结构和器件。
本文提供了用于形成半导体器件的一种或多种技术，以及由此形成的半导体器件。
图1是根据一些实施例的示出了半导体器件100的截面图。在实施例中，在阱区102上形成半导体器件100。根据一些实施例，阱区102包括第一导电类型。在一些实施例中，第一导电类型包括n型，从而使得阱区102包括n阱。在一些实施例中，阱区102的第一导电类型包括p型，从而使得阱区102包括p阱。根据一些实施例，在衬底区(未示出)内形成阱区102。衬底区包括多种半导体材料，诸如，例如单独的硅、多晶硅、锗等或它们的组合。根据一些实施例，衬底区包括外延层、绝缘体上硅(SOI)衬底等。根据一些实施例，衬底区包括外延层、晶圆、由晶圆形成的管芯等。
在实施例中，半导体器件100包括第一类型区104。根据一些实施例，第一类型区104设置在阱区102内。在实施例中，第一类型区104被注入至阱区102中。在实施例中，第一类型区104包括第一导电类型。在一些实施例中，第一类型区104的第一导电类型包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)或它们的组合。在一些实施例中，第一类型区104的第一导电类型包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。根据一些实施例，第一类型区104包括源极区。根据一些实施例，第一类型区104包括漏极区。在一些实施例中，阱区102和第一类型区104包括不同的导电类型。在一些实施例中，阱区102包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)或它们的组合，并且第一类型区104包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。在一些实施例中，阱区102包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合，并且第一类型区104包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)或它们的组合。
根据一些实施例，半导体器件100包括在第一端112和第二端114之间延伸的沟道区110。例如，沟道区110包括多种材料，诸如单独的硅、多晶硅、锗、SiGe、III族至V族半导体(GaAs、InAs、InGaAs等)等或它们的组合。在一些实施例中，沟道区110从第一类型区104伸出。例如，通过多种方式(诸如通过沉积、外延生长、蚀刻等)形成沟道区110。在一些实施例中，沟道区110包括p型材料、p+型材料、p++型材料等。在一些实施例中，沟道区110包括n型材料、n+型材料、n++型材料等。在实施例中，沟道区110包括纳米线，诸如垂直纳米线等。
根据一些实施例，在沟道区110上方形成掩模区120。掩模区120包括多种材料，包括单独的氧化硅、氮化硅等或它们的组合。在一些实施例中，掩模区120延伸跨过沟道区110的第二端114。
现在转到图2，在实施例中，在阱区102、第一类型区104、沟道区110和掩模区120上方形成第一介电区200。例如，通过诸如沉积、化学汽相沉积(CVD)、旋涂或其他合适的方法的多种方式形成第一介电区200。第一介电区200包括多种材料，例如，包括单独的氧化物、二氧化硅、氮化硅、氮氧化硅等或它们的组合。在一些实施例中，诸如通过化学机械抛光(CMP)工艺平坦化第一介电区200的顶面202。在实施例中，第一介电区200的顶面202与掩模区120的顶面204基本上共平面。
根据一些实施例，掺杂剂从第一类型区104至少部分地扩散至沟道区110的第一端112内。在一些实施例中，第一类型区104的扩散部分220形成为从第一类型区104延伸至沟道区110内。在实施例中，第一类型区104的扩散部分220包括第一导电类型。在一些实施例中，第一类型区104的扩散部分220包括第一类型区边缘250。
现在转到图3，在实施例中，图案化第一介电区200。在一些实施例中，通过蚀刻图案化第一介电区200。根据一些实施例，将第一介电区200图案化为第一高度300。在一些实施例中，第一介电区200的第一高度300基本上与第一类型区104的扩散部分220的第二高度302相匹配。在实施例中，第一介电区200的顶面310与第一类型区104的第一类型区边缘205基本上共平面。
现在转到图4，在实施例中，在沟道区110、掩模区120和第一介电区200上方形成栅极介电层400。例如，通过多种方式形成栅极介电层400，诸如通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)或其他合适的技术。栅极介电层400包括多种材料，在一些实施例中，这些材料包括单独的高k介电材料、氧化物、二氧化硅等或它们的组合。根据一些实施例，栅极介电层400包括具有中等介电常数的标准介电材料，诸如SiO2。
现在转到图5，在实施例中，图案化栅极介电层400。在一些实施例中，图案化栅极介电层400，从而使栅极介电层400不覆盖第一介电区200。在实施例中，图案化栅极介电层400，从而使栅极介电层400的第一端402的位置邻近第一类型区边缘250。在实施例中，栅极介电层400的第二端404的位置邻近沟道区110的相对侧上的第一类型区边缘250。在实施例中，栅极介电层400覆盖沟道区110和掩模区120。
根据一些实施例，在第一介电区200和栅极介电层400上方形成栅电极500。例如，通过多种方式形成栅电极500，诸如通过沉积、原子层沉积(ALD)等。在一些实施例中，栅电极500包括导电材料，诸如单独的铝、铜、TiN、TaN、TaC、多晶硅等或它们的组合。在一些实施例中，栅极介电层400未被图案化，而是在形成栅电极500之前完整地保留栅极介电层400。
现在转到图6，在实施例中，在栅电极500上方形成第二介电区600。例如，通过多种方式形成第二介电区600，诸如通过沉积、化学汽相沉积(CVD)或其他合适的方法。第二介电区600包括多种材料，例如，包括单独的氧化物、二氧化硅、氮化硅、氮氧化硅等或它们的组合。在实施例中，使用诸如化学机械抛光(CMP)的工艺来平坦化第二介电区600。
现在转到图7，在一些实施例中，诸如通过蚀刻去除栅极介电层400、栅电极500和第二介电区600的一部分。根据一些实施例，栅极介电层400的顶面610、栅电极500的顶面620和第二介电区600的顶面630是基本上共平面的。根据一些实施例，在去除栅极介电层400、栅电极500和第二介电区600的一部分之后，顶面610、620、630与限定在沟道区110的第二端114处的第二端沟道表面640基本上共平面。在一些实施例中，在去除栅极介电层400、栅电极500和第二介电区600的一部分之后，在栅极介电层400、栅电极500和第二介电区600之上暴露出掩模区120。
现在转到图8，在一些实施例中，诸如通过蚀刻去除第二介电区600以及部分栅极介电层400和部分栅电极500。根据一些实施例，平坦化栅电极500的顶面800和栅极介电层400的顶面802。
现在转到图9，在一些实施例中，诸如通过蚀刻去除了栅电极500的第一部分900(在图8中示出)。根据一些实施例，第一部分900位于沟道区110的第一侧902上。在一些实施例中，在去除第一部分900之后，第一栅极部分910位于沟道区110的第一侧902上，并且第二栅极部分920位于沟道区110的第二侧904上。根据一些实施例，栅电极500围绕沟道区110(在图14中示出)，从而使半导体器件100包括全环栅结构。
图10示出了第一介电区200的形成，或者，相当于在现有的第一介电区200(在图9中示出)和栅电极500之上形成额外的第一介电材料。在实施例中，在栅电极500的第一栅极部分910和第二栅极部分920的顶部上以及栅极介电层400的上方形成第一介电区200。在一些实施例中，第一介电区200的顶面202与掩模区120的顶面204基本上共平面。
转到图11，在实施例中，在第一介电区200中形成开口1100。在一些实施例中，通过去除掩模区120来形成开口1100。例如，以多种方式(诸如通过蚀刻)去除掩模区120。根据一些实施例，开口1100形成为到达沟道区110的第二端114处的第二端沟道表面640。在一些实施例中，开口1100形成为使得限定开口1100的侧壁1102与沟道区110的侧部1110处于同一直线上并且位于沟道区110的侧部1110之上。
现在转到图12，在一些实施例中，形成第二类型区1200。通过多种方式形成第二类型区1200。根据一些实施例，通过掺杂沟道区110的第二端114来形成第二类型区1200。根据一些实施例，第二类型区1200包括第二导电类型。在一些实施例中，第二类型区1200的第二导电类型包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)或它们的组合。在一些实施例中，第二类型区1200的第二导电类型包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。根据一些实施例，第二类型区1200包括源极区。在实施例中，使用注入、等离子体掺杂、掺杂的硅化物的沉积或任何其他方法来实现第二类型区1200的掺杂。在实施例中，使用掺杂外延或选择性外延形成第二类型区1200。根据一些实施例，第二类型区1200包括漏极区。
根据一些实施例，第一类型区104的第一导电类型与第二类型区1200的第二导电类型基本相似。在实施例中，第一类型区104的第一导电类型与第二类型区1200的第二导电类型均包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)或它们的组合。在实施例中，第一类型区104的第一导电类型与第二类型区1200的第二导电类型均包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。
在一些实施例中，在形成第二类型区1200之后，在沟道区110和第二类型区1200之间存在漂移区1201。根据一些实施例，漂移区1201包括的材料或组分与沟道区110的材料或组分相似。在实施例中，漂移区1201在沟道区110和第二类型区1200之间延伸。
在一些实施例中，沟道区110在第一类型区104和第二类型区1200之间延伸，并且基本上被栅电极500围绕。在实施例中，在第一类型区104的第一类型区边缘250和漂移区1201之间测量沟道区110的沟道长度1210。根据一些实施例，沟道区110的沟道长度1210在约5nm至约40nm之间。
根据一些实施例，栅电极500在第一栅极边缘1230和第二栅极边缘1232之间延伸。在实施例中，栅电极500包括在第一栅极边缘1230和第二栅极边缘1232之间测量的栅极长度1234。在实施例中，栅电极500的栅极长度1234在约5nm至与25nm之间。在一些实施例中，栅电极500的栅极长度1234与沟道区110的沟道长度1210基本上相匹配。
根据一些实施例，栅电极500与第一类型区104间隔开。在一些实施例中，栅电极500的第一栅极边缘1230与第一类型区104的第一类型区边缘250间隔开第一距离1231。在一些实施例中，第一距离1231介于0nm至约3nm之间。如图12所示，在实施例中，第一栅极边缘1230与第一类型区边缘250基本上共平面并且未间隔开，从而使第一距离1231为约0nm。在一些实施例中，未在图12中示出，栅电极500与第一类型区104的扩散部分200的至少一些重叠，从而使栅电极500的第一栅极边缘1230与第一类型区边缘不共平面，而是位于第一类型区边缘250下面。
根据一些实施例，栅电极500与第二类型区1200间隔开。在一些实施例中，栅电极500的第二电极边缘1232与第二类型区1200的第二类型区边缘1220间隔开第二距离1240。在一些实施例中，第二距离1240介于约2nm至约7nm之间。在一些实施例中，第二距离1240为沟道区110的沟道长度1210的约20％至约70％。根据一些实施例，第一距离1231小于第二距离1240。根据一些实施例，第二距离1240与漂移区1201的长度基本匹配。
现在转到图13，根据一些实施例，图案化第一介电区200以形成用于第一类型区接触件1300、第二类型区接触件1302和栅极接触件1304的多个开口。在实施例中，第一类型区接触件1300、第二类型区接触件1302和栅极接触件1304包括导电材料。在一些实施例中，第一类型区接触件1300形成为接触第一类型区104。在一些实施例中，第二类型区接触件1302形成为接触第二类型区1200。在一些实施例中，栅极接触件1304形成为接触栅电极500。根据一些实施例，当对栅极接触件1304施加足够的电压(Vg)时，电流将流过第一类型区104和第二类型区1200之间的沟道区110，从而位于第一类型区接触件1300和第二类型区接触件1302之间。
图14是半导体器件100的实施例的透视图，但在其中，除了扩散部分220外，并未示出阱区102、第一介电区200、第一类型区接触件1300、第二类型区接触件1302、栅极接触件1304和第一类型区104。
在实施例中，栅电极500围绕至少一些沟道区110。在一些实施例中，栅电极500包括栅极长度1234，并且因此，围绕与栅极长度1234相对应的沟道区110的长度。在一些实施例中，栅极介电层400也围绕沟道区110，并且具有与栅极长度1234相对应的长度。在一些实施例中，栅电极500的第二栅极边缘1232与第二类型区1200的第二类型区边缘1220间隔开第二距离1240。根据一些实施例，第一距离1231小于第二距离1240。因此，在一些实施例中，栅电极500更接近第一类型区104(示出为第一类型区104的扩散部分220)或第二类型区1200中的一个，从而使半导体器件100包括非对称半导体器件。
图15示出了第二示例性半导体器件1500。根据一些实施例，在衬底区1502上形成第二半导体器件1500。例如，衬底区1502包括多种材料，诸如单独的硅、多晶硅、锗、III族至V族合金半导体(诸如GaAs、InAs、InGaAs等)或它们的组合。根据一些实施例，衬底区1502包括外延层、晶圆、由晶圆形成的管芯等。
根据一些实施例，第二半导体器件1500包括FinFET器件。在实施例中，第二半导体器件1500包括形成于衬底区1502上的鳍1504。在一些实例中，沟道区1510包括在鳍1504的一部分内。在一些实施例中，沟道区1510包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、铟、镓等)或它们的组合。在一些实施例中，沟道区1510包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。
根据一些实施例，第二半导体器件1500包括形成于衬底区1502上的第一类型区1520。根据一些实施例，第一类型区1520包括鳍1504的第一部分。在一些实施例中，第一类型区1520位于沟道区1510的第一侧上。在一些实施例中，第一类型区1520包括第一导电类型。在一些实施例中，第一类型区1520的第一导电类型包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、铟、镓等)或它们的组合。在一些实施例中，第一类型区1520的第一导电类型包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。根据一些实施例，第一类型区1520包括源极区。根据一些实施例，第一类型区1520包括漏极区。
在一些实施例中，第二半导体器件1500包括存在于衬底区1502上的漂移区1511。根据一些实施例，漂移区1511在沟道区1510和第二类型区1530之间延伸。根据一些实施例中，漂移区1511包括的材料或组分与沟道区1510的材料或组分类似。
根据一些实施例，第二半导体器件1500包括形成于衬底区1502上的第二类型区1530。根据一些实施例，第二类型区1530包括鳍1504的第二部分，在一些实施例中，第二类型区1530位于与沟道区1510的第一侧相对的沟道区1510的第二侧上。根据一些实施例，沟道区1510在第一类型区1520和第二类型区1530之间延伸，漂移区1511在沟道区1510和第二类型区1530之间延伸。在一些实施例中，第二类型区1530包括第二导电类型。在一些实施例中，第二类型区1530的第二导电类型包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、铟、镓等)或它们的组合。在一些实施例中，第二类型区1530的第二导电类型包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。根据一些实施例，第二类型区1530包括源极区。根据一些实施例，第二类型区1530包括漏极区。
根据一些实施例，第一类型区1520的第一导电类型与第二类型区1530的第二导电类型基本相似。在实施例中，第一类型区1520的第一导电类型和第二类型区1530的第二导电类型包括单独的p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)或它们的组合。在实施例中，第一类型区1520的第一导电类型和第二类型区1530的第二导电类型包括单独的n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)或它们的组合。
根据一些实施例，第二半导体器件1500包括围绕至少一些沟道区1510的栅电极1540。尽管未示出，但在一些实施例中，半导体器件1500也包括设置在沟道区1510和栅电极1540之间的栅极介电层以使沟道区1510与栅极介电层电隔离。通过任何合适的方法使用具有任何合适的介电常数的任何合适的材料形成栅极介电层。例如，通过多种方式形成栅电极1540，诸如通过沉积、外延生长等。在一些实施例中，栅电极1540包括导电材料，诸如单独的铝、多晶硅、TiN、TaC、TaN等或它们的组合。
根据一些实施例，栅电极1540在第一栅极边缘1550和第二栅极边缘1552之间延伸。在实施例中，栅电极1540包括在第一栅极边缘1550和第二栅极边缘1552之间测量的栅极长度1554。在实施例中，栅电极1540的栅极长度1554在约5nm至约25nm之间。
根据一些实施例，栅电极1540与第一类型区1520间隔开。在一些实施例中，栅电极1540的第一栅极边缘1550与第一类型区1520的第一类型区边缘1562间隔开第一距离1560。在一些实施例中，第一距离1560介于0nm至约1nm之间。如图15所示，在实施例中，第一栅极边缘1550基本上邻近第一类型区边缘1562并且并不与第一类型区边缘1562间隔开，从而使第一距离1560为约0nm。
根据一些实施例，栅电极1540与第二类型区1530间隔开。根据一些实施例，第二栅极边缘1552与第二类型区1530的第二类型区边缘1572间隔开第二距离1570。在一些实施例中，第二距离1570在约2nm至约7nm之间。在一些实施例中，第二距离1570为沟道区1510的沟道长度1580的约20％至约70％。根据一些实施例，第一距离1560小于第二距离1570。根据一些实施例，第二距离1570与漂移区1511的长度基本上相匹配。
在一些实施例中，沟道区1510的沟道长度1580介于约20nm至约40nm之间。在实施例中，在第一类型区1520的第一类型区边缘1562和漂移区1511之间测量沟道区1510的沟道长度1580。在一些实施例中，栅电极1540的栅极长度1554与沟道区1510的沟道长度1580基本上相匹配。
图16示出了第三示例性半导体器件1600。根据一些实施例，第三半导体器件1600包括沟道区1510、第一类型区1520、第二类型区1530、栅极介电层和栅电极1540。在一些实施例中，第三半导体器件1600形成于衬底区1620上。根据一些实施例，衬底区1602包括绝缘体上硅(SOI)结构。在实施例中，衬底区1602包括绝缘层1604。绝缘层1604包括多种材料，包括氧化物、SiO2等。在一些实施例中，绝缘层1604形成于衬底层1606上。衬底层1606包括多种材料，包括单独的硅、多晶硅、锗等或它们的组合。
根据一些实施例，由于与其他类型区相比，栅电极500、1540到第一类型区104、1520或第二类型区1200、1530中的一个的距离较短，因此半导体器件100、1500、1600是非对称的。在一些实施例中，与对称器件相比，半导体器件100、1500、1600表现出通过沟道区110、1510的减小的短沟道效应。此外，在一些实施例中，半导体器件100、1500、1600表现出穿过沟道区110、1510的驱动电流等于或大于对称器件中的驱动电流。
图17根据一些实施例示出了形成诸如半导体器件100、1500、1600的半导体器件的示例性方法1700。在步骤1702中，形成包括第一导电类型的第一类型区104、1520。在步骤1704中，形成包括第二导电类型的第二类型区1200、1530。在步骤1706中，在第一类型区104、1520和第二类型区1200、1530之间形成沟道区110、1510。在步骤1708中，形成围绕至少一些沟道区110、1510的栅电极500、1540，栅电极500、1540的第一栅极边缘1230、1550与第一类型区104、1520的第一类型区边缘250、1562间隔开第一距离1231、1560，并且栅电极500、1540的第二栅极边缘1232、1552与第二类型区1200、1530的第二类型区边缘1220、1572间隔开第二距离1240、1570，其中，第一距离1231、1560小于第二距离1240、1570。
在实施例中，一种半导体器件包括：包括第一导电类型的第一类型区和包括第二导电类型的第二类型区。在实施例中，半导体器件包括在第一类型区和第二类型区之间延伸的沟道区。在实施例中，半导体器件包括围绕至少一部分沟道区的栅电极。在实施例中，栅电极的第一栅极边缘与第一类型区的第一类型区边缘间隔开第一距离，并且栅电极的第二栅极边缘与第二类型区的第二类型区边缘间隔开第二距离。在实施例中，第一距离小于第二距离。
在实施例中，一种半导体器件包括：包括第一导电类型的第一类型区和包括第二导电类型的第二类型区。在实施例中，半导体器件包括在第一类型区和第二类型区之间延伸的沟道区。在实施例中，半导体器件包括围绕至少一部分沟道区的栅电极。在实施例中，栅电极的第二栅极边缘与第二类型区的第二类型区边缘间隔开第二距离。在一些实施例中，第二距离为沟道区的沟道长度的约20％至约70％。
在实施例中，一种形成半导体器件的方法包括：形成包括第一导电类型的第一类型区。在实施例中，该方法包括形成包括第二导电类型的第二类型区。在实施例中，该方法包括在第一类型区和第二类型区之间形成沟道区。在实施例中，该方法包括形成围绕至少一部分沟道区的栅电极。在实施例中，栅电极的第一栅极边缘与第一类型区的第一类型区边缘间隔开第一距离，并且栅电极的第二栅极边缘与第二类型区的第二类型区边缘间隔开第二距离。在实施例中，第一距离小于第二距离。
尽管已经用针对结构特征或方法行为的语言描述了主题，但应该理解，附加权利要求的主题不必限制于以上描述的特定特征和行为。相反，公开以上描述的特定特征和行为以作为实施至少一些权利要求的示例性形式。
本文中提供了实施例的各种操作。描述的一些操作或所有操作的顺序不应当解释为隐含这些操作必须为顺序依赖性的。可选的顺序将被认为具有本发明的优势。此外，应该理解，不是本文中提供的每一个实施例中都具有所有的操作。此外，应该理解在一些实施例中并不需要全部操作。
应该理解，本文中所描述的层、区域、部件、元件等被示出为相对于其他层、区域、部件、元件等具有特定的尺寸(诸如，结构尺寸或方向)，例如，在一些实施例中，为了简化和易于理解的目的，本文中所描述的层、区域、部件、元件的实际尺寸基本不同于本文中所示的尺寸。此外，例如，存在用于形成本文中提及的层、区域、部件，元件等的各种技术，诸如注入技术、掺杂技术、旋涂技术、溅射技术、生长技术(诸如热生长)和/或沉积技术(诸如化学汽相沉积(CVD))。
另外，本文中使用的“示例性的”意为用作实例、事例、说明等，并且并不必须是有利的。如本申请中所使用的，“或”意指包含性的“或”而不是排除性的“或”。此外，除非详细说明或在上下文中清楚地直接表示为单数形式，否则在本申请和所附权利要求中所使用的“一”或“一个”通常解释为表示“一个或多个”。此外，A和B等中至少一个等通常意为A或B或者A和B这两者。此外，在一定程度上使用“包括”、“具有”、“有”、“用”或它们的变体，这些术语以类似于“包括”的方式意为包含性的。此外，除非详细说明，否则“第一”、“第二”等并不用于暗示时间方面、空间方面、时序等。相反，这类术语仅用于部件、元件、项目等的标示、命名等。例如，第一区域和第二区域通常对应于区域A和区域B或两个不同的或两个完全相同类型的区域或同一类型的区域。
此外，尽管相对于一种或多种实现方式示出和描述了本发明，但本领域普通技术人员基于对说明书和附图的阅读和理解可以对本发明进行等同的变化或修改。本发明包括所有这样的修改或变化，并且仅由所附权利要求的范围来限定。除非特别说明，特别是对于通过上文描述的部件(例如元件、源件等)实施的各种功能，用于描述这些部件的术语意指对应于能够实现描述的部件的特定功能(例如，功能的等同)的任何部件，即使与本发明公开的结构不结构等同。另外，可以相对于多个实施例中的仅一个实施例描述本发明的特定的部件，这类部件可以根据期望地与其他实施例的一个或多个其他部件进行组合，并且这些部件可以有利地用于任何给定的或特定的应用。

Claims (10)

1.一种半导体器件，包括：
第一类型区，包括第一导电类型；
第二类型区，包括第二导电类型；
沟道区，在所述第一类型区和所述第二类型区之间延伸；以及
栅电极，围绕至少一部分所述沟道区，所述栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离，并且所述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离，其中，所述第一距离小于所述第二距离。
2.根据权利要求1所述的半导体器件，其中，所述第二距离介于约2nm至约7nm之间。
3.根据权利要求2所述的半导体器件，其中，所述第一距离介于约0nm至约1nm之间。
4.根据权利要求1所述的半导体器件，其中，所述栅电极的栅极长度介于约5nm至约25nm之间。
5.根据权利要求1所述的半导体器件，其中，所述第一类型区包括源极区。
6.根据权利要求5所述的半导体器件，其中，所述第二类型区包括漏极区。
7.根据权利要求1所述的半导体器件，其中，所述第一类型区的第一导电类型包括n型材料。
8.根据权利要求7所述的半导体器件，其中，所述第二类型区的第二导电类型包括n型材料。
9.一种半导体器件，包括：
第一类型区，包括第一导电类型；
第二类型区，包括第二导电类型；
沟道区，在所述第一类型区和所述第二类型区之间延伸；以及
栅电极，围绕至少一部分所述沟道区，所述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离，其中，所述第二距离为所述沟道区的沟道长度的约20％至约70％。
10.一种形成半导体器件的方法，所述方法包括：
形成包括第一导电类型的第一类型区；
形成包括第二导电类型的第二类型区；
在所述第一类型区和所述第二类型区之间形成沟道区；以及
形成围绕至少一部分所述沟道区的栅电极，所述栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离，并且所述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离，其中，所述第一距离小于所述第二距离。
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