CN102637738A - 高压多栅极元件及其制造方法 - Google Patents
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Abstract
本发明提出一种高压多栅极元件及其制造方法。该高压多栅极元件包含：具有第一导电型杂质掺杂的半导体鳍板；覆盖部分半导体鳍板侧壁的介电层；覆盖该介电层的栅极；形成于该半导体鳍板中或与该半导体鳍板耦接的漏极，其具有第二导电型杂质掺杂；形成于该半导体鳍板中或与该半导体鳍板耦接的源极，其具有第二导电型杂质掺杂，且源极与漏极位于栅极的不同侧；以及具有第二导电型杂质掺杂的漂移区或井区，形成于半导体鳍板中，分隔并耦接于该漏极与栅极之间。
Description
技术领域
本发明涉及一种高压多栅极元件及其制造方法。
背景技术
图1-3显示三种高压元件的剖面示意图。请参照图1，显示一种双扩散金属氧化半导体(double diffused metal oxide semiconductor，DMOS元件的剖面示意图，其结构如下。于P型硅基板11中形成绝缘结构12以定义第一元件区100，绝缘结构12例如为区域氧化(local oxidation ofsilicon，LOCOS)结构。于基板11上，形成N型井区17；于第一元件区100中，形成栅极13、源极14、漏极15、与本体区16。图2显示一种横向双扩散金属氧化半导体(lateral double diffused metal oxidesemiconductor，LDMOS)元件的剖面示意图，其结构如下。于P型硅基板11中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如为LOCOS结构。于基板11上，形成栅极13；于第一元件区100中，形成源极14；于第二元件区200中，形成漏极15；N型漂移区18形成于漏极15外围，以隔开源极14与漏极15。图3显示一种双扩散漏极金属氧化半导体(double diffused drain metal oxidesemiconductor，DDDMOS)元件的剖面示意图，其结构如下。于P型硅基板11中形成绝缘结构12以定义第一元件区100，绝缘结构12例如为LOCOS结构。于第一元件区100中，形成栅极13、源极14、漏极15、与N型漂移区18。
以上三种高压元件，在栅极的控制上，也就是在导通与不导通的元件特性上，需要更好的设计来降低导通阻值并减小漏电流。
有鉴于此，本发明即针对上述现有技术的不足，提出一种高压多栅极元件及其制造方法，可改善元件的特性，增加元件的应用范围。
发明内容
本发明目的在于克服现有技术的不足与缺陷，提出一种高压多栅极元件及其制造方法。
为达上述目的，本发明提供了一种高压多栅极元件，包含：一半导体鳍板，其具有第一导电型杂质掺杂；一介电层，覆盖部分该半导体鳍板侧壁；一栅极，覆盖该介电层；一漏极，形成于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂；一源极，形成于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂，且该源极与漏极位于该栅极的不同侧；以及一具有第二导电型杂质掺杂的漂移区或井区，形成于该半导体鳍板中，分隔并耦接于该漏极与栅极之间。
就另一观点，本发明也提供了一种高压多栅极元件制造方法，包含：形成一具有第一导电型杂质掺杂的半导体鳍板；形成一介电层，覆盖部分该半导体鳍板侧壁；形成一栅极，覆盖该介电层；形成一漏极于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂；形成一源极于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂，且该源极与漏极位于该栅极的不同侧；以及形成一具有第二导电型杂质掺杂的漂移区或井区于该半导体鳍板中，分隔并分别耦接该漏极与栅极。
上述高压多栅极元件可为平面型或垂直型元件，亦即其源极与漏极可设置于同一平面或不同平面上。
上述高压多栅极元件可为对称或非对称型元件；在对称型元件的情况下，该高压多栅极元件更包含一第二导电型漂移区，形成于该半导体鳍板中，分隔该源极与栅极。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1-3显示三种高压元件的剖面示意图；
图4A-4F，显示本发明的第一个实施例；
图5A与5B显示本发明的第二个实施例；
图6A与6B显示本发明的第三个实施例；
图7A与7B显示本发明的第四个实施例；
图8A与8B显示本发明的第五个实施例；
图9A与9B显示本发明的第六个实施例；
图10A与10B显示本发明的第七个实施例；
图11显示本发明的第八个实施例。
图中符号说明
11 基板
12 绝缘结构
13 栅极
14 源极
15 漏极
16 本体区
17 N型井区
18 漂移区
21 第一基板
22 半导体鳍板
23 栅极
231 介电层
232，233 栅极板
234，235 栅极板
24 源极
25 漏极
26 本体区
27 第二导电型井区
28 漂移区
100 第一元件区
200 第二元件区
具体实施方式
本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参阅图4A-4F，显示本发明的第一个实施例，图4A显示高压多栅极DMOS元件的立体示意图。图4B显示在图4A中，AA’剖线的剖视示意图。请同时参阅图4C-4F，显示高压多栅极DMOS元件的制造流程。如图4C所示，首先提供基板21，基板21例如为SOI(硅绝缘，Silicon On Insulator)基板或硅基板，并于基板21上形成半导体鳍板22，其具有第一导电型杂质掺杂，例如但不限于为P型杂质掺杂。图4D显示于半导体鳍板22中，掺杂第二导电型杂质，例如但不限于为N型杂质，而形成第二导电型井区27。
接下来请参阅图4E。于基板21上，形成介电层231与栅极23，介电层231覆盖部分半导体鳍板22侧壁；而栅极23覆盖介电层231。接下来请参阅图4F，通过微影技术与栅极23的屏蔽，并以离子植入技术，将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体区26。再接下来通过微影技术与栅极23的屏蔽，并以离子植入技术，将第二导电型杂质，例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成源极24与漏极25。其中，第二导电型井区27分隔并分别耦接漏极25与栅极23，以于元件导通时于其中形成通道；本体区26用以分隔源极24与栅极23，并包覆源极24。如此，就制成了高压多栅极DMOS元件，其在元件特性上比图1所示的传统元件更佳。
图5A与5B显示本发明的第二个实施例，图5A显示高压多栅极LDMOS元件的立体示意图。图5B显示在图5A中，BB’剖线的剖视示意图。与第一个实施例不同的是，半导体鳍板22中没有第二导电型井区27，也没有本体区26；而是在半导体鳍板22中，形成第二导电型漂移区28，分隔源极24与栅极23；以及绝缘结构29，部分或全部于栅极23包覆范围内。本实施例的高压多栅极LDMOS元件，其元件特性比图2所示的传统元件更佳。
图6A与6B显示本发明的第三个实施例，本实施例与第二个实施例相似，但应用本发明于高压多栅极DDDMOS元件中。图6A显示高压多栅极DDDMOS元件的立体示意图。图6B显示在图6A中，CC’剖线的剖视示意图。与第二个实施例不同的是，半导体鳍板22中没有绝缘结构29，但与第二个实施例一样，都具有第二导电型漂移区28。
图7A与7B显示本发明的第四个实施例，本实施例与第三个实施例相似，但应用本发明于对称高压多栅极DDDMOS元件中。图7A显示对称高压多栅极DDDMOS元件的立体示意图。图7B显示在图7A中，DD’剖线的剖视示意图。与第三个实施例不同的是，半导体鳍板22中多了一个第二导电型漂移区28，分隔并分别耦接源极24与栅极23。
图8A与8B显示本发明的第五个实施例，本实施例与第三个实施例相似，但应用本发明于平面高压双栅极DDDMOS元件中。图8A显示平面高压双栅极DDDMOS元件的立体示意图。图8B显示在图8A中，EE’剖线的剖视示意图。与第三个实施例不同的是，栅极23在半导体鳍板22的上下方形成两栅极板232与233，而非如第三个实施例中，主要为半导体鳍板22前后的栅极板。另外，半导体鳍板22与基板21间，形成基板31以支撑半导体鳍板22。
图9A与9B显示本发明的第六个实施例，本实施例与第三个实施例相似，但应用本发明于垂直高压双栅极DDDMOS元件中。图9A显示垂直高压双栅极DDDMOS元件的立体示意图。图9B显示在图9A中，FF’剖线的剖视示意图。与第三个实施例不同，本实施例的源极24与漏极25如图所示不在同一平面上，并且栅极23在半导体鳍板22的上下方形成两栅极板232与233，而非如第三个实施例中，主要为半导体鳍板22前后的栅极板。
以上第三至六实施例的DDDMOS元件，其元件特性比图3所示的传统元件更佳。
图10A与10B显示本发明的第七个实施例。图10A显示高压多栅极DMOS元件的立体示意图。图10B显示在图10A中，GG’剖线的剖视示意图。本实施例与第一个实施例相似，不同的是，此DMOS元件的源极24与漏极25不在半导体鳍板22中，而是与半导体鳍板22连接。
图11显示本发明的第八个实施例。与第七个实施例不同的是，此DMOS元件中的栅极23包含多个分开的栅极板，例如但不限于如图11所示的两个栅极板234与235。本实施例旨在说明在高压多栅极元件结构中，栅极23包含多个分开的栅极板，并可以分开控制。
以上第七至八实施例的DMOS元件，其元件特性比图1所示的传统元件更佳。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如深井区等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术；再如，本发明亦可以应用于其它多栅极元件结构，例如具有圆筒状结构的栅极等。本发明的范围应涵盖上述及其它所有等效变化。
Claims (12)
1.一种高压多栅极元件，其特征在于，包含：
一半导体鳍板，其具有第一导电型杂质掺杂；
一介电层，覆盖部分该半导体鳍板侧壁；
一栅极，覆盖该介电层；
一漏极，形成于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂；
一源极，形成于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂，且该源极与漏极位于该栅极的不同侧；以及
一具有第二导电型杂质掺杂的漂移区或井区，形成于该半导体鳍板中，分隔并耦接于该漏极与栅极之间。
2.如权利要求1所述的高压多栅极元件，其中，还包含一本体区，具有第一导电型杂质掺杂，分隔该源极与该栅极，并包覆该源极。
3.如权利要求1所述的高压多栅极元件，其中，该栅极包括多个分开的栅极板。
4.如权利要求1所述的高压多栅极元件，其中，还包含一绝缘结构，形成于该半导体鳍板中，部分或全部于该栅极包覆范围内。
5.如权利要求1所述的高压多栅极元件，其中，还包含一第二导电型漂移区，形成于该半导体鳍板中，分隔该源极与栅极。
6.如权利要求1所述的高压多栅极元件，其中，该源极与漏极设置于同一平面或不同平面上。
7.一种高压多栅极元件制造方法，其特征在于，包含：
形成一具有第一导电型杂质掺杂的半导体鳍板；
形成一介电层，覆盖部分该半导体鳍板侧壁；
形成一栅极，覆盖该介电层；
形成一漏极于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂；
形成一源极于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂，且该源极与漏极位于该栅极的不同侧；以及
形成一具有第二导电型杂质掺杂的漂移区或井区于该半导体鳍板中，分隔并分别耦接该漏极与栅极。
8.如权利要求7所述的高压多栅极元件制造方法，其中，还包含形成一本体区，具有第一导电型杂质掺杂，分隔该源极与该栅极，并包覆该源极。
9.如权利要求7所述的高压多栅极元件制造方法，其中，该栅极包括多个分开的栅极板。
10.如权利要求7所述的高压多栅极元件制造方法，其中，还包含形成一绝缘结构于该半导体鳍板中，部分或全部于该栅极包覆范围内。
11.如权利要求7所述的高压多栅极元件制造方法，其中，还包含形成一第二导电型漂移区于该半导体鳍板中，分隔该源极与栅极。
12.如权利要求7所述的高压多栅极元件制造方法，其中，该源极与漏极设置于同一平面或不同平面上。
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