CN211455694U - 一种平面vdmos器件 - Google Patents

Abstract

本实用新型提供一种平面VDMOS器件，通过未进行电性连接的悬浮栅结构，实现了米勒电容的大大降低，同时也避免了一致性及可靠性问题。在没有任何成本增加的前提下，提高了器件的开关速度，改善器件的动态特性，使得器件在应用中的效率更高；而且，在实际应用中，还可以在一个固有的平台上根据应用的需求，调整栅刻蚀的版图，以实现不同开关速度的产品。

Description

一种平面VDMOS器件

技术领域

本实用新型属于信息电子材料与器件技术领域，特别是涉及一种平面VDMOS器件。

背景技术

垂直双扩散绝缘栅场效应晶体管(VDMOS)是功率器件领域最重要的组成部分。由于VDMOS具有易驱动、开关速度快、可集成、工艺简单等优点，它被广泛应用在电源、压降变换器以及电机控制器等功率设备当中。目前，VDMOS器件大都采用多晶硅对准工艺进行制造，先在生长有栅氧化膜的硅单晶片上淀积一层多晶硅，然后在多晶硅上刻蚀出扩散窗口，杂志通过该窗口扩散到硅单晶体内，形成源极和漏极扩散区，同时形成导电的多晶硅栅电极。在设计VDMOS时，主要关注器件的导通电阻、击穿电压和电容。对于常规结构的VDMOS来说，导通电阻和击穿电压主要取决于器件的漂移区长度和掺杂浓度，而电容主要取决于栅氧化层的厚度及多晶硅栅电极的面积。栅电极覆盖在元胞去上带来比较大的电容。在VDMOS器件的各种电容中，最关键的是栅漏之间的米勒电容Cgd，Cgd的减小对器件开关速度的提高和功率的减少有着最直接的作用。

目前，为了优化降低因较大寄生米勒电容带来的负面影响，提出了利用FOX增加米勒电容的氧化层厚度来降低米勒电容，但因此方式对工艺控制和对准的精度要求要，容易造成器件的一致性差甚至可靠性等问题。

因此，提供一个能够有效的、可靠的降低米勒电容的技术方案很有必要。

发明内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种平面VDMOS器件，用于解决现有技术中平面VDMOS器件存在较大寄生电容的问题。

为实现上述目的及其他相关目的，本实用新型提供一种平面VDMOS器件，其特征在于，至少包括；

一半导体衬底，所述半导体衬底包括一半导体基底以及位于所述半导体基底之上的外延层；

位于所述外延层上表面的栅多晶硅，所述栅多晶硅层与所述外延层之间设有氧化层，所述栅多晶硅包括位于所述栅多晶硅层中间的中间栅以及围绕所述中间栅的边部栅，所述中间栅与所述边部栅之间填充有氧化层，所述中间栅与围绕所述中间栅的氧化层为悬浮栅；

包覆所述栅多晶硅的绝缘介质层，用于绝缘隔离；

位于所述外延层上表面，且与所述栅多晶硅间隔分布的连接层；

位于所述外延层中的体区，所述体区位于所述连接层下部并延伸至所述边部栅的下部但未到达所述中间栅的下部；

位于所述体区中的源区，设置于所述连接层下部的两侧并延伸至所述边部栅的下部；

以及

与所述连接层连接的金属层。

可选地，所述中间栅与边部栅之间的距离小于0.3μm。

可选地，所述氧化层的填充厚度大于所述中间栅与所述边部栅之间的距离的二分之一。

可选地，所述中间栅与所述栅多晶硅的宽度比值介于0.1～1之间。

可选地，所述悬浮栅沿沟道宽度方向延伸。

可选地，至少两个悬浮栅沿沟道宽度方向排布。

可选地，所述悬浮栅之间的距离与所述中间栅的长度比值为1～9。

可选地，所述悬浮栅之间的距离与所述中间栅的长度比值为0.1～0.9。

可选地，所述半导体衬底的结构为重掺杂N+型衬底基板以及位于重掺杂N+型衬底基板之上的轻掺杂N型外延层。

可选地，所述体区的掺杂类型为P型，源区的掺杂类型为N型。

如上所述，本实用新型的平面VDMOS器件，通过未进行电连接的悬浮栅结构，降低了米勒电容；通过调整悬浮栅与栅结构的大小比例，从而对米勒电容进行调整。

附图说明

图1显示为本实用新型提供的平面VDMOS器件的结构示意图。

图2显示为本实用新型提供的栅多晶硅的俯视图。

图3显示为本实用新型提供的另一栅多晶硅的俯视图。

图4显示为提供一半导体衬底的结构示意图。

图5显示为形成栅多晶硅的结构示意图。

图6显示为形成中间栅和围绕中间栅的边部栅的结构示意图。

图7显示为沉积氧化层的结构示意图。

图8显示为形成体区的结构示意图。

图9显示为形成源区的结构示意图。

元件标号说明

1 半导体衬底

11 衬底基板

12 外延层

2 栅多晶硅

21 中间栅

22 边部栅

23 氧化层

24 悬浮栅

13 栅氧化层

14 绝缘介质层

15 连接层

16 体区

17 源区

18 金属层

s 中间栅与边部栅之间的距离

d 中间栅宽度

w 栅多晶硅宽度

k 悬浮栅之间的距离

c 中间栅的长度

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

本实用新型提供一种平面VDMOS器件结构，如图1所示，所述平面VDMOS器件结构至少包括：

一半导体衬底1，所述半导体衬底包括一半导体基底11以及位于所述半导体基底之上的外延层12；

位于所述外延层11上表面的栅多晶硅2，所述栅多晶硅2与所述外延层12之间设有栅氧化层13，所述栅多晶硅2包括位于所述栅多晶硅层中间的中间栅21以及围绕所述中间栅21的边部栅22，所述中间栅21与所述边部栅22之间填充有氧化层23，所述中间栅21与围绕所述中间栅的氧化层23成为悬浮栅24；

包覆所述栅多晶硅2的绝缘介质层14，用于绝缘隔离；

位于所述外延层12上表面，且与所述栅多晶硅2间隔分布的连接层15；

位于所述外延层中的体区16，所述体区16位于所述连接层15下部并延伸至所述边部栅22的下部；

位于所述体区16中的源区17，设置于所述连接层15下部的两侧并延伸至所述边部栅22的下部；以及

与所述连接层15连接的金属层18，形成源电极。

作为示例，如图1所示，半导体衬底1的结构为重掺杂N+型衬底基板11以及位于重掺杂N+型衬底基板之上的掺杂浓度较轻的轻掺杂N型外延层11。

作为示例，如图1所示，体区16的掺杂类型为P型，源区17的掺杂类型为N型。

作为示例，如图1所示，中间栅21与边部栅22之间的距离S小于0.3μm，中间栅21没有进行任何的电性连接。

作为示例，氧化层23完全充满所述中间栅21与所述边部栅22之间的间隙或填充厚度大于中间栅21与边部栅22之间的距离S的二分之一。

需要说明的是，悬浮栅24沿沟道宽度方向延伸或在VDMS器件中可以有至少两个悬浮栅沿沟道宽度方向排布。在本实施例中，在如图2所示，为VDMOS器件栅多晶硅的俯视图，悬浮栅在沟道的宽度方向上连为一体。其中，中间栅宽度d与栅多晶硅宽度w比值介于0.1～1之间，在本实施例中，其d/w＝0.4。通过调节d/w的比值，从而可以调节米勒电容，以达到最好的应用需求。

在其他实施例中，如图3所示，有多个至少两个悬浮栅沿沟道宽度方向排布，边部栅22打断了悬浮栅24的连续，相邻悬浮栅24之间的距离k与悬浮栅24中的中间栅21的长度c可以根据需要成一定的比例关系。例如，k/c＝0.1～0.9，或者k/c＝1～9。通过调整k/c的比值，从而可以调节米勒电容，以达到最好的应用需求。

需要说明的是，图2及图3的版图示例为条形元胞设计，本实用新型提供的平面VDMOS器件结构也可适用于其他形状的元胞，如方形元胞等。还有可以在固有的一个平台上根据应用的需求，调整栅刻蚀的版图，实现不同开关速度的产品。

制备本实用新型提供的平面VDMOS器件的主要工艺步骤包括：

1)提供一半导体衬底，所述半导体衬底包括一半导体基底以及位于所述半导体基底之上的外延层；

2)于所述外延层表面沉积栅氧化层，并于所述栅氧化层之上沉积多晶硅层，对所述多晶硅层进行刻蚀工艺，形成栅多晶硅；

3)对所述栅多晶硅进行刻蚀工艺，形成中间栅以及围绕所述中间栅的边部栅，所述中间栅与所述边部栅之间存有间隙；

4)于上述得到的结构表面沉积氧化层，所述氧化层覆盖所述栅多晶硅、栅氧化层并填充所述中间栅与所述边部栅之间的间隙；

5)进行P型离子注入，于所述栅多晶硅之间形成体区并进行热退火激活所注入的离子；

6)去除覆盖于所述栅多晶硅表面以及所述栅多晶硅之间的氧化层，靠近所述栅多晶硅边部进行N型离子注入，形成源区并加热退火激活所注入的离子，所述中间栅与围绕所述中间栅的氧化层构成悬浮栅；

7)沉积绝缘介质层，包覆所述栅多晶硅；去除所述栅多晶硅之间的栅氧化层，并于所述外延层上表面，且于所述栅多晶硅之间形成连接层；沉积金属层，覆盖所述绝缘介质层与所述连接层的表面。

结合附图1、4～9进一步说明本实用新型的提供的平面VDMOS器件的制备方法。

如图4所示，进行步骤1)，提供一半导体衬底1，半导体衬底包括一半导体基底11以及位于半导体基底之上的外延层12。

如图5所示，进行步骤2)，于外延层12表面沉积栅氧化层13，并于栅氧化层13之上沉积多晶硅层，对多晶硅层进行刻蚀工艺，形成栅多晶硅2；

如图6所示，进行步骤3)，对栅多晶硅2进行刻蚀，形成中间栅21和围绕中间栅的边部栅22，中间栅21与边部栅22之间存有间隙s。

具体的，在此步骤中将一个元胞上的完整栅多晶硅2刻蚀为中间栅21和围绕中间栅的边部栅22，中间栅21与边部栅22之间的距离s小于0.3μm，如图6所示。

如图7所示，进行步骤4)，于步骤3)得到的结构表面沉积氧化层23，氧化层23覆盖栅氧化层13、栅多晶硅2并填充中间栅21与边部栅22之间的间隙；

具体的，于步骤3)得到的结构表面沉积一厚度较薄的氧化层23，氧化层23的厚度中间栅21与边部栅22之间的距离S的二分之一。

如图8所示，进行步骤5)，进行P型离子注入，于栅多晶硅2之间形成体区16并进行热退火激活所注入的离子。

如图9所示，进行步骤6)，去除覆盖于栅多晶硅2表面以及栅多晶硅2之间的氧化层23以及栅氧化层13，靠近栅多晶硅2的边部进行N型离子注入，形成源区17并加热退火激活所注入的离子，中间栅21与围绕中间栅的氧化层23成为悬浮栅24。

如图1所示，进行步骤7)，沉积绝缘介质层14，包覆栅多晶硅2；去除栅多晶硅2之间的栅氧化层13，并于外延层12上表面，且于栅多晶硅2之间形成连接层15；沉积金属层18，覆盖绝缘介质层14与连接层15的表面，最终得到本实施例的提供的平面VDMOS器件。

在最后形成的结构中，栅多晶硅结构中，围绕中间栅的边部栅最终同栅电极电学连接，而中间栅没有进行任何的电学连接，为一悬浮的栅多晶硅。

本实用新型提供的平面VDMOS器件，通过未进行电性连接的悬浮栅结构，实现了米勒电容的大大降低，同时没有带来明显的一致性及可靠性问题。在没有任何成本增加的前提下，利用本专利可以提高了器件的开关速度，改善器件的动态特性，使得器件在应用中的效率更高。而且，在实际应用中，还可以在一个固有的平台上根据应用的需求，调整栅刻蚀的版图，实现不同开关速度的产品。

综上所述，本实用新型提供一种平面VDMOS器件，所述平面VDMOS器件至少包括：一半导体衬底，所述半导体衬底包括一半导体基底以及位于所述半导体基底之上的外延层；位于所述外延层上表面的栅多晶硅，所述栅多晶硅层与所述外延层之间设有氧化层，所述栅多晶硅包括位于所述栅多晶硅层中间的中间栅以及围绕所述中间栅两侧的边部栅，所述中间栅与所述边部栅之间填充有氧化层，所述中间栅与围绕所述中间栅的氧化层为悬浮栅；包覆所述栅多晶硅的绝缘介质层，用于绝缘隔离；位于所述外延层上表面，且与所述栅多晶硅间隔分布的连接层；位于所述外延层中的体区，所述体区位于所述连接层下部并延伸至所述边部栅的下部；位于所述体区中的源区，设置于所述连接层下部的两侧并延伸至所述边部栅的下部；以及与所述连接层连接的金属层。本实用新型提供的平面VDMOS器件，通过未进行电性连接的悬浮栅结构，降低了密勒电容，同时没有带来明显的一致性及可靠性问题。在没有任何成本增加的前提下，利用本专利可以提高了器件的开关速度，改善器件的动态特性，使得器件在应用中的效率更高。而且，在实际应用中，还可以在一个固有的平台上根据应用的需求，调整栅刻蚀的版图，实现不同开关速度的产品。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (10)

1.一种平面VDMOS器件，其特征在于，至少包括；

一半导体衬底，所述半导体衬底包括一半导体基底以及位于所述半导体基底之上的外延层；

位于所述外延层上表面的栅多晶硅，所述栅多晶硅与所述外延层之间设有栅氧化层，所述栅多晶硅包括位于所述栅多晶硅中间的中间栅以及围绕所述中间栅的边部栅，所述中间栅与所述边部栅之间填充有氧化层，所述中间栅与围绕所述中间栅的氧化层构成悬浮栅；

包覆所述栅多晶硅的绝缘介质层，用于绝缘隔离；

位于所述外延层上表面，且与所述栅多晶硅间隔分布的连接层；

位于所述外延层中的体区，所述体区位于所述连接层下部并延伸至所述边部栅的下部；

位于所述体区中的源区，设置于所述连接层下部的两侧并延伸至所述边部栅的下部；以及

与所述连接层连接的金属层。

2.根据权利要求1所述的平面VDMOS器件，其特征在于，所述中间栅与边部栅之间的距离小于0.3μm。

3.根据权利要求1所述的平面VDMOS器件，其特征在于，所述氧化层的填充厚度大于所述中间栅与所述边部栅之间的距离的二分之一。

4.根据权利要求1所述的平面VDMOS器件，其特征在于，所述中间栅与所述栅多晶硅的宽度比值介于0.1～1之间。

5.根据权利要求1所述的平面VDMOS器件，其特征在于，所述悬浮栅沿沟道宽度方向延伸。

6.根据权利要求1所述的平面VDMOS器件，其特征在于，至少两个悬浮栅沿沟道宽度方向排布。

7.根据权利要求6所述的平面VDMOS器件，其特征在于，所述悬浮栅之间的距离与所述中间栅的长度比值为1～9。

8.根据权利要求6所述的平面VDMOS器件，其特征在于，所述悬浮栅之间的距离与所述中间栅的长度比值为0.1～0.9。

9.根据权利要求1～8任一项所述的平面VDMOS器件，其特征在于，所述半导体衬底的结构为重掺杂N+型衬底基板以及位于重掺杂N+型衬底基板之上的轻掺杂N型外延层。

10.根据权利要求1～8任一项所述的平面VDMOS器件，其特征在于，所述体区的掺杂类型为P型，所述源区的掺杂类型为N型。

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