KR20150032613A - 비대칭적 반도체 디바이스 - Google Patents

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KR20150032613A
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type region
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semiconductor device
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장 피에르 콜린
청싱 유
예 수
치아웬 리우
카를로스 에이치 다이스
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는 제 1 전도성 유형을 포함하는 제 1 유형 영역 및 제 2 전도성 유형을 포함하는 제 2 유형 영역을 포함한다. 반도체 디바이스는 제 1 유형 영역과 제 2 유형 영역 사이에 확장된 채널 영역을 포함한다. 반도체 디바이스는 채널 영역의 적어도 일부를 둘러싸는 게이트 전극을 포함한다. 게이트 전극의 제 1 게이트 에지는 제 1 유형 영역의 제 1 유형 영역 에지로부터 제 1 거리로 분리되고, 게이트 전극의 제 2 게이트 에지는 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리된다. 제 1 거리는 제 2 거리보다 짧다.

Description

비대칭적 반도체 디바이스{ASYMMETRIC SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 디바이스에서, 전류는 디바이스의 게이트에 충분한 전압 또는 바이어스가 적용되면 소스 영역과 드레인 영역 사이의 채널 영역을 통해 흐른다. 전류가 채널 영역을 통해 흐르면, 디바이스는 일반적으로 '온(on)' 상태에 있는 것으로서 간주되고, 전류가 채널 영역을 통해 흐르지 않으면, 디바이스는 일반적으로 '오프(off)' 상태에 있는 것으로 간주된다.
본 발명의 목적은 비대칭적 반도체 디바이스를 제공하는 것이다.
이 요약은 아래의 상세한 설명에서 더욱 기술되는 개념들의 선택을 간략화된 형태로 소개하기 위해서 제공된다. 이 요약은 특허청구 대상의 광범위한 개요이거나, 특허청구 대상의 중요 요소 또는 필수 특징을 식별하기 위한 것이 아니고, 특허청구 대상의 범위를 제한하기 위해 이용되는 것도 아니다.
반도체 디바이스를 형성하기 위한 하나 이상의 기술들 및 결과적 구조물들이 본 명세서에 제공된다.
다음의 설명 및 첨부 도면들은 특정한 예시적인 양태들 및 구현예들을 설명한다. 그러나, 이들은 하나 이상의 양태들이 이용되는 다양한 방법들 중 일부만을 나타낸다. 본 발명개시의 다른 양태들, 장점들, 및/또는 새로운 피처(feature)들이 첨부 도면들과 함께 고려될 때 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명에 따르면, 비대칭적 반도체 디바이스를 제공하는 것이 가능하다.
본 발명개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명을 읽음으로써 이해된다. 도면들의 요소 및/또는 구조물은 반드시 실척도로 도시될 필요는 없는 것이 이해될 것이다. 따라서, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 및/또는 감소될 수 있다.
도 1은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 2는 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 3은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 4는 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 5는 실시예에 따라, 반도체 디바이스를 형성하는 것과 연관된 게이트 유전체 층 및 게이트 전극을 형성하는 것을 나타낸다.
도 6은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 7은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 8은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 9는 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 10은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 11은 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 12는 실시예에 따라, 반도체 디바이스를 형성하는 것과 연관된 제 2 유형 영역을 형성하는 것을 나타낸다.
도 13은 실시예에 따라, 반도체 디바이스를 형성하는 것과 연관된 제 1 유형 영역 컨택, 제 2 유형 영역 컨택, 및 게이트 컨택을 형성하는 것을 나타낸다.
도 14는 실시예에 따라, 반도체 디바이스의 일부분을 나타낸다.
도 15는 실시예에 따라, 반도체 디바이스를 나타낸다.
도 16은 실시예에 따라, 반도체 디바이스를 나타낸다.
도 17은 실시예에 따라, 반도체 디바이스를 형성하는 방법을 나타낸다.
특허청구 대상은 이제 도면들을 참조하여 기술되고, 동일한 참조 번호는 일반적으로 본 명세서에 걸쳐서 동일한 요소를 나타내는데 이용된다. 다음의 설명에서, 설명을 목적으로, 특허청구 대상의 이해를 제공하기 위해 다수의 특정한 상세한 사항들이 설명된다. 그러나, 특허청구 대상은 이러한 특정한 상세한 사항들 없이 실시될 수 있다는 것은 분명하다. 다른 경우에, 특허청구 대상을 기술하는 것을 용이하게 하기 위해 구조물 및 디바이스들은 블럭도 형태로 나타난다.
반도체 디바이스를 형성하기 위한 하나 이상의 기술들 및 이에 의해 형성된 결과적 구조물들이 본 명세서에 제공된다.
도 1은 일부 실시예들에 따라 반도체 디바이스(100)를 나타내는 단면도이다. 실시예에서, 반도체 디바이스(100)는 웰 영역(102) 상에 형성된다. 일부 실시예들에 따라, 웰 영역(102)은 제 1 전도성 유형을 포함한다. 일부 실시예들에서, 제 1 전도성 유형은 n형을 포함하여, 웰 영역(102)은 n웰을 포함하게 된다. 일부 실시예들에서, 웰 영역(102)의 제 1 전도성 유형은 p형을 포함하여, 웰 영역(102)은 p웰을 포함하게 된다. 일부 실시예들에 따라, 웰 영역(102)은 기판 영역(도시되지 않음) 내에 형성된다. 기판 영역은 예를 들어 실리콘, 폴리실리콘, 게르마늄 등과 같은 임의의 수의 반도체 물질들을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 기판 영역은 에피택셜 층, 실리콘 온 인슐레이터(ilicon-on-insulator; SOI) 구조물 등을 포함한다. 일부 실시예들에 따라, 기판 영역은 에피택셜 층, 웨이퍼, 웨이퍼로부터 형성된 다이 등을 포함한다.
실시예에서, 반도체 디바이스(100)는 제 1 유형 영역(104)을 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(104)은 웰 영역(102) 내에 배치된다. 실시예에서, 제 1 유형 영역(104)은 웰 영역(102)에 주입된다. 실시예에서, 제 1 유형 영역(104)은 제 1 전도성 유형을 포함한다. 일부 실시예들에서, 제 1 유형 영역(104)의 제 1 전도성 유형은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 제 1 유형 영역(104)의 제 1 전도성 유형은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(104)은 소스 영역을 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(104)은 드레인 영역을 포함한다. 일부 실시예들에서, 웰 영역(102) 및 제 1 유형 영역(104)은 상이한 전도성 유형을 포함한다. 일부 실시예들에서, 웰 영역(102)은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함하고, 제 1 유형 영역(104)은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 웰 영역(102)은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함하고, 제 1 유형 영역(104)은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다.
일부 실시예들에 따라, 반도체 디바이스(100)는 제 1 단부(112)와 제 2 단부(114) 사이에 확장되는 채널 영역(110)을 포함한다. 채널 영역(110)은 예를 들어 실리콘, 폴리실리콘, 게르마늄, SiGe, III-V 반도체(GaAs, InAs, InGaAs 등) 등과 같은 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 채널 영역(110)은 제 1 유형 영역(104)로부터 돌출된다. 채널 영역(110)은 예를 들어 퇴적, 에피택셜 성장, 에칭 등에 의한 것과 같이, 임의의 수의 방식들로 형성된다. 일부 실시예들에서, 채널 영역(110)은 p형 물질, p+형 물질, p++형 물질 등을 포함한다. 일부 실시예들에서, 채널 영역(110)은 n형 물질, n+형 물질, n++형 물질 등을 포함한다. 실시예에서, 채널 영역(110)은 수직 나노선 등과 같은 나노선을 포함한다.
일부 실시예들에 따라, 마스크 영역(120)이 채널 영역(110) 위에 형성된다. 마스크 영역(120)은 실리콘 산화물, 실리콘 질화물 등을 포함하는 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 마스크 영역(120)은 채널 영역(110)의 제 2 단부(114)에 걸쳐 확장된다.
이제, 도 2로 가면, 실시예에서, 제 1 유전체 영역(200)이 웰 영역(102), 제 1 유형 영역(104), 채널 영역(110), 및 마스크 영역(120) 위에 형성된다. 제 1 유전체 영역(200)은 예를 들어, 퇴적, 화학적 기상 증착(chemical vapor deposition; CVD), 스핀온 또는 다른 적합한 방법들에 의한 것과 같이, 임의의 수의 방식들로 형성된다. 제 1 유전체 영역(200)은 예를 들어, 산화물, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함하는 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 제 1유전체 영역(200)의 상부 표면(202)은 예컨대 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 평탄화된다. 실시예에서, 제 1 유전체 영역(200)의 상부 표면(202)은 마스크 영역(120)의 상부 표면(204)에 관하여 실질적으로 동일 평면에 있다.
일부 실시예들에 따라, 제 1 유형 영역(104)으로부터의 도펀트가 채널 영역(110)의 제 1 단부(112) 내로 적어도 부분적으로 확산된다. 일부 실시예들에서, 제 1 유형 영역(104)으로부터 채널 영역(110) 내로 확장되는 제 1 유형 영역(104)의 확산 부분(220)이 형성된다. 실시예에서, 제 1 유형 영역(104)은 확산 부분(220)은 제 1 전도성 유형을 포함한다. 일부 실시예들에서, 제 1 유형 영역(104)의 확산 부분(220)은 제 1 유형 영역 에지(250)를 포함한다.
이제, 도 3으로 가면, 실시예에서, 제 1 유전체 영역(200)이 패턴화된다. 일부 실시예들에서, 제 1 유전체 영역(200)은 에칭에 의해 패턴화된다. 일부 실시예들에 따라, 제 1 유전체 영역(200)은 제 1 높이(300)로 패턴화된다. 일부 실시예들에서, 제 1 유전체 영역(200)의 제 1 높이(300)는 제 1 유형 영역(104)의 확산 부분(220)의 제 2 높이(302)와 실질적으로 일치한다. 실시예에서, 제 1 유전체 영역(200)의 상부 표면(310)은 제 1 유형 영역(104)의 제 1 유형 영역 에지(250)에 관하여 실질적으로 동일 평면에 있다.
이제, 도 4로 가면, 실시예에서, 게이트 유전체 층(400)이 채널 영역(110), 마스크 영역(120), 및 제 1 유전체 영역(200) 위에 형성된다. 게이트 유전체 층(400)은 예를 들어, 원자 층 퇴적(atomic layer deposition; ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition; PVD), 또는 다른 적합한 기술들에 의한 것과 같이, 임의의 수의 방식들로 형성된다. 게이트 유전체 층(400)은 일부 실시예들에서, 고유전율(high-k) 유전체 물질, 산화물, 실리콘 이산화물 등을 포함하는 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 게이트 유전체 층(400)은 SiO2와 같은 매체 유전 상수를 갖는 표준 유전체 물질을 포함한다.
이제, 도 5로 가면, 실시예에서, 게이트 유전체 층(400)이 패턴화된다. 일부 실시예들에서, 게이트 유전체 층(400)이 제 1 유전체 영역(200)을 커버하지 않도록, 게이트 유전체 층(400)은 패턴화된다. 실시예에서, 게이트 유전체 층(400)의 제 1 단부(402)가 제 1 유형 영역 에지(250)에 인접하여 위치되도록, 게이트 유전체 층(400)은 패턴화된다. 실시예에서, 게이트 유전체 층(400)의 제 2 단부(404)는 채널 영역(110)의 대향 측면 상에서 제 1 유형 영역 에지(250)에 인접하게 위치된다. 실시예에서, 게이트 유전체 층(400)은 채널 영역(110) 및 마스크 영역(120)을 커버한다.
일부 실시예들에 따라, 게이트 전극(500)이 제 1 유전체 영역(200) 및 게이트 유전체 층(400) 위에 형성된다. 게이트 전극(500)은 예를 들어 퇴적, 원자 층 퇴적(ALD) 등에 의한 것과 같이, 임의의 수의 방식들로 형성된다. 일부 실시예들에서, 게이트 전극(500)은 알루미늄, 구리, TiN, TaN, TaC, 폴리실리콘 등과 같은 전도성 물질을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 게이트 유전체 층(400)은 패턴화되지 않고, 대신에 게이트 전극(500)의 형성 이전에 온전히 남아 있다.
이제, 도 6으로 가면, 실시예에서, 제 2 유전체 영역(600)이 게이트 전극(500) 위에 형성된다. 제 2 유전체 영역(600)은 예를 들어, 퇴적, 화학적 기상 증착(CVD), 또는 다른 적합한 방법들에 의한 것과 같이, 임의의 수의 방식들로 형성된다. 제 2 유전체 영역(600)은 예를 들어, 산화물, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함하는 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다. 실시예에서, 제 2 유전체 영역(600)은 화학적 기계적 연마(CMP)와 같은 기술을 이용하여 평면으로 만들어진다.
이제, 도 7로 가면, 일부 실시예들에서, 게이트 유전체 층(400)의 일부, 게이트 전극(500)의 일부, 및 제 2 유전체 영역(600)의 일부가 예컨대, 에칭에 의해 제거된다. 일부 실시예들에 따라, 게이트 유전체 층(400)의 상부 표면(610), 게이트 전극(500)의 상부 표면(620), 및 제 2 유전체 영역(600)의 상부 표면(630)은 실질적으로 동일 평면에 있다. 일부 실시예들에 따라, 게이트 유전체 층(400)의 일부, 게이트 전극(500)의 일부, 및 제 2 유전체 영역(600)의 일부가 제거된 이후에, 상부 표면들(610, 620, 630)은 채널 영역(110)의 제 2 단부(114)에 정의된 채널 단부 채널 표면(640)에 관하여 실질적으로 동일 평면에 있다. 일부 실시예들에서, 게이트 유전체 층(400)의 일부, 게이트 전극(500)의 일부, 및 제 2 유전체 영역(600)의 일부가 제거된 이후에, 마스크 영역(120)은 게이트 유전체 층(400), 게이트 전극(500), 및 제 2 유전체 영역(600) 위에 노출된다.
이제, 도 8로 가면, 일부 실시예들에 따라, 게이트 유전체 층(400)의 일부 및 게이트 전극(500)의 일부와 함께, 제 2 유전체 영역(600)이 예컨대 에칭에 의해 제거된다. 일부 실시예들에 따라, 게이트 전극(500)의 상부 표면(800) 및 게이트 유전체 층(400)의 상부 표면(802)은 평탄화된다.
이제, 도 9로 가면, 일부 실시예들에서, 게이트 전극(500)의 제 1 부분(900)(도 8에 나타남)이 예컨대 에칭에 의해 제거된다. 일부 실시예들에 따라, 제 1 부분(900)은 채널 영역(110)의 제 1 측면(902) 상에 위치된다. 일부 실시예들에서, 제 1 부분(900)의 제거 이후에, 제 1 게이트 부분(910)이 채널 영역(110)의 제 1 측면(902) 상에 위치되고, 제 2 게이트 부분(920)이 채널 영역(110)의 제 2 측면(904) 상에 위치된다. 일부 실시예들에 따라, 게이트 전극(500)은 채널 영역(110)을 둘러싸서(도 14에 나타남), 반도체 디바이스(100)는 게이트 올 어라운드 구조물(gate-all-around structure)을 포함한다.
도 10은 제 1 유전체 영역(200)의 형성, 즉 기존의 제 1 유전체 영역(200)(도 9에 나타남) 및 게이트 전극(500) 위에 추가적인 제 1 유전체 물질의 형성을 나타낸다. 실시예에서, 제 1 게이트 영역(200)은 게이트 전극(500)의 제 1 게이트 부분(910) 및 제 2 게이트 부분(920)의 상부 및 게이트 유전체 층(400) 위에 형성된다. 일부 실시예들에서, 제 1 유전체 영역(200)의 상부 표면(202)은 마스크 영역(120)의 상부 표면(204)에 관하여 실질적으로 동일 평면에 있다.
이제, 도 11로 가면, 실시예에서, 개구부(1100)가 제 1 유전체 영역(200)에 형성된다. 일부 실시예들에서, 개구부(1100)는 마스트 영역(120)을 제거함으로써 형성된다. 마스크 영역(120)은 예를 들어 에칭에 의한 것과 같이, 임의의 수의 방식들로 제거된다. 일부 실시예들에 따라, 개구부(1100)는 채널 영역(110)의 제 2 단부(114)에 있는 제 2 단부 채널 표면(640)에 형성된다. 일부 실시예들에서, 개구부(1100)를 정의하는 측벽(1102)이 채널 영역(110)의 측면들(1110) 위에서 측면들(1110)과 일치하게 위치되도록 개구부(1100)가 형성된다.
이제, 도 12로 가면, 일부 실시예들에서, 제 2 유형 영역(1200)이 형성된다. 제 2 유형 영역(1200)은 임의의 수의 방식들로 형성된다. 일부 실시예들에 따라, 제 2 유형 영역(1200)은 채널 영역(110)의 제 2 단부(114)를 도핑함으로써 형성된다. 일부 실시예들에 따라, 제 2 유형 영역(1200)은 제 2 전도성 유형을 포함한다. 일부 실시예들에서, 제 2 유형 영역(1200)의 제 2 전도성 유형은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 제 2 유형 영역(1200)의 제 2 전도성 유형은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 제 2 유형 영역(1200)은 소스 영역을 포함한다. 실시예에서, 제 2 유형 영역(1200)의 도핑은 주입, 플라즈마 도핑, 도핑된 실리사이드의 퇴적, 또는 임의의 다른 방법(들)을 이용하여 달성된다. 실시예에서, 제 2 유형 영역(1200)은 도핑된 에피택시 또는 선택적 에피택시를 이용하여 형성된다. 일부 실시예들에 따라, 제 2 유형 영역(1200)은 드레인 영역을 포함한다.
일부 실시예들에 따라, 제 1 유형 영역(104)의 제 1 전도성 유형은 제 2 유형 영역(1200)의 제 2 전도성 유형과 실질적으로 유사하다. 실시예에서, 제 1 유형 영역(104)의 제 1 전도성 유형 및 제 2 유형 영역(1200)의 제 2 전도성 유형은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 실시예에서, 제 1 유형 영역(104)의 제 1 전도성 유형 및 제 2 유형 영역(1200)의 제 2 전도성 유형은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다.
일부 실시예들에서, 제 2 유형 영역(1200)이 형성된 이후에, 드리프트 영역(1201)이 채널 영역(110)과 제 2 유형 영역(1200) 사이에 존재한다. 일부 실시예들에 따라, 드리프트 영역(1201)은 채널 영역(110)의 물질 또는 조성과 유사한 물질 또는 조성을 포함한다. 실시예에서, 드리프트 영역(1201)은 채널 영역(110)과 제 2 유형 영역(1200) 사이에서 확장된다.
일부 실시예들에 따라, 채널 영역(110)은 제 1 유형 영역(104)과 제 2 유형 영역(1200) 사이에서 확장되고, 게이트 전극(500)에 의해 실질적으로 둘러싸인다. 실시예에서, 채널 영역(110)의 채널 길이(1210)는 제 1 유형 영역(104)의 제 1 유형 영역 에지(250)와 드리프트 영역(1201) 사이에서 측정된다. 일부 실시예들에 따라, 채널 영역(110)의 채널 길이(1210)는 대략 5 nm 내지 40 nm 사이이다.
일부 실시예들에 따라, 게이트 전극(500)은 제 1 게이트 에지(1230)와 제 2 게이트 에지(1232) 사이에서 확장된다. 실시예에서, 게이트 전극(500)은 제 1 게이트 에지(1230)와 제 2 게이트 에지(1232) 사이에서 측정된 게이트 길이(1234)를 포함한다. 실시예에서, 게이트 전극(500)의 게이트 길이(1234)는 대략 5 nm 내지 25 nm 사이이다. 일부 실시예들에서, 게이트 전극(500)의 게이트 길이(1234)는 채널 영역(110)의 채널 길이(1210)와 실질적으로 일치한다.
일부 실시예들에 따라, 게이트 전극(500)이 제 1 유형 영역(104)으로터 분리된다. 일부 실시예들에서, 게이트 전극(500)의 제 1 게이트 에지(1230)는 제 1 유형 영역(104)의 제 1 유형 영역 에지(250)로부터 제 1 거리(1231)로 분리된다. 일부 실시예들에서, 제 1 거리(1231)는 0 nm 내지 대략 3 nm 사이이다. 도 12에 예시된 바와 같이, 실시예에서, 제 1 게이트 에지(1230)는 제 1 유형 영역 에지(250)와 실질적으로 동일 평면에 있고 제 1 유형 영역 에지(250)로부터 이격되지 않아서, 제 1 거리(1231)는 대략 0 nm이다. 도 12에 예시되지 않은 일부 실시예에서, 게이트 전극(500)은 제 1 유형 영역(104)의 확산 영역(220)의 적어도 일부를 오버랩하여, 게이트 전극(500)의 제 1 게이트 에지(1230)는 제 1 유형 영역 에지와 동일 평면에 있지 않고, 대신에 제 1 유형 영역 에지(250) 밑에 위치되도록 한다.
일부 실시예들에 따라, 게이트 전극(500)은 제 2 유형 영역(1200)으로부터 분리된다. 일부 실시예들에서, 게이트 전극(500)의 제 2 게이트 에지(1232)는 제 2 유형 영역(1200)의 제 2 유형 영역 에지(1220)로부터 제 2 거리(1240)로 분리된다. 일부 실시예들에서, 제 2 거리(1240)는 2 nm 내지 대략 7 nm 사이이다. 일부 실시예들에서, 제 2 거리(1240)는 채널 영역(110)의 채널 길이(1210)의 대략 20 % 내지 대략 70 %이다. 일부 실시예들에 따라, 제 1 거리(1231)는 제 2 거리(1240)보다 짧다. 일부 실시예들에 따라, 제 2 거리(1240)는 드리프트 영역(1210)의 길이와 실질적으로 일치한다.
이제, 도 13으로 가면, 일부 실시예들에 따라, 제 1 유전체 영역(200)이 제 1 유형 영역 컨택(1300), 제 2 유형 영역 컨택(1302), 및 게이트 컨택(1304)을 위한 복수의 개구부들을 형성하기 위해 패턴화된다. 실시예에서, 제 1 유형 영역 컨택(1300), 제 2 유형 영역 컨택(1302), 및 게이트 컨택(1304)은 전도성 물질을 포함한다. 일부 실시예들에서, 제 1 유형 영역 컨택(1300)은 제 1 유형 영역(104)과 접촉하여 형성된다. 일부 실시예들에서, 제 2 유형 영역 컨택(1302)은 제 2 유형 영역(1200)과 접촉하여 형성된다. 일부 실시예들에서, 게이트 컨택(1304)은 게이트 전극(500)과 접촉하여 형성된다. 일부 실시예들에 따라, 충분한 전압(Vg)이 게이트 컨택(1304)에 인가될 때, 전류는 제 1 유형 영역(104)와 제 2 유형 영역(1200) 사이의 채널 영역(110), 따라서 제 1 유형 영역 컨택(1300)과 제 2 유형 영역 컨택(1302) 사이의 채널 영역(110)을 통해 흐를 것이다.
도 14는 반도체 디바이스(100)의 실시예의 투시도이지만, 여기서 확산 영역(220) 이외의 웰 영역(102), 제 1 유전체 영역(200), 제 1 유형 영역 컨택(1300), 제 2 유형 영역 컨택(1302), 게이트 컨택(1304), 및 제 1 유형 영역(104)은 나타나지 않는다.
실시예에서, 게이트 전극(500)은 채널 영역(110)의 적어도 일부를 둘러싼다. 일부 실시예들에서, 게이트 전극(500)은 게이트 길이(1234)를 포함하므로, 게이트 길이(1234)에 대응하는 채널 영역(110)의 길이를 둘러싼다. 일부 실시예들에서, 게이트 유전체 층(400)도 또한 채널 영역(110)을 둘러싸고, 게이트 길이(1234)에 대응하는 길이를 갖는다. 일부 실시예들에서, 게이트 전극(500)의 제 2 게이트 에지(1232)는 제 2 유형 영역(1200)의 제 2 유형 영역 에지(1220)로부터 제 2 거리(1240)만큼 분리된다. 일부 실시예들에 따라, 제 1 거리(1231)는 제 2 거리(1240)보다 짧다. 따라서, 일부 실시예들에서, 게이트 전극(500)은 제 1 유형 영역(104)[제 1 유형 영역(104)의 확산 부분(220)으로 나타남] 또는 제 2 유형 영역(1200) 중 하나에 가까워서, 반도체 디바이스(100)는 비대칭적 반도체 디바이스를 포함한다.
도 15는 제 2 예시적인 반도체 디바이스(1500)를 나타낸다. 일부 실시예들에 따라, 제 2 반도체 디바이스(1500)는 기판 영역(1502) 상에 형성된다. 기판 영역(1502)은 예를 들어 실리콘, 폴리실리콘, 게르마늄, III-V 혼정 반도체(예컨대, GaAs, InAs, InGaAs) 등과 같은 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 기판 영역(1502)은 에피택셜 층, 웨이퍼, 웨이퍼로부터 형성된 다이 등을 포함한다.
일부 실시예들에 따라, 제 2 반도체 디바이스(1500)는 finFET 디바이스를 포함한다. 실시예에서, 제 2 반도체 디바이스(1500)는 기판 영역(1502) 상에 형성된 핀(fin)(1504)을 포함한다. 일부 예들에서, 채널 영역(1510)이 핀(1504)의 일부분 내에 구성된다. 일부 실시예들에서, 채널 영역(1510)은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 채널 영역(1510)은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다.
일부 실시예들에 따라, 제 2 반도체 디바이스(1500)는 기판 영역(1502) 상에 형성된 제 1 유형 영역(1520)을 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(1520)은 핀(1504)의 제 1 부분을 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(1520)은 채널 영역(1510)의 제 1 측면 상에 위치된다. 일부 실시예들에서, 제 1 유형 영역(1520)은 제 1 전도성 유형을 포함한다. 일부 실시예들에서, 제 1 유형 영역(1520)의 제 1 전도성 유형은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 제 1 유형 영역(1520)의 제 1 전도성 유형은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(1520)은 소스 영역을 포함한다. 일부 실시예들에 따라, 제 1 유형 영역(1520)은 드레인 영역을 포함한다.
일부 실시예들에 따라, 제 2 반도체 디바이스(1500)는 기판 영역(1502) 상에 존재하는 드리프트 영역(1511)을 포함한다. 일부 실시예들에 따라, 드리프트 영역(1511)은 채널 영역(1510)과 제 2 유형 영역(1530) 사이에서 확장된다. 일부 실시예들에 따라, 드리프트 영역(1511)은 채널 영역(1510)의 물질 또는 조성과 유사한 물질 또는 조성을 포함한다.
일부 실시예들에 따라, 제 2 반도체 디바이스(1500)는 기판 영역(1502) 상에 형성된 제 2 유형 영역(1530)을 포함한다. 일부 실시예들에 따라, 제 2 유형 영역(1530)은 핀(1504)의 제 2 부분을 포함한다. 일부 실시예들에 따라, 제 2 유형 영역(1530)은 채널 영역(1510)의 제 1 측면에 대향한 채널 영역(1510)의 제 2 측면 상에 위치된다. 일부 실시예들에 따라, 채널 영역(1510)은 제 1 유형 영역(1520)과 제 2 유형 영역(1530) 사이에서 확장되고, 드리프트 영역(1511)은 채널 영역(1510)과 제 2 유형 영역(1530) 사이에서 확장된다. 일부 실시예들에서, 제 2 유형 영역(1530)은 제 2 전도성 유형을 포함한다. 일부 실시예들에서, 제 2 유형 영역(1530)의 제 2 전도성 유형은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에서, 제 2 유형 영역(1530)의 제 2 전도성 유형은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다. 일부 실시예들에 따라, 제 2 유형 영역(1530)은 소스 영역을 포함한다. 일부 실시예들에 따라, 제 2 유형 영역(1530)은 드레인 영역을 포함한다.
일부 실시예들에 따라, 제 1 유형 영역(1520)의 제 1 전도성 유형은 제 2 유형 영역(1530)의 제 2 전도성 유형과 실질적으로 유사하다. 실시예에서, 제 1 유형 영역(1520)의 제 1 전도성 유형 및 제 2 유형 영역(1530)의 제 2 전도성 유형은 p형 물질, p+형 물질, p++형 물질, p형 도펀트(예컨대, 붕소, 갈륨, 인듐) 등을 단독으로 또는 조합하여 포함한다. 실시예에서, 제 1 유형 영역(1520)의 제 1 전도성 유형 및 제 2 유형 영역(1530)의 제 2 전도성 유형은 n형 물질, n+형 물질, n++형 물질, n형 도펀트(예컨대, 인, 비소, 안티몬) 등을 단독으로 또는 조합하여 포함한다.
일부 실시예들에 따라, 제 2 반도체 디바이스(1500)는 채널 영역(1510)의 적어도 일부를 둘러싸는 게이트 전극(1540)을 포함한다. 예시되지 않았지만, 반도체 디바이스(1500)는 또한 일부 실시예들에서 게이트 유전체 층으로부터 채널 영역(1510)을 전기적으로 분리시키기 위해 채널 영역(1510)과 게이트 전극(1540) 사이에 배치되는 게이트 유전체 층을 포함한다. 게이트 유전체 층은 임의의 적합한 유전 상수를 갖는 임의의 적합한 물질로 임의의 적합한 방식으로 형성된다. 게이트 전극(1540)은 예를 들어 퇴적, 에피택셜 성장 등에 의한 것과 같이, 임의의 수의 방식들로 형성된다. 일부 실시예들에서, 게이트 전극(1540)은 알루미늄, 폴리실리콘, TiN, TaN, TaC 등과 같은 전도성 물질을 단독으로 또는 조합하여 포함한다.
일부 실시예들에 따라, 게이트 전극(1540)은 제 1 게이트 에지(1550)와 제 2 게이트 에지(1552) 사이에서 확장된다. 실시예에서, 게이트 전극(1540)은 제 1 게이트 에지(1550)와 제 2 게이트 에지(1552) 사이에서 측정된 게이트 길이(1554)를 포함한다. 실시예에서, 게이트 전극(1540)의 게이트 길이(1554)는 대략 5 nm 내지 25 nm 사이이다.
일부 실시예들에 따라, 게이트 전극(1540)이 제 1 유형 영역(1520)으로터 분리된다. 일부 실시예들에서, 게이트 전극(1540)의 제 1 게이트 에지(1550)는 제 1 유형 영역(1520)의 제 1 유형 영역 에지(1562)로부터 제 1 거리(1560)로 분리된다. 일부 실시예들에서, 제 1 거리(1560)는 0 nm 내지 대략 1 nm 사이이다. 도 15에 예시된 바와 같이, 실시예에서, 제 1 게이트 에지(1550)는 제 1 유형 영역 에지(1562)와 실질적으로 인접하고 제 1 유형 영역 에지(1562)로부터 이격되지 않아서, 제 1 거리(1560)는 대략 0 nm이다.
일부 실시예들에 따라, 게이트 전극(1540)은 제 2 유형 영역(1530)으로부터 분리된다. 일부 실시예들에 따라, 제 2 게이트 에지(1552)는 제 2 유형 영역(1530)의 제 2 유형 영역 에지(1572)로부터 제 2 거리(1570)로 분리된다. 일부 실시예들에서, 제 2 거리(1570)는 2 nm 내지 대략 7 nm 사이이다. 일부 실시예들에서, 제 2 거리(1570)는 채널 영역(1510)의 채널 길이(1580)의 대략 20 % 내지 대략 70 %이다. 일부 실시예들에 따라, 제 1 거리(1560)는 제 2 거리(1570)보다 짧다. 일부 실시예들에 따라, 제 2 거리(1570)는 드리프트 영역(1511)의 길이와 실질적으로 일치한다.
일부 실시예들에서, 채널 영역(1510)의 채널 길이(1580)는 대략 20 nm 내지 대략 40 nm 사이이다. 실시예에서, 채널 영역(1510)의 채널 길이(1580)는 제 1 유형 영역(1520)의 제 1 유형 영역 에지(1562)와 드리프트 영역(1511) 사이에서 측정된다. 일부 실시예들에서, 게이트 전극(1540)의 게이트 길이(1554)는 채널 영역(1510)의 채널 길이(1580)와 실질적으로 일치한다.
도 16은 제 3 예시적인 반도체 디바이스(1600)를 나타낸다. 일부 실시예들에 따라, 제 3 반도체 디바이스(1600)는 채널 영역(1510), 제 1 유형 영역(1520), 제 2 유형 영역(1530), 게이트 유전체 층, 및 게이트 전극(1540)을 포함한다. 일부 실시예들에서, 제 3 반도체 디바이스(1600)는 기판 영역(1602) 상에 형성된다. 일부 실시예들에 따라, 기판 영역(1602)은 실리콘 온 인슐레이터(SOI) 구조물을 포함한다. 실시예에서, 기판 영역(1602)은 절연 층(1604)을 포함한다. 절연 층(1604)은 산화물, SiO2 등을 포함하는 임의의 수의 물질들을 포함한다. 일부 실시예들에서, 절연 층(1604)은 기판 층(1606) 상에 형성된다. 기판 층(1606)은 실리콘, 폴리실리콘, 게르마늄 등을 포함하는 임의의 수의 물질들을 단독으로 또는 조합하여 포함한다.
일부 실시예들에 따라, 반도체 디바이스(100, 1500, 1600)는 다른 유형 영역과 비교할 때 제 1 유형 영역(104, 1520) 또는 제 2 유형 영역(1200, 1530) 중 하나에 짧은 거리로 위치되는 게이트 전극(500, 1540)으로 인해 비대칭적이다. 일부 실시예들에서, 반도체 디바이스(100, 1500, 1600)는 대칭적 디바이스와 비교할 때 채널 영역(110, 1510)을 통한 감소된 쇼트 채널 효과를 나타낸다. 부가적으로, 일부 실시예들에서, 반도체 디바이스(100, 1500, 1600)는 대칭적 디바이스의 전류 구동보다 크거나 같은 채널 영역(110, 1510)을 통한 전류 구동을 나타낸다.
일부 실시예들에 따라, 반도체 디바이스(100, 1500, 1600)와 같은, 반도체 디바이스를 형성하는 예시적인 방법(1700)이 도 17에 나타난다. 1702에서, 제 1 전도성 유형을 포함하는 제 1 유형 영역(104, 1520)이 형성된다. 1704에서, 제 2 전도성 유형을 포함하는 제 2 유형 영역(1200, 1530)이 형성된다. 1706에서, 제 1 유형 영역(104, 1520)과 제 2 유형 영역(1200, 1530) 사이에 채널 영역(110, 1510)이 형성된다. 1708에서, 채널 영역(110, 1510)의 적어도 일부를 둘러싸는 게이트 전극(500, 1540)이 형성되고, 게이트 전극(500, 1540)의 제 1 게이트 에지(1230, 1550)는 제 1 유형 영역(104, 1520)의 제 1 유형 영역 에지(250, 1562)로부터 제 1 거리(1231, 1560)로 분리되고, 게이트 전극(500, 1540)의 제 2 게이트 에지(1232, 1552)는 제 2 유형 영역(1200, 1530)의 제 2 유형 영역 에지(1220, 1572)로부터 제 2 거리(1240, 1570)로 분리되고, 제 1 거리(1231, 1560)는 제 2 거리(1240, 1570)보다 짧다.
실시예에서, 반도체 디바이스는 제 1 전도성 유형을 포함하는 제 1 유형 영역 및 제 2 전도성 유형을 포함하는 제 2 유형 영역을 포함한다. 실시예에서, 반도체 디바이스는 제 1 유형 영역과 제 2 유형 영역 사이에서 확장된 채널 영역을 포함한다. 실시예에서, 반도체 디바이스는 채널 영역의 적어도 일부를 둘러싸는 게이트 전극을 포함한다. 실시예에서, 게이트 전극의 제 1 게이트 에지는 제 1 유형 영역의 제 1 유형 영역 에지로부터 제 1 거리로 분리되고, 게이트 전극의 제 2 게이트 에지는 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리된다. 실시예에서, 제 1 거리는 제 2 거리보다 짧다.
실시예에서, 반도체 디바이스는 제 1 전도성 유형을 포함하는 제 1 유형 영역 및 제 2 전도성 유형을 포함하는 제 2 유형 영역을 포함한다. 실시예에서, 반도체 디바이스는 제 1 유형 영역과 제 2 유형 영역 사이에서 확장된 채널 영역을 포함한다. 실시예에서, 반도체 디바이스는 채널 영역의 적어도 일부를 둘러싸는 게이트 전극을 포함한다. 실시예에서, 게이트 전극의 제 2 게이트 에지는 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리된다. 실시예에서, 제 2 거리는 채널 영역의 채널 길이의 대략 20 % 내지 대략 70 %이다.
실시예에서, 반도체 디바이스를 형성하는 방법은 제 1 전도성 유형을 포함하는 제 1 유형 영역을 형성하는 단계를 포함한다. 실시예에서, 방법은 제 2 전도성 유형을 포함하는 제 2 유형 영역을 형성하는 단계를 포함한다. 실시예에서, 방법은 제 1 유형 영역과 제 2 유형 영역 사이에 채널 영역을 형성하는 단계를 포함한다. 실시예에서, 방법은 채널 영역의 적어도 일부를 둘러싸는 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 게이트 전극의 제 1 게이트 에지는 제 1 유형 영역의 제 1 유형 영역 에지로부터 제 1 거리로 분리되고, 게이트 전극의 제 2 게이트 에지는 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리된다. 실시예에서, 제 1 거리는 제 2 거리보다 짧다.
대상이 구조적 기능이나 방법론적 행위에 특유한 언어로 기술되어 있지만, 첨부된 특허청구 범위의 대상은 반드시 위에서 기술된 특정한 피처들 또는 행위로 제한되는 것이 아님이 이해될 것이다. 오히려, 위에서 기술된 특정한 피처들과 행위는 특허청구 범위의 적어도 일부를 구현하는 예시적인 형태로 개시된다.
실시예들의 다양한 동작들이 본 명세서에 제공된다. 동작들의 일부 또는 전체가 기술된 순서는 이러한 동작들이 반드시 순서 의존적임을 의미하도록 해석되어서는 안 된다. 대안적인 순서가 본 설명에 이점을 갖는 것으로 이해될 것이다. 게다가, 모든 동작들이 본 명세서에서 제공되는 각각의 실시예에 반드시 존재하지 않는다는 것이 이해될 것이다. 또한, 모든 동작들이 일부 실시예들에 필수적인 것이 아니라는 것이 이해될 것이다.
본 명세서에 도시된 층들, 영역들, 피처들, 요소들 등은 예를 들어 간결함과 이해의 용이함을 위해 서로에 대해 특정한 치수, 예컨대 구조적 치수 및/또는 방향으로 나타났고, 이들의 실제 치수는 일부 실시예들에서 본 명세서에 예시된 치수와 실질적으로 상이하다는 것이 이해될 것이다. 부가적으로, 앞서 언급된 예를 들어 주입 기술, 도핑 기술, 스핀온 기술, 스퍼터링 기술, 성장 기술(예컨대, 열 성장) 및/또는 퇴적 기술[예컨대, 화학적 기상 증착(CVD)]와 같은 다양한 기술들이 층들, 영역들, 피처들, 요소들 등을 형성하기 위해 존재한다.
더욱이, "예시적인"은 예, 사례, 예시 등의 역할을 하는 것으로 의미하도록 본 명세서에서 이용되고, 반드시 유리한 것은 아니다. 이 출원서에 이용되는 "또는"은 배타적 "또는" 대신에 포함적 "또는"을 의미하도록 의도된다. 게다가, 이 출원서 및 첨부된 특허청구 범위에서 이용되는 "하나"는 일반적으로 별도의 명시가 없거나 단수 형태로 전달되는 문맥으로 분명하지 않으면 "하나 이상"을 의미하도록 이해된다. 또한, A 와 B 중 적어도 하나, 및/또는 등은 일반적으로 A 또는 B, 또는 A와 B 양자 모두를 의미한다. 더욱이, "포함하다", "구비하는", "구비하다", "함께" 또는 이들의 변형이 이용되는 경우에, 이와 같은 용어들은 용어 "구성하는"과 유사한 방식으로 포함적인 것으로 의도된다. 또한, 달리 명시되지 않는 한, "제 1 ", "제 2" 등은 시간적 양태, 공간적 양태, 순서 등을 의미하는 것이 아니다. 오히려, 이와 같은 용어들은 피처들, 요소들, 항목들 등을 위한 식별자, 이름 등으로만 이용된다. 예를 들어, 제 1 유형 영역 및 제 2 유형 영역은 일반적으로 제 1 유형 영역 A 및 제 2 유형 영역 B 또는 2개의 상이한 유형 영역들 또는 2개의 동일한 유형 영역들 또는 같은 유형 영역에 대응한다.
또한, 본 발명개시는 하나 이상의 구현예들에 대하여 도시되고 기술되었지만, 등가의 변화 및 수정이 본 명세서 및 첨부된 도면들의 판독 및 이해에 기초하여 발명 기술 분야의 당업자에게 발생할 것이다. 본 발명개시는 이와 같은 수정 및 변화 모두를 포함하고, 다음의 특허청구 범위의 범위에 의해서만 제한된다. 특히, 위에서 설명한 컴포넌트들(예컨대, 요소, 자원 등)에 의해 수행되는 다양한 기능들에 대해, 이와 같은 컴포넌트들을 기술하는데 이용되는 용어는, 별도의 표시가 없으면, 개시된 구조물과 비록 구조적으로 등가는 아니지만, (예컨대, 기능적으로 등가인) 기술된 컴포넌트의 특정한 기능을 수행하는 임의의 컴포넌트에 대응하는 것으로 의도된다. 게다가, 본 발명개시의 특정한 피처가 몇 가지 구현예들 중 오직 하나에 대해 개시되었지만, 이러한 피처는 임의의 정해진 또는 특정한 애플리케이션에 대해 원하는 바에 따라 그리고 유용하게 다른 구현예들의 하나 이상의 다른 피처들과 조합될 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 전도성 유형을 포함하는 제 1 유형 영역; 및
    제 2 전도성 유형을 포함하는 제 2 유형 영역;
    상기 제 1 유형 영역과 상기 제 2 유형 영역 사이에 확장된 채널 영역; 및
    상기 채널 영역의 적어도 일부를 둘러싸는 게이트 전극 - 상기 게이트 전극의 제 1 게이트 에지는 상기 제 1 유형 영역의 제 1 유형 영역 에지로부터 제 1 거리로 분리되고, 상기 게이트 전극의 제 2 게이트 에지는 상기 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리되며, 상기 제 1 거리는 상기 제 2 거리보다 짧음 -
    을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 2 거리는 2 nm 내지 7 nm 사이인 것인 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 게이트 전극의 게이트 길이는 5 nm 내지 25 nm 사이인 것인 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 유형 영역은 소스 영역을 포함하는 것인 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 유형 영역의 상기 제 1 전도성 유형은 n형 물질 또는 p형 물질을 포함하는 것인 반도체 디바이스.
  6. 제 5 항에 있어서, 상기 제 2 유형 영역의 상기 제 2 전도성 유형은 상기 제 1 유형 영역의 상기 제 1 전도성 유형과 같은 유형의 물질을 포함하는 것인 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    제 1 전도성 유형을 포함하는 제 1 유형 영역;
    제 2 전도성 유형을 포함하는 제 2 유형 영역;
    상기 제 1 유형 영역과 상기 제 2 유형 영역 사이에 확장된 채널 영역; 및
    상기 채널 영역의 적어도 일부를 둘러싸는 게이트 전극 - 상기 게이트 전극의 제 2 게이트 에지는 상기 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리되고, 상기 제 2 거리는 상기 채널 영역의 채널 길이의 20 % 내지 70 % 임 -
    을 포함하는 반도체 디바이스.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 전도성 유형을 포함하는 제 1 유형 영역을 형성하는 단계;
    제 2 전도성 유형을 포함하는 제 2 유형영역을 형성하는 단계;
    상기 제 1 유형 영역과 상기 제 2 유형 영역 사이에 채널 영역을 형성하는 단계; 및
    상기 채널 영역의 적어도 일부를 둘러싸는 게이트 전극을 형성하는 단계 - 상기 게이트 전극의 제 1 게이트 에지는 상기 제 1 유형 영역의 제 1 유형 영역 에지로부터 제 1 거리로 분리되고, 상기 게이트 전극의 제 2 게이트 에지는 상기 제 2 유형 영역의 제 2 유형 영역 에지로부터 제 2 거리로 분리되며, 상기 제 1 거리는 상기 제 2 거리보다 짧음 -
    를 포함하는 반도체 디바이스를 형성하는 방법.
  9. 제 8 항에 있어서,
    웰 영역 내에 상기 제 1 유형 영역 또는 상기 제 2 유형 영역 중 적어도 하나를 형성하는 단계
    를 더 포함하는 반도체 디바이스를 형성하는 방법.
  10. 제 8 항에 있어서,
    상기 제 2 거리가 상기 채널 영역의 채널 길이의 20 % 내지 70 %가 되도록 상기 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 디바이스를 형성하는 방법.
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CN104115273B (zh) * 2011-12-19 2017-10-13 英特尔公司 高电压场效应晶体管
US9356020B2 (en) 2013-09-12 2016-05-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement
US20150097228A1 (en) * 2013-10-07 2015-04-09 Nanya Technology Corporation Method for manufacturing semiconductor device
US10242148B2 (en) * 2014-08-25 2019-03-26 Mediatek Inc. Integrated circuit and routing design of the same
US10903371B2 (en) * 2016-01-07 2021-01-26 Lawrence Livermore National Security, Llc Three dimensional vertically structured MISFET/MESFET
US11018253B2 (en) 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
KR101802055B1 (ko) * 2016-02-16 2017-11-27 한국과학기술원 수직 집적 전면-게이트 다층 나노선 채널 기반의 무접합 트랜지스터 및 그 제작 방법
WO2017171824A1 (en) * 2016-03-31 2017-10-05 Intel Corporation High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
US10340370B2 (en) * 2016-12-07 2019-07-02 Qualcomm Incorporated Asymmetric gated fin field effect transistor (FET) (finFET) diodes
KR20180066746A (ko) 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN108695382B (zh) 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108878521B (zh) * 2017-05-09 2021-10-15 中芯国际集成电路制造(上海)有限公司 垂直隧穿场效应晶体管及其形成方法
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
US10062752B1 (en) * 2017-10-25 2018-08-28 International Business Machines Corporation Fabrication of nanowire vertical gate devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348642B1 (en) 1990-08-15 2002-02-19 Calgene, Llc Ricinus communis β-ketoacyl-ACP synthase nucleic acids
US6744083B2 (en) * 2001-12-20 2004-06-01 The Board Of Regents, The University Of Texas System Submicron MOSFET having asymmetric channel profile
WO2004001801A2 (en) * 2002-06-19 2003-12-31 The Board Of Trustees Of The Leland Stanford Junior University Insulated-gate semiconductor device and approach involving junction-induced intermediate region
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6800885B1 (en) * 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
JP2006128506A (ja) * 2004-10-29 2006-05-18 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
WO2009057194A1 (ja) 2007-10-29 2009-05-07 Unisantis Electronics (Japan) Ltd. 半導体構造及び当該半導体構造の製造方法
US20110147840A1 (en) * 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
WO2011162725A1 (en) * 2010-06-25 2011-12-29 Agency For Science, Technology And Research Nanowire transistor and method for manufacturing a nanowire transistor
CN102637738B (zh) * 2011-02-11 2015-01-07 立锜科技股份有限公司 高压多栅极元件及其制造方法
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
US8759939B2 (en) * 2012-01-31 2014-06-24 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone

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