KR20150089742A - 튜너블 배리어를 구비한 그래핀 트랜지스터 - Google Patents
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Abstract
튜너블 배리어를 구비한 그래핀 트랜지스터가 개시된다. 개시된 그래핀 트랜지스터는 반도체 기판 상에 배치된 절연박막과, 상기 절연박막 상의 그래핀층과, 상기 그래핀층의 일단부와 연결된 제1전극과, 상기 그래핀층의 타단부로부터 이격되며 상기 반도체 기판과 접촉하는 제2전극과, 상기 그래핀층 상의 게이트 전극을 포함한다. 상기 반도체 기판 및 상기 그래핀층 사이에 튜너블 에너지 배리어가 형성된다.
Description
그래핀층과 반도체 사이에 절연 박막을 개재한 튜너블 반도체 배리어를 구비한 트랜지스터에 관한 것이다.
2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지는 그래핀은, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 채널 폭을 10nm 이하로 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
최근에는 그래핀 및 반도체의 접합에 의해 생성되는 쇼트키 배리어를 이용한 그래핀 트랜지스터가 연구되고 있다.
그러나, 그래핀 트랜지스터는 그래핀-반도체 접합에서 발생하는 페르미 레벨 피닝에 의해 온 전류 및 오프 전류가 낮으며 따라서 구동전압이 증가할 수 있다.
실시예들에 따른 튜너블 배리어를 구비한 그래핀 트랜지스터는 그래핀층 및 반도체 사이에 절연박막을 배치한 그래핀 트랜지스터를 제공한다.
일 실시예에 따른 튜너블 배리어를 구비한 그래핀 트랜지스터는:
반도체 기판;
상기 반도체 기판 상에 배치된 절연박막;
상기 절연박막 상의 그래핀층;
상기 그래핀층의 일단부와 연결된 제1전극;
상기 그래핀층의 타단부로부터 이격되며 상기 반도체 기판과 접촉하는 제2전극;
상기 그래핀층을 덮는 게이트 절연층; 및
상기 게이트 절연층 상의 게이트 전극;을 구비하며,
상기 반도체 기판 및 상기 그래핀층 사이에 에너지 배리어가 형성된 튜너블 배리어를 구비한다.
상기 절연박막은 1nm - 4nm 두께를 가질 수 있다.
상기 절연박막은 Al2O3, HfO2, TiO2, Si3N4 를 포함할 수 있다.
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함할 수 있다.
상기 그래핀층과 상기 제2전극 사이의 갭은 1nm - 30nm일 수 있다.
상기 반도체 기판 상에서 상기 제1전극과 대응되는 위치에서 상기 그래핀층과 상기 반도체층 사이의 절연층을 더 포함할 수 있다.
상기 트랜지스터는 상기 반도체 기판의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터이다.
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 에너지 배리어가 변할 수 있다.
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어질 수 있다.
다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 트랜지스터는:
백게이트 기판;
상기 기판 상의 게이트 절연층;
상기 게이트 절연층 상의 그래핀층;
상기 그래핀층에서 상기 제1영역에 형성된 제1전극; 및
상기 그래핀층 상에서 상기 제1영역과 이격된 제2영역 상에 순차적으로 적층된 반도체층, 절연박막 및 제2전극;을 구비하며,
상기 반도체층 및 상기 그래핀층 사이에 에너지 배리어가 형성된다.
실시예들에 따른 튜너블 배리어를 구비한 그래핀 트랜지스터는 그래핀과 반도체 사이에 절연 박막을 개재하여 그래핀의 피닝현상을 방지하며, 따라서 그래핀 및 반도체 사이의 에너지 장벽의 높이를 감소시킨다. 이에 따라, 그래핀 트랜지스터의 구동 전압이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 트랜지스터를 개괄적으로 보여주는 단면도다.
도 2는 도 1의 구조에서 절연박막이 없는 n형 그래핀 트랜지스터에서의 에너지 밴드 다이어그램이다.
도 3a 및 도 3b는 도 1의 그래핀 트랜지스터의 작용을 설명하는 밴드 다이어그램이다.
도 4는 절연박막이 없는 p형 그래핀 트랜지스터에서의 에너지 밴드 다이어그램이다.
도 5a 및 도 5b는 도 1의 그래핀 트랜지스터의 작용을 설명하는 밴드 다이어그램이다.
도 6은 다른 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 트랜지스터를 개괄적으로 보여주는 단면도다.
도 2는 도 1의 구조에서 절연박막이 없는 n형 그래핀 트랜지스터에서의 에너지 밴드 다이어그램이다.
도 3a 및 도 3b는 도 1의 그래핀 트랜지스터의 작용을 설명하는 밴드 다이어그램이다.
도 4는 절연박막이 없는 p형 그래핀 트랜지스터에서의 에너지 밴드 다이어그램이다.
도 5a 및 도 5b는 도 1의 그래핀 트랜지스터의 작용을 설명하는 밴드 다이어그램이다.
도 6은 다른 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 트랜지스터를 개괄적으로 보여주는 단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 트랜지스터(100)를 개괄적으로 보여주는 단면도다.
도 1을 참조하면, 기판(110) 상에 절연 박막(120)이 형성되어 있다. 절연 박막(120)의 일 영역에 절연층(130)이 형성된다. 절연층(130) 상에는 그래핀층(140)이 형성된다. 그래핀층(140)은 절연층(130)으로부터 절연 박막(120) 상으로 연장되어서 절연박막(120)과 직접 접촉한다. 그래핀층(140) 상에서 절연층(130)과 마주보게 제1전극(151)이 배치된다. 기판(110) 상에서 제1전극(151)과 이격되게 제2전극(152)이 배치된다. 제2전극(152)은 기판(110)과 접촉되게 형성될 수 있다. 제2전극(152)은 그래핀층(140)과 이격되게 형성된다. 그래핀층(140) 및 제2전극(152) 사이의 이격 거리(d)는 대략 1nm - 30nm 일 수 있다. 기판(110) 상에는 그래핀층(140)의 일부를 덮는 게이트 절연층(160)이 형성되어 있다. 게이트 절연층(160) 상에는 게이트 전극(170)이 형성된다.
기판(110)은 반도체 기판이다. 반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 반도체 기판(110)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 반도체 기판(110)은 그래핀층(140)을 사이에 두고 게이트 전극(170)과 마주보도록 배치된다.
절연 박막(120)은 실리콘 옥사이드 보다 밴드갭이 작은 물질로 형성될 수 있다. 예컨대, 절연 박막(120)은 Al2O3, HfO2, TiO2, Si3N4 등으로 형성될 수 있다. 절연 박막(120)은 CVD, 열 증착법(thermal evaporator), 전자빔 증착법 (e-beam evaporator), 원자층 증착법(atomic layer deposition; ALD), 스퍼터링 등을 사용하여 형성할 수 있다. 절연 박막(120)은 대략 1nm~4nm 두께로 형성될 수 있다. 절연 박막(120)이 1nm 두께 보다 얇게 형성되는 경우 절연 박막(120)에 홀이 형성될 수 있으며, 이에 따라 그래핀층(140)이 직접 기판(110)과 접촉될 수 있다.
절연 박막(120)이 4nm 보다 두껍게 형성되는 경우 절연 박막(120)의 터널링 저항이 증가하며, 이에 따라 절연 박막(120)을 터널링하는 전류가 감소할 수 있다. 이에 대해서는 후술된다.
절연층(130)은 제1전극(151)과 제1전극(151) 하부의 그래핀층(140)이 반도체 기판(110)과 접촉하는 것을 방지한다. 절연층(130)은 드레인 전압이 반도체 기판(110)에 영향을 미치는 것을 최소화한다. 절연층(130)은 생략될 수도 있다. 절연층(130)은 절연 박막(120)과 동일한 물질로 형성되거나, 실리콘 옥사이드, 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(140)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(130)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(140)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
제1전극(151)과 제2전극(152)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(151)과 제2전극(152)은 금속 또는 폴리실리콘으로 형성될 수 있다.
게이트 절연층(160)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
튜너블 배리어를 구비한 그래핀 트랜지스터(100)는 반도체 배리어인 반도체 기판(110)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 반도체 기판(110)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 트랜지스터(100)는 n형 트랜지스터가 되며, 반도체 기판(110)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 p형 트랜지스터가 된다.
도 2는 도 1의 구조에서 절연박막이 없는 n형 그래핀 트랜지스터에서의 에너지 밴드 다이어그램이다. 도 1의 구성요소와 실질적으로 동일한 구성요소는 동일한 참조번호를 사용한다.
도 2를 참조하면, 게이트 전극(170) 에 게이트 전압이 인가되지 않은 상태에서, 반도체 기판(110)과 그래핀층(140) 이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 트랜지스터는 n형 반도체 기판(110)을 포함하므로, 메인 캐리어는 전자가 된다. 그래핀층(140) 및 반도체 기판(110) 사이에 에너지 장벽(Eb1)이 형성된다. 에너지 장벽(Eb1)에 의해 캐리어의 이동이 제한된다. 에너지 장벽(Eb1)은 그래핀의 페르미 레벨 피닝 현상에 의해 에너지 장벽(Eb1)이 비교적 크며, 따라서 그래핀 스위칭 소자의 구동전류가 낮게 된다.
도 3a 및 도 3b는 도 1의 그래핀 트랜지스터(100)의 작용을 설명하는 밴드 다이어그램이다.
도 3a는 드레인 전압과 게이트 전압을 인가하기 전의 밴드 다이어그램이다. 그래핀 트랜지스터(100)는 절연 박막(120)의 배치로 그래핀층(140)의 페르미 레벨 피닝 현상이 일어나지 않게 된다. 따라서, 그래핀층(140)의 페르미 레벨은 원래의 위치로 복원되면서 도 2의 에너지 장벽(Eb1) 보다 상대적으로 낮은 에너지 장벽(Eb2)을 가진다.
도 3b를 참조하면, 제1전극(151) 및 제2전극(152) 사이에 소정의 포지티브 드레인 전압을 인가한 상태에서, 게이트 전극(170)에 소정의 포지티브 게이트 전압(+Vg)을 인가하면, 그래핀층(140)의 페르미 레벨이 화살표 A 방향으로 높아지고 에너지 장벽(Eb3)이 더욱 낮아져서 전자가 절연 박막(120)을 터널링해서 반도체 기판(110)으로 이동한다. 이는 게이트 전압(+Vg)에 의해 그래핀 트랜지스터(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 트랜지스터(100)는 전계효과 트랜지스터의 역할을 한다. 그래핀층(14)은 캐리어 통로가 되며, 전통적인 전계효과 트랜지스터의 채널과는 구별된다.
절연 박막(120)의 존재로 구동전류가 높아지며, 따라서, 그래핀 트랜지스터(100)의 구동 전압이 감소된다.
게이트 전압이 증가함에 따라서 반도체 기판(110)의 에너지 장벽(Eb3)은 더 낮아진다. 따라서, 그래핀 트랜지스터(100)의 에너지 장벽은 조절가능하다. 또한, 그래핀 트랜지스터(100)는 튜너블 배리어를 구비한 그래핀 트랜지스터로 불린다.
한편, 드레인 전압으로 네거티브 전압을 인가하면 반도체 기판(110)의 페르미 레벨이 상승하면서 드레인 전류가 상승하며, 드레인 전압으로 포지티브 전압을 인가하면 반도체 기판(110)의 페르미 레벨이 하강하면서 드레인 전류가 낮아 진다. 따라서, 그래핀 트랜지스터(100)는 다이오드 특성을 가질 수 있다.
도 4는 절연박막이 없는 p형 그래핀 트랜지스터에서의 에너지 밴드 다이어그램이다. 도 1의 구성요소와 실질적으로 동일한 구성요소는 동일한 참조번호를 사용한다.
도 4를 참조하면, 게이트 전극(170)에 게이트 전압이 인가되지 않은 상태에서, 반도체 기판(110)과 그래핀층(140) 이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 트랜지스터는 p형 반도체 기판(110)을 포함하므로, 메인 캐리어는 정공이 된다. 그래핀층(140) 및 반도체 기판(110) 사이에 에너지 장벽(Eb1)이 형성된다. 에너지 장벽(Eb1)에 의해 캐리어의 이동이 제한된다. 에너지 장벽(Eb1)은 그래핀의 페르미 레벨 피닝 현상에 의해 에너지 장벽(Eb1)이 비교적 크며, 따라서, 그래핀 스위칭 소자의 구동전류가 낮게 된다.
도 5a 및 도 5b는 도 1의 그래핀 트랜지스터(100)의 작용을 설명하는 밴드 다이어그램이다.
도 5a는 드레인 전압과 게이트 전압을 인가하기 전의 밴드 다이어그램이다. 절연 박막(120)의 배치로 그래핀층(140)의 페르미 레벨 피닝 현상이 일어나지 않게 된다. 따라서, 그래핀 트랜지스터(100)은 상대적으로 낮은 에너지 장벽(Eb2)을 가진다.
도 5b를 참조하면, 제1전극(151) 및 제2전극(152) 사이에 소정의 네가티브 드레인 전압을 인가한 상태에서, 게이트 전극(170)에 소정의 네거티브 게이트 전압(-Vg)을 인가하면, 그래핀층(140)의 페르미 레벨이 화살표 B 방향으로 낮아지고 에너지 장벽(Eb2)이 더욱 낮아져서 정공이 절연 박막(120)을 터널링해서 반도체 기판(110)으로 이동한다. 이는 게이트 전압에 의해 그래핀 트랜지스터(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 트랜지스터(100)는 전계효과 트랜지스터의 역할을 한다. 그래핀층(14)은 캐리어 통로가 되며, 전통적인 전계효과 트랜지스터의 채널과는 구별된다.
또한, 절연 박막(120)의 존재로 구동전류가 높아지며, 따라서, 그래핀 트랜지스터(100)의 구동 전압이 감소된다.
게이트 전압이 증가함에 따라서 반도체 기판(110)의 에너지 장벽(Eb3)은 더 낮아진다. 따라서, 그래핀 트랜지스터(100)의 에너지 장벽(Eb3)은 조절가능하다.
한편, 드레인 전압으로 네거티브 전압을 인가하면 반도체 기판(110)의 페르미 레벨이 상승하면서 드레인 전류가 낮아지며, 드레인 전압으로 포지티브 전압을 인가하면 반도체 기판(110)의 페르미 레벨이 하강하면서 드레인 전류가 상승한다. 따라서, 그래핀 트랜지스터(100)는 다이오드 특성을 가질 수 있다.
도 6은 다른 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 트랜지스터(200)를 개괄적으로 보여주는 단면도다.
도 6을 참조하면, 기판(210) 상에 게이트 절연층(220)이 형성되어 있다. 게이트 절연층(220) 상에는 그래핀층(230)이 형성된다. 그래핀층(230)에서 제1영역(231) 상에는 절연 박막(240), 반도체층(250) 및 제1전극(261)이 순차적으로 적층된다. 그래핀층(230)에서 제1영역(231)과 이격된 제2영역(232) 상에는 제2전극(262)이 형성된다.
제1전극(261)과 제2전극(262)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(261) 및 제2전극(262)은 금속 또는 폴리 실리콘으로 형성될 수 있다.
기판(210)은 백게이트로 작용하며, 불순물로 도핑된 반도체 기판 또는 금속으로 형성될 수 있다.
게이트 절연층(220)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(230)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(230)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(230)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
절연 박막(240)은 실리콘 옥사이드 보다 밴드갭이 작은 물질로 형성될 수 있다. 예컨대, 절연 박막(240)은 Al2O3, HfO2, TiO2, Si3N4 등으로 형성될 수 있다. 절연 박막(240)은 CVD, 열 증착법(thermal evaporator), 전자빔 증착법 (e-beam evaporator), 원자층 증착법(atomic layer deposition; ALD), 스퍼터링 등을 사용하여 형성할 수 있다. 절연 박막(240)은 대략 1nm~4nm 두께로 형성될 수 있다. 절연 박막(240)이 1nm 두께 보다 얇게 형성되는 경우 절연 박막(240)에 홀이 형성될 수 있으며, 이에 따라 그래핀층(230)이 직접 반도체층(250)과 접촉될 수 있다.
절연 박막(240)이 4nm 보다 두껍게 형성되는 경우 절연 박막(240)의 터널링 저항이 증가하며, 이에 따라 절연 박막(240)을 터널링하는 전류가 감소할 수 있다.
반도체층(250)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 반도체층(250)의 두께는 캐리어의 터널링이 가능한 두께로 형성될 수 있으며, 그 두께는 물질에 따라 다르지만, 대략 1nm 10nm 두께로 형성될 수 있다. 반도체층(250)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 반도체층(250)은 도 6에서 보듯이 그래핀층(230)을 사이에 두고 게이트 전극(백게이트 기판(210))과 마주보도록 배치된다.
튜너블 배리어를 구비한 그래핀 트랜지스터(200)는 반도체층(250)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터이다. 즉, 반도체층(250)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 트랜지스터(200)는 n형 트랜지스터가 되며, 반도체층(250)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 트랜지스터(200)는 p형 트랜지스터가 된다.
튜너블 배리어를 구비한 그래핀 트랜지스터(200)의 동작은 상술한 그래핀 트랜지스터(100)의 동작으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 그래핀 트랜지스터 110: 반도체 기판
120: 절연 박막 130: 절연층
140: 그래핀층 151: 제1전극
152: 제2전극 160: 게이트 절연층
170: 게이트 전극
120: 절연 박막 130: 절연층
140: 그래핀층 151: 제1전극
152: 제2전극 160: 게이트 절연층
170: 게이트 전극
Claims (18)
- 반도체 기판;
상기 반도체 기판 상에 배치된 절연박막;
상기 절연박막 상의 그래핀층;
상기 그래핀층의 일단부와 연결된 제1전극;
상기 그래핀층의 타단부로부터 이격되며 상기 반도체 기판과 접촉하는 제2전극;
상기 그래핀층을 덮는 게이트 절연층; 및
상기 게이트 절연층 상의 게이트 전극;을 구비하며,
상기 반도체 기판 및 상기 그래핀층 사이에 에너지 배리어가 형성된 튜너블 배리어를 구비한 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 절연박막은 1nm - 4nm 두께를 가진 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 절연박막은 Al2O3, HfO2, TiO2, Si3N4 를 포함하는 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 그래핀층과 상기 제2전극 사이의 갭은 1nm - 30nm인 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 반도체 기판 상에서 상기 제1전극과 대응되는 위치에서 상기 그래핀층과 상기 반도체층 사이의 절연층을 더 구비하는 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 트랜지스터는 상기 반도체 기판의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터인 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 에너지 배리어가 변하는 그래핀 트랜지스터. - 제 1 항에 있어서,
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어진 그래핀 트랜지스터. - 백게이트 기판;
상기 기판 상의 게이트 절연층;
상기 게이트 절연층 상의 그래핀층;
상기 그래핀층에서 상기 제1영역에 형성된 제1전극; 및
상기 그래핀층 상에서 상기 제1영역과 이격된 제2영역 상에 순차적으로 적층된 반도체층, 절연박막 및 제2전극;을 구비하며,
상기 반도체층 및 상기 그래핀층 사이에 에너지 배리어가 형성된 튜너블 배리어를 구비한 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 그래핀층은 상기 제2전극과 이격된 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 절연박막은 1nm - 4nm 두께를 가진 이루어진 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 절연박막은 Al2O3, HfO2, TiO2, Si3N4 를 포함하는 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 반도체층은 1nm - 10nm 두께를 가진 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 그래핀 트랜지스터는 상기 반도체층의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터인 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 에너지 배리어가 변하는 그래핀 트랜지스터. - 제 10 항에 있어서,
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어진 그래핀 트랜지스터.
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