TW201431087A - 鰭型場效電晶體與半導體裝置之製造方法 - Google Patents

鰭型場效電晶體與半導體裝置之製造方法 Download PDF

Info

Publication number
TW201431087A
TW201431087A TW102147388A TW102147388A TW201431087A TW 201431087 A TW201431087 A TW 201431087A TW 102147388 A TW102147388 A TW 102147388A TW 102147388 A TW102147388 A TW 102147388A TW 201431087 A TW201431087 A TW 201431087A
Authority
TW
Taiwan
Prior art keywords
fin
region
dry
width
gate structure
Prior art date
Application number
TW102147388A
Other languages
English (en)
Other versions
TWI524531B (zh
Inventor
Jean-Pierre Colinge
Kuo-Cheng Ching
Zhiqiang Wu
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201431087A publication Critical patent/TW201431087A/zh
Application granted granted Critical
Publication of TWI524531B publication Critical patent/TWI524531B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體裝置之製造方法，包括提供一基板，具有延伸自一第一表面(例如頂面)之一鰭部。該鰭部包括不同組成物之一第一區(幹區)與一第二區(主動區)。該鰭部之該第一區經過修改，例如藉由蝕刻及/或氧化該鰭部之該第一區之方式，以減少半導體材料之一寬度。此方法接著繼續提供一閘極結構於該鰭部之該第二區上。本發明亦提供了包括一種具有減少寬度之半導體材料之幹區之鰭型場效電晶體。

Description

鰭型場效電晶體與半導體裝置之製造方法
本發明係關於積體電路製作，且特別是關於一種鰭型場效電晶體以及一種半導體裝置之製造方法。
為了追求更高的元件密度、更佳表現及更低成本，半導體工業已演進至奈米技術製程節點。隨著演進的進行，起因於製造與設計問題等挑戰促成了如鰭型場效電晶體裝置(finFET device)之三維設計的發展。典型之鰭型場效電晶體係藉由如蝕刻基板之一矽層之一部所形成之延伸自一基板處之極薄之一垂直”鰭部”(或鰭結構，fin or fin-like structure)所形成。此鰭部通常包括矽，並形成了電晶體裝置之主體(body)。電晶體之通道則形成於垂直延伸的鰭部之內。閘極則形成(例如包覆(wrapping))於鰭部之上。此類型之閘極允許了對於通道之更大控制情形。然而，仍存在有對於閘極的更大控制情形的需求。施行上述控制之方法則包括了完全環繞閘極(gate-all-around)及/或奧米茄(omega)結構或準環繞(quasi-surround)結構的採用。同樣地，準環繞結構的製作於導入至絕緣層上覆矽基板(SOI substrate)時，其形成遭遇了製程挑戰。
因此，於現今具有較佳控制情形之閘極結構之製 造方法對於部分用途為足夠時，仍可能需要額外之改善情形。
依據一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供一基板，具有延伸自一第一表面之一鰭部，其中該鰭部包括具有半導體材料之第一組成物之一第一區以及上覆之具有半導體材料之第二組成物之第二區，其中該第二組成物係不同於該第一組成物；修改該鰭部之該第一區，以減少該半導體材料之該第一組成物之一數量；以及形成一閘極結構於該鰭部之該第二區上。
依據又一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供一主體半導體基板；成長一第一磊晶層於該主體半導體基板上；成長一第二磊晶層於該第一磊晶層上；形成包括該第一磊晶層與該第二磊晶層之一鰭元件；蝕刻該鰭元件之該第一磊晶層，以形成具有少於該鰭元件之該第二磊晶層之一寬度之一寬度之一幹區；以及形成一電晶體之一通道區於該鰭元件之該第二磊晶層內。
依據另一實施例，本發明提供了一種鰭型場效電晶體，包括：一基板；一鰭部，設置於該基板上，其中該鰭部包括一非主動區、位於該非主動區上之一幹區、以及位於該幹區上之一主動區，其中該幹區具有一第一寬度而該主動區具有一第二寬度，該第一寬度少於該第二寬度，且其中該幹區具有一第一組成物而該主動區具有一第二組成物，該第二組成物不同於該第一組成物；以及一閘極結構，設置於該主動區上。
為讓本發明之上述目的、特徵及優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧製造方法
102、104、106、108‧‧‧步驟
200‧‧‧半導體裝置
202‧‧‧鰭部
204‧‧‧主動區
206‧‧‧幹區
208‧‧‧非主動區
210‧‧‧閘極結構
210a‧‧‧閘極介電層
210b‧‧‧閘極電極層
210c‧‧‧介面層
212‧‧‧閘極電極
214‧‧‧隔離元件
400‧‧‧製造方法
402、404、406、408、410‧‧‧步驟
502‧‧‧基板
504‧‧‧主體層
506‧‧‧第一層
508‧‧‧第一層
602‧‧‧鰭部
604‧‧‧主動區
606‧‧‧幹區
608‧‧‧非主動區
1000‧‧‧製造方法
1002、1004、1006、1008、1010、1012‧‧‧步驟
1102‧‧‧鰭部
1104‧‧‧氧化區
1202‧‧‧鰭部
1204‧‧‧氧化區
1402‧‧‧隔離元件
1502‧‧‧幹區
1602‧‧‧幹區
1702‧‧‧幹區
1704‧‧‧氧化材料
1800‧‧‧鰭型場效電晶體
1802‧‧‧幹區
1804‧‧‧氧化部
1806‧‧‧半導體材料部
1808‧‧‧間隔物元件
1810‧‧‧介電層/層間介電層
1900‧‧‧鰭型場效電晶體裝置
1902‧‧‧幹區
1904‧‧‧氧化部
1904a‧‧‧第一部
1904b‧‧‧第二部
1906‧‧‧半導體材料部
2000‧‧‧鰭型場效電晶體裝置
2002‧‧‧幹區
2004‧‧‧氧化部
2006‧‧‧半導體材料部
2100‧‧‧鰭型場效電晶體裝置
2102‧‧‧幹區
2104‧‧‧氧化部
2106‧‧‧半導體材料部
2200‧‧‧鰭型場效電晶體裝置
2202‧‧‧幹區
2204‧‧‧氧化部
2206‧‧‧半導體材料部
2300‧‧‧鰭型場效電晶體裝置
2302‧‧‧幹區
2302a‧‧‧第一部
2302b‧‧‧第二部
2304‧‧‧氧化部
2306‧‧‧半導體材料部
2400‧‧‧鰭型場效電晶體裝置
2402‧‧‧幹區
2404‧‧‧氧化部
2406‧‧‧半導體材料部
2500‧‧‧鰭型場效電晶體裝置
2502‧‧‧幹區
2504‧‧‧氧化部
2506‧‧‧半導體材料部
Wa‧‧‧寬度
Ws‧‧‧寬度
Ws1‧‧‧寬度
Ws2‧‧‧寬度
Ws3‧‧‧寬度
Wp‧‧‧寬度
t1‧‧‧厚度
t2‧‧‧厚度
第1圖為一流程圖，顯示了依據本發明之一實施例之一種鰭型場效電晶體裝置(finFET device)之製造方法。
第2圖為一立體圖，顯示了依據本發明之一實施例之一種鰭型場效電晶體裝置。值得注意的是，如下文討論般，僅顯示了一鰭型場效電晶體元件之一部(例如是一閘極結構之四分之一)。
第3圖為一剖面圖，顯示了依據本發明之另一實施例之一種鰭型場效電晶體裝置。
第4圖為一流程圖，顯示了依據本發明之一實施例之具有一蝕刻幹區(etched stem region)之一種鰭型場效電晶體裝置之製造方法。
第5-9圖為一系列剖面圖，顯示了依據如第4圖所示之製造方法中之一或多個步驟所製作出之一鰭型場效電晶體裝置之一實施例。
第10圖為一流程圖，顯示了依據本發明之一實施例之具有一氧化幹區(oxidized stem region)之一種鰭型場效電晶體裝置之製造方法。
第11-17圖為一系列剖面圖，顯示了依據如第10圖所示之製造方法中之一或多個步驟所製作出之一鰭型場效電晶體裝置之多個實施例。
第18a、18b、19a、19b、20a、20b、21a、21b、22a、22b、23a、23b圖為一系列剖面圖，顯示了依據本發明之一實施例之一製造方法中之一或多個步驟所製作出之一鰭型場效電晶體裝置之多個實施例。
第24a、24b、25a、25b圖為一系列剖面圖，顯示了依據本發明之一實施例之一製造方法中之一或多個步驟所製作出之一p通道鰭型場效電晶體裝置之多個實施例。
可以理解的是，於下文中提供了用於施行本發明之不同特徵之多個不同實施例，或範例。基於簡化本發明之目的，以下描述了元件與設置情形之特定範例。然而，此些元件與設置情形僅作為範例之用而非用於限制本發明。此外，於描述中關於於一第二元件之上或上之第一元件的形成可包括了第一元件與第二元件係為直接接觸之實施情形，且亦包括了於第一元件與第二元件之間包括了額外元件之實施情形，因而使得第一元件與第二元件之間並未直接接觸。基於簡化與清楚之目的，多個元件可任意地繪示為不同之尺寸。
第1圖為一流程圖，顯示了依據本發明之各個層面之一種鰭型場效電晶體裝置(FinFET device)之製造方法100。可以理解的是可於如第1圖所示之製造方法100之前、之中或之後施行額外步驟，且於此方法之其他實施例中，可取代或消除於下文中所述之部分步驟。於下文中所述，關於鰭型場效電晶體裝置之描述係指包括了奈米線電晶體(nanowire transistor)之任何鰭基、多重閘極電晶體(fin-based,multi-gate transistor)。在此描述之鰭型場效電晶體裝置可位於一微處理器、記憶胞、及/或其他積體電路之內。
製造方法100起始於步驟102，首先提供一半導體基板。此基板可為如包括結晶之矽及/或鍺之元素態半導體材料、如包括碳化矽、砷化鎵之化合物半導體材料、如包括磷化鎵、磷化銦、砷化銦及/或銻化銦之III-V族半導體材料、如包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或、GaInAsP之合金半導體材料或其組合。此半導體基板可包括經過適當摻雜(例如p型導電性或n型導電性)之多個區域。此半導體基板可能並非為一絕緣層上覆矽基板(SOI substrate)，或換句話說為一主體半導體基板(bulk semiconductor substrate)。於其他實施例中，此半導體基板為一絕緣層上覆矽基板(SOI substrate)。此基板可包括數個磊晶層，且例如稱為一多膜層基板(multilayer substrate)。
製造方法100接著繼續步驟104，形成延伸自基板之一鰭元件(或鰭部)。可形成數個鰭部，因而使得可於此些鰭部之間插入有如淺溝槽隔離(STI)元件之數個隔離區。此些鰭狀物可包括如矽(矽鰭部)之任何適當材料。於一實施例中，此些鰭部可包括成長於主體半導體基板上及/或主體半導體基板本身之如一或多個磊晶層之多重膜層。鰭部可藉由包括不同之沉積、微影、蝕刻、磊晶、及/或其他適當製程之任一適當製程所形成。微影製程之一範例可包括形成一光阻層(阻劑)以覆蓋基板(例如為位於一矽層或其他磊晶層上)、曝光光阻以形成一圖案、施行一曝光後烘焙製程、以及顯影此光阻以形成包括此 光阻之一遮蔽元件。可接著採用反應性離子蝕刻製程及/或其他適當製程以蝕刻矽層而形成鰭部。或者，此些鰭部可藉由一雙重圖案微影(DPL)製程所形成。雙重圖案微影為藉由將圖案分成兩交錯圖案而於一基板上製作出一圖案之方法。雙重圖案微影可達成更強之元件(例如鰭部)密度。可使用包括雙重曝光(例如採用兩組光罩)之多種雙重圖案微影、形成鄰近元件之間隔物以及移除元件以形成間隔物之圖案、固定阻劑及/或其他適當製程之多種雙重圖案微影。再次地，每一鰭部可包括多重膜層(例如主體半導體基板以及覆蓋之磊晶層)。或者，可於淺溝槽隔離元件內之開口內磊晶成長一鰭部。舉例來說，可藉由蝕刻基板內之矽鰭部以製作出此些開口或孔洞、於此些鰭部之間的空間內填入淺溝槽隔離物，以及接著蝕刻去除此些鰭部以形成此些開口。
製造方法100接著進行步驟106，於延伸自基板的鰭結構(亦稱為鰭部)內形成一幹區(stem region)。此幹區包括了位於鰭部之主動區下之鰭部之區域。鰭部之主動區可提供了與此鰭部相關之電晶體裝置(即鰭型場效電晶體)之通道區。相較於主動區，幹區之寬度可為減少的、部分被氧化的、全部被氧化的及/或經減少於鰭部之主動區下方之導電區其他適合方法所處理(值得注意的是，相對於裝置之閘極長度之鰭部的尺寸於下文中係如以下討論之剖面圖中所示般稱為其寬度)。於下文中將進一步解說形成幹區之數個實施例。
幹區可形成於鰭部之具有一特定組成物之一部內，其例如為不同於鰭部之主動區之組成物。於一實施例中， 幹區包括了相較於鰭部之主動區的組成物而經過選擇性蝕刻及/或選擇性氧化之一組成物。幹區可包括一第一磊晶層，而主動區可包括一第二磊晶層。鰭部之一非主動區(passivation region)可位於幹區之下。於一實施例中，非主動區可具有主體半導體基板之一組成物。
於一實施例中，幹區係於一置換閘極(replacement-gate)或閘極最後(gate-last)方法中形成(例如修改原先形成之鰭部)。於一實施例中，於鰭部形成之後，於其上形成一假閘極(dummy gate)。間隔物元件以及環繞之層間介電層可形成並環繞假閘極結構。接著移除此假閘極結構而形成一溝槽。幹區的形成(例如蝕刻及或氧化)可於溝槽所提供之開口內施行。
方法100接著繼續步驟108，形成閘極結構於鰭狀物之主動區上。閘極結構可藉由一置換閘極或閘極最後方法(例如形成於前述之溝槽內)所形成。閘極結構可包括一閘極介電層、一閘極電極層、及/或如上蓋層、介面層、功函數層、擴散/阻障層等其他之適當膜層。可圖案化閘極結構及/或鰭部，以使得閘極結構可包裹圍繞(wrap around)鰭結構之一部。舉例來說，閘極結構可接觸至少鰭結構之主動區的至少三個表面(例如頂面與相對之數個側面)。於另一實施例中，閘極可包裹環繞(wrap around)或準環繞(quasi-around)此鰭結構，使得閘極結構接觸了鰭結構之主動區的一第四表面(例如底面)。於下文中，如此之閘極可稱為為一奧米茄閘極(omega-gate)或準環繞閘極(quasi-around gate)結構。
閘極介電層可包括如氧化矽、氮化矽、高藉墊償數介電材料、其他適當介電材料、及/或其組合。高介電常數介電材料之範例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、其他適當之高介電常數介電材料、及/或其組合。閘極電極包括了任何適當材料，例如為多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當材料、及/或其組合。可採用閘極最後或置換閘極方法以形成此閘極結構。數個源極/汲極區元件可形成於位於鰭結構之主動區之兩側上延伸部之上。此些源極/汲極區可採用離子佈值、擴散、雷射回火、磊晶成長、及/或其他適當製程所形成。
製造方法100可採用如第4圖與第10圖所分別顯示製造方法400與製造方法1000之下述任一方法而施行。製造方法100之部分實施例的功效或其部分功效可包括如改善次臨界斜率(擺幅)(subthreshold slope(swing))。次臨界斜率的改善可增加相關電晶體之Ion/Ioff比例。如此可降低供應電壓及/或功率消耗。製造方法100或其部分亦可提供相關電晶體之汲極引致能障下降(Drain-Induced Barrier Lowering，DIBL)的改善情形，其亦可改善裝置的表現。
第2-3圖顯示了具有一鰭部(fin)202之一種半導體裝置200之一實施例之一部。此半導體裝置200係繪示為一鰭型場效電晶體裝置(例如一電晶體)或其任一部份(例如一鰭部)。值得注意的是，第2圖僅顯示了半導體裝置200之一部。舉例來 說，僅顯示了半導體裝置200之四分之一或四分之一圓(例如面向鰭部202之中央線向下之一側的以及橫跨鰭部中央線之一側之一部)，而未顯示其鏡像。可更理解的是，於半導體裝置200之其他實施例中，可於半導體裝置200內增加額外元件，且部分之下述元件可被取代或消除。
鰭部202包括一主動區(passive region)204、一幹區(stem region)206、與一非主動區(passive region)208。半導體裝置200之通道(channel)可形成於主動區204內。如圖所示之幹區206可具有少於主動區204之寬度Wa及/或非主動區208之寬度Wp之一寬度Ws。寬度Wp可大體等於寬度Wa。寬度Ws可約為寬度Wa及/或寬度Wp之1-99%。於一實施例中，寬度Ws係約為寬度Wa及/或寬度Wp之40-60%。於另一實施例中，鰭部的寬度(Wa及/或Wp)可約為10奈米而幹區的寬度Ws可約為5奈米。於又一範例中，於一實施例中，鰭部的寬度(Wa及/或Wp)可約為6奈米，而幹區的寬度Ws可約為3奈米。於一實施例中，降低寬度Ws約50%可提供Ioff之約10倍的減少情形。
圖示之閘極結構(及其部份)係位於鰭部202上並環繞之。閘極結構210可包括一閘極介電層210a與一閘極電極210b。然而，可存在有數個其他之膜層。於鄰近閘極結構210處形成有源極/汲極區212。於一實施例中，源極/汲極區212為一磊晶成長半導體。如淺溝槽隔離(STI)元件之一隔離元件214係形成於鄰近鰭部之處。
值得注意的是，於一實施例中，半導體裝置200並非形成於一絕緣層上覆矽(SOI)基板上。舉例來說，半導體裝 置200可形成於一主體(例如半導體)基板上。於其他實施例中，半導體裝置200係形成於一絕緣層上覆矽(SOI)基板上。
值得注意的是，如第2、3圖所示之幹區204僅作為示範之用而非用於限制本發明之範疇。舉例來說，依據本發明其他實施例將於下文中討論，且包括具有減少寬度之鰭部材料之氧化形態的一幹區或大體相似於裝置之主動區及/或非主動區之寬度之一寬度的一幹區。
如前所述，相較於具有固定寬度之鰭部及/或沒有幹區之一傳統鰭型場效電晶體裝置，半導體裝置200可具有表現上的改善。舉例來說，於一實施例中，一幹區的形成具有前述之降低Ioff的功效。而於另一範例中，於一實施例內，一幹區的形成改善了飽和次臨界電壓斜率(SSat)。於又一範例中，於一實施例內，一幹部的形成則改善汲極引致能障下降(DIBL)。
請參照第4圖，顯示了一種鰭型場效電晶體裝置(FinFET device)之製造方法400。此製造方法400可為製造方法100之一實施例，且可大體相似如所前討論之製造方法100及/或半導體裝置200，其對應於第1、2與3圖之情形。第5、6、7、8、9圖顯示了一種鰭型場效電晶體(同樣為沿a-a平面)之一示範實施例之對應於製造方法400之一或多個步驟之剖面圖。
製造方法400起使於步驟402，提供具有至少一磊晶層(epitaxial layer)之一基板。此基板可大體相似參照第1、2及/或3圖之上述情形。此基板可包括數個膜層，例如為具有一或多個磊晶層形成於其上之一主體層(bulk layer)。於一實施例 中，主體層與磊晶層具有不同之組成物。舉例來說，於一實施例中，基板包括具有一矽鍺層(SiGe layer)(例如經磊晶成長或其他沈積所形成)沈積於其上之一矽主體基板(silicon bulk substrate)。如一矽層之另一半導體層可形成於矽鍺層上(例如經磊晶成長或其他沈積所形成)。然而，本發明並非僅限於矽/矽鍺之組合情形。舉例來說，半導體材料之任何組合情形皆可形成於多膜層基板中。於一實施例中，半導體材料包括III-V族材料。半導體材料之範例包括了鍺(Ge)、矽鍺(SiGe)、碳化矽鍺(SiGeC)、碳化矽(SiC)、矽(Si)及/或其他適當材料。如下所示，選擇半導體材料的標準可包括所使用材料之間於氧化率及/或蝕刻率存在有差異性(例如於鰭部之主動區及/或非主動區之蝕刻率/氧化率與於鰭部之幹區之蝕刻/氧化率之間的差異性)。
請參照第5圖所示之範例，首先提供一基板502。基板502為一多膜層基板(multilayer substrate)。此基板502包括一主體層(bulk layer)504、一第一層506與一第二層508。可藉由一磊晶成長製程以形成一個或/多個之第一層506及/或508。第一層506可稱為一幹區形成層(stem-region forming layer)。第一層506可具有不同於主體層504及/或第二層508之一組成物。第一層504之氧化率及/或蝕刻率可不同於第二層508及/或主體層504之氧化率及/或蝕刻率。於一實施例中，第一層506包括了相較於主體層504及/或第二層508之組成物具有增加之蝕刻率及/或氧化率之一組成物。於一實施例中，主體層504與第二層508包括大體相似之組成物。於一實施例中，主體層504 為矽、第二層508為矽、而第一層506為矽鍺(SiGe)。於另一實施例中，主體層504及/或第二層可經過適當摻雜(例如為P型矽)。
製造方法400接著進行步驟404，於基板上形成一或多個鰭部(fin)。此些鰭部可大體相似參照第1、2及/或3圖之上述情形而形成。此些鰭部可分別為一多膜層鰭部(例如包括數個膜層及/或組成物)。請參照如第6圖所示之一範例，鰭部602係形成於基板502內。鰭部602包括了主體層504、第一層506與第二層508。鰭狀物602亦可包括經定義之主動區604、幹區(stem region)606與非主動區608。此些區域將於下述步驟中詳細討論之。
製造方法400接著進行步驟406，形成鄰近且介於此些鰭結構之間之一隔離區。此隔離區可大體相似參照第1、2及/或3圖之上述情形而形成。此隔離區可包括淺溝槽隔離(STI)元件。於一實施例中，隔離區包括如二氧化矽之介電材料。於一實施例中，步驟406可早於步驟404之前實施。請參照第7圖所示範例，於基板502上鄰近於鰭部602之處設置一隔離元件214。於一實施例中，隔離元件214具有大體與幹區606之一表面共平面之一頂面(top surface)。於一實施例中，隔離元件214具有與幹區606之一表面非共平面(例如位於其下或低於其)之一頂面。
製造方法400接著進行步驟408，於鰭部內形成一幹區。於一實施例中。幹區係藉由蝕刻鰭部之一幹區形成區所形成。於一實施例中，可採用反應離子蝕刻、濕蝕刻、乾蝕刻、 及/或適當蝕刻製程蝕刻此幹區形成區。上述蝕刻可於幹區之鰭狀物處形成一減少寬度(鰭部之寬度可對應於定義閘極長度之鰭部之主動區之尺寸)。上述蝕刻可提供鰭部之一幹區具有少於主動區之寬度及/或下方非主動區之寬度之一寬度。請參照第8圖所示範例，鰭部之幹區606係經過蝕刻(即蝕刻第一層506)而使得寬度Ws減少。於一實施例中，此寬度Ws可約為寬度Wa及/或寬度Wp之1-99%。於一實施例中，寬度Ws約為寬度Wa及/或寬度Wp的40-60%。
製造方法400接著進行步驟410，其中閘極結構係形成於鰭部之主動區上。鰭部之主動區覆蓋了於步驟408內所提供的之鰭部之幹區。此閘極結構可大體相似參照第1、2及3圖之上述情形。於一實施例中，閘極結構包括了一閘極介電層與一閘極電極層。請參照第9圖範例，閘極結構210係設置於鰭部604之主動區上。閘極結構210包括一閘極介電層210b與一閘極電極層210a。
於一實施例中，步驟410包括採用閘極最後或置換閘極方法之以形成一金屬閘極結構。於一實施例中，早於鰭部之幹區(例如藉由步驟408之蝕刻)形成前，於鰭部上形成一假閘極(例如多晶矽)結構。接著移除此假閘極結構之一部，而留下之環繞之間隔物與介電材料(例如層間介電層)之材料定義出可用於形成置換閘極之一溝槽。假閘極(例如多晶矽)的移除露出了下方之鰭部結構。可參照步驟408而接著蝕刻露出之鰭部以形成前述之幹區。如此提供了用於蝕刻鰭狀物之幹區的一自對準蝕刻。
請參照第10圖，顯示了一種鰭型場效電晶體裝置(FinFET device)之製造方法1000。此製造方法1000可為製造方法100之一實施例，且可大體相似如所前討論之製造方法100及/或半導體裝置200，其對應於第1、2與3圖之情形。第5、6、7、8、11與12圖顯示了一種鰭型場效電晶體(同樣為沿第2圖內a-a平面之剖面圖)之一示範實施例之對應於製造方法1000之一或多個步驟之剖面圖。
製造方法1000起使於步驟1002，提供具有數個(例如兩個)磊晶層(epitaxial layer)形成於其上之一主體半導體基板。步驟1002可大體相似大體相似參照第14圖之上述步驟402之情形。第5圖繪示了一示範實施例，且其如前所述一樣。製造方法1000接著進行步驟1004，形成延伸自基板之一鰭部或數個鰭部。鰭部包括一或數個磊晶層以及主體半導體材料。步驟1004可大體相似參照第4圖之上述步驟404之情形。第6圖顯示了一示範實施例並如前所述。製造方法1000接著進行步驟1006，於鄰近及/或介於鰭結構之間形成一隔離區。步驟1006可大體相似參照第4圖之上述步驟406之情形。第7圖顯示了一示範實施例並如前所述。
製造方法1000接著進行步驟1008，於鰭部內形成一幹區。步驟1008可大體相似參照第4圖之上述步驟408之情形。第8圖繪示了一示範實施例並如前所述。於一實施例中，幹區係藉由參照第8圖所示之上述情形之減少鰭部之一幹區形成區之一寬度而形成。
製造方法1000接著進行步驟1010，以氧化幹區。 於一實施例中，於參照前述步驟1008之上述幹區蝕刻製程之後氧化幹區。於另一實施例中，可早於蝕刻之前或於蝕刻同時氧化幹區。於一實施例中，幹區包括了可氧化成矽鍺氧(SiGeO)之矽鍺。然而，其亦可包括其他組成物，例如二氧化矽、SiGeCO、SiCO、GeO、及/或其他適當氧化物(oxides)。
於一實施例中，係部分氧化幹區。第11圖繪示了具有部分氧化一幹區606所形成氧化區(oxidized region)1104之一鰭部1102之一實施例。氧化區1104並非延伸穿過幹區606。幹區606可具有一寬度Ws，大體相似於前述情形。於一實施例中，氧化區1104為SiGeO。然而，其亦可包括其他組成物，例如二氧化矽、SiGeCO、SiCO、GeO2、及/或其他適當氧化物(oxides)。
於另一實施例中，則完全地氧化此幹區。第12圖繪示了具有大體完全氧化之一幹區606之一鰭部1202之一實施例。氧化區1204延伸通過了幹區606。幹區606可具有一寬度Ws，大體相似於前述情形。於一實施例中，氧化區1204係為SiGeO。然而，，其亦可包括其他組成物，例如二氧化矽、SiGeCO、SiCO、GeO2、及/或其他適當氧化物(oxides)。
製造方法1000接著進行步驟1012，形成一閘極結構於鰭部之主動區上。步驟1012可大體相似參照第4圖之步驟410之上述情形。鰭部之主動區覆蓋了由步驟1008與1010所提供之鰭部之幹區。請參照第13圖所示之範例，閘極結構210係設置於鰭部1102之主動區上。閘極結構210包括了一閘極介電層210b與一閘極電極層210a。值得注意的是，第13圖繪示了形 成於鰭部1102上之一閘極結構。於其他實施例中，可於鰭部1202上形成包括了完全氧化之幹區606之大體相似之一閘極結構。
於一實施例中，步驟1012包括了閘極最後或置換閘極技術一部中之形成一金屬閘極。於一實施例中，早於形成或處理鰭部之幹區(例如於步驟1008及/或1010中之蝕刻及/或氧化)之前，形成一假閘極(例如多晶矽)結構於鰭部上。接著移除假閘極結構之一部，而於基板上留下如間隔物與介電材料(例如層間介電層)並定義出用於形成置換閘極之一溝槽。假閘極結構的移除露出了鰭結構。接著參照前述之步驟1008及/或1010蝕刻及/或氧化露出之鰭結構，以形成幹區。如此提供了鰭部之幹區的一自對準製程，例如蝕刻。
於前述製造方法1000所討論以及如第7、8、9、11、12所示之一實施例中，形成於數個鰭部之間之隔離區的頂面大體與幹區之一底面共平面。然而，亦可能包括下述之其他型態。
舉例來說，於製造方法1000之步驟1006之其他實施例中，形成了一隔離區。此隔離區可形成並鄰近於鰭部，使得隔離結構具有坐落於鰭部之幹區之底面之平面上之一頂面。第14圖為一範例並繪示了具有坐落於第一磊晶層506以及對應之幹區606之底面上之隔離元件1402之一頂面。隔離元件1402可大體相似參照前述第1、2及/或3圖之情形。此隔離區可包括淺溝槽隔離(STI)結構。於一實施例中，此隔離區包括了如二氧化矽之介電材料。
於如此之實施例中，製造方法1000接著進行步驟 1008，形成一幹區於鰭部內。步驟1008可大體相似參照第4圖之步驟408之前述情形。然而，當隔離區覆蓋鰭狀物之幹區之側壁之一部時，幹區之一部並不會受到蝕刻。第15圖繪示了第一磊晶層506經過蝕刻以形成一幹區1502。幹區1502包括具有一寬度Ws之一第一部以及具有一寬度Ws2之一第二部，寬度Ws2可大體相似於寬度Wp。於一實施例中，幹區1502可大體位於第二層508之中央之下。
於一實施例中，製造方法1000接著進行步驟1010，氧化幹區(具有經蝕刻露出之一第一部以及位於隔離結構之頂面下之一第二部)。大體相似於參照步驟1010之前述情形，於一實施例中，幹區包括了可氧化成為矽鍺氧(SiGeO)之矽鍺。然而，其亦可包括其他組成物，例如二氧化矽、SiGeCO、SiCO、GeO2、及/或其他適當氧化物(oxides)。
於一實施例中，幹區係完全地氧化。第16圖顯示了具有完全氧化之一幹區1602之一鰭部之一實施例。此氧化區延伸穿過幹區之寬度。於一實施例中，完全氧化之幹區1602可大體集中於第二層508之中央之下。
於一實施例中，幹區係為部分氧化。第17圖繪示了具有部分氧化之一幹區1702之一鰭部之一實施例。此部分氧化之幹區1702包括了並不延伸穿過幹區(如剩餘之半導體材料506之一部)之一氧化材料(oxidized material)1704。於一實施例中，氧化材料1704為矽鍺氧(SiGeO)，而幹區1702之半導體材料506為矽鍺。然而，其亦可包括其他組成物，例如矽與氧化矽、碳化矽鍺(silicon germanium carbide)與SiGeCO、碳化矽與 SiCO、鍺與氧化鍺(GeO)、及/或其他適當之半導體及其氧化物。值得注意的是，部分氧化之幹區1702可大體集中於第二層508之中央之下。
製造方法1000接著進行步驟1012，形成一閘極結構於鰭部之主動區上。步驟1012可大體相似於前所述。值得注意的是，第13圖顯示了形成於鰭部1102上之一閘極結構。於部分實施例中，於具有如元件1602及/或1702之一幹區之一鰭部上形成有一大體相似閘極結構。
如第16圖及/或17圖所示之範例之實施例可提供如降低介於閘極結構與基板之間的電容值之功效。
第11-17圖顯示了可採用參照第10圖之前述製造方法1000所形成之一鰭型場效電晶體裝置或其數個部分之數個實施例。然而，此些實施例並非用以限制本發明，且亦可形成其他型態之鰭型場效電晶體。舉例來說，幹區之不同型態包括了可能形成之被氧化之幹區與鰭部之部份、氧化之數量或相似物。第18-25圖為數個範例，但並非用以限定本發明。第18-25圖之裝置可採用製造方法1000之一或多個步驟所形成。第18a、19a、20a、21a、22a、23a、24a、與25a係為一剖面圖(如沿第2圖內之線段a-a)。第18a、19a、20a、21a、22a、23a、24a、與25a係為一剖面圖(如沿第2圖內之線段b-b)。換句話說，其即為自源極至汲極之鰭部的剖面圖。
請參照第18a與18b圖，顯示了一鰭型場效電晶體(FinFET)1800。此鰭型場效電晶體1800包括具有一非主動區(passive region)608與一主動區(active region)604之一基板 502。鰭部(fin)之一幹區(stem region)1802係設置於非主動區608與主動區604之間。於鄰近鰭部處設置有數個隔離元件1402。此些隔離元件1402包括了低於幹區1802之頂面之一頂面。閘極結構210係設置於鰭部之主動區604之上。閘極結構210包括一介面層(interface layer)210c、一閘極介電層210a、與一閘極電極層210b。於一實施例中，閘極電極層210b為一金屬閘極電極。於一實施例中，閘極介電層210a為高介電常數(high-k)介電材料。中間層210c可包括如氧化矽及或其他適當材料之一介電材料。於閘極結構210之側壁上設置有間隔物元件(spacer element)1808。於一實施例中，此些間隔物1808係為如氮化矽、二氧化矽、氮氧化矽及/或其組合之介電材料。此些間隔物1808可藉由如包括了磊晶與異質磊晶之沉積以及包括濕蝕刻製程及/或乾蝕刻製程蝕刻之習知傳統製程所形成。間隔物材料可藉由物理氣象沉積(濺鍍)(PVD(sputtering))、化學氣相沉積(CVD)、電漿加強型化學氣相沈積(PECVD)、大氣壓化學氣相沈積(APCVD)、低壓化學氣相沈積(LPCVD)、高密度電漿化學氣相沈積(HDPCVD)、原子層沈積(ALD)、及/或其他已知製程所沈積。
於基板上沈積有一介電層1810，其亦稱為一層間介電層(ILD)。此層間介電層1810可包括如四乙基矽氧烷氧化物(TEOS oxide)、未摻雜矽玻璃(un-doped silicon glass)、或如硼磷矽玻璃(BPSG)、熔融矽玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)之摻雜氧化矽(doped silicon oxide)、及/或其他已知材料。層間介電層可藉由一電漿加強型化學氣相沈積(PECVD) 製程或其他之已知技術所形成。
一源極/汲極區212則係設置於鄰近閘極結構處。源極/汲極區212可大體相似參照第1、2及/或3圖之前述實施情形。
鰭部之幹區1802包括一氧化部1804與一半導體材料部1806。於一實施例中，氧化部1804係大體相似於製造方法1000之步驟1010所形成。(值得注意的是，幹區1802具有大體相似於非主動區608及/或主動區604之寬度之一寬度)。氧化部1804具有約為5-30奈米之一厚度t1。氧化部1804延伸，使得其位於源極/汲極區212之下。半導體材料部1806可為鰭部之未氧化之一部(例如氧化部1804之部分可為半導體材料部1806之組成物之氧化物)。於一實施例中，氧化部1804為矽鍺氧(SiGeOx)，而半導體材料部1806為矽鍺。然而，亦可能為其他之半導體材料及其氧化物之組合情形。
請參照第19a圖與第19b圖，顯示了可採用本發明之前述一或多個製造方法所形成之一鰭型場效電晶體裝置1900之另一實施例。此鰭型場效電晶體裝置1900包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區1902係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區1902包括一氧化部1904與一半導體材料部1906。於一實施例中，氧化部1904係大體相似於製造方法1000之步驟1010所形成。氧化部1904包括具有一寬度Ws之一第一部1904a以及具有較大之一寬度Ws2之一第二部1904b。寬度 Ws可大體相似於前述之實施情形。Ws2可大體相似參照第2圖與第3圖之前述Wa及/或Wp之實施情形。氧化部1904具有約為5-30奈米之一厚度t1。氧化部1904延伸，使得其位於源極/汲極區212之下。半導體材料部1906可為鰭部之未氧化之一部(例如氧化部1904之部分可為半導體材料部1906之組成物之氧化物)。於一實施例中，氧化部1904為矽鍺氧(SiGeOx)，而半導體材料部1906為矽鍺。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/汲極區下方之半導體材料係為矽。
請參照第20a圖與第20b圖，顯示了可採用本發明之前述一或多個製造方法所形成之一鰭型場效電晶體裝置2000之另一實施例。此鰭型場效電晶體裝置2000包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區2002係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區2002包括一氧化部2004與一半導體材料部2006。於一實施例中，氧化部2004係大體相似於製造方法1000之步驟1010所形成。氧化部2004包括具有大體相似於鰭部之非主動區608及/或主動區604之寬度之一寬度。半導體材料部2006可為鰭部之未氧化之一部(例如氧化部2004之部分可為半導體材料部2006之組成物之氧化物)。於一實施例中，氧化部2004為矽鍺氧(SiGeO)，而半導體材料部2006為矽鍺。氧化 部2004具有約為5-30奈米之一厚度t1。氧化部2004延伸，使得其並未位於全部之源極/汲極區212之下。於一實施例中，氧化部2004僅位於源極/汲極區212之一部之下。如此於一通道區下提供了氧化物(例如矽鍺氧)。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區212下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/汲極區下方之半導體材料係為矽。
請參照第21a圖與第21b圖，顯示了可採用本發明之前述一或多個製造方法所形成之一鰭型場效電晶體裝置2100之另一實施例。此鰭型場效電晶體裝置2100包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區2102係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區2102包括一氧化部2104與一半導體材料部2106。於一實施例中，氧化部2104係大體相似於製造方法1000之步驟1010所形成。氧化部2104包括具有一寬度Ws之一第一部2104a以及具有較大之一寬度Ws2之一第二部2104b。寬度Ws可大體相似於前述之實施情形。Ws2可大體相似參照第2圖與第3圖之前述Wa及/或Wp之實施情形。具有厚度上差異之幹區2102可藉由參照如第1、4與10圖之前述實施情形中方法所形成。氧化部2104具有約為5-30奈米之一厚度t1。半導體材料部2106可為鰭部之未氧化之一部(例如氧化部2104之部分可為半 導體材料部2106之組成物之氧化物)。於一實施例中，氧化部2104為矽鍺氧(SiGeOx)，而半導體材料部2106為矽鍺。氧化部2104延伸，使得其並未位於全部之源極/汲極區212之下。於一實施例中，氧化部2104僅位於源極/汲極區212之一部之下。如此於一通道區下提供了氧化物(例如矽鍺氧)。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區212下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/汲極區下方之半導體材料係為矽。
請參照第22a圖與第22b圖，顯示了可採用本發明之前述一或多個製造方法所形成之一鰭型場效電晶體裝置2200之另一實施例。此鰭型場效電晶體裝置2200包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區2202係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區2202包括一氧化部2204與一半導體材料部2206。於一實施例中，氧化部2204係大體相似於製造方法1000之步驟1010所形成。鰭部之幹區2202之寬度可大體相似於幹區之主動區及/或非主動區之寬度。於一實施例中，氧化部2204為矽鍺氧(SiGeO)，而半導體材料部2206為矽鍺。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區212下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/ 汲極區下方之半導體材料係為矽。
請參照第23a圖與第23b圖，顯示了可採用本發明之前述一或多個製造方法所形成之一鰭型場效電晶體裝置2300之另一實施例。此鰭型場效電晶體裝置2300包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區2302係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區2302包括一氧化部2304與一半導體材料部2306。於一實施例中，氧化部2304係大體相似於製造方法1000之步驟1010所形成。
鰭部之幹區2302包括了具有一寬度Ws之第一部2302a以及較大之一寬度Ws3之一第二部2302b。寬度Ws3可大體相似參照如第2與3圖內之前述寬度Wa及/或寬度Wp之實施情形。此些不同之寬度可藉由參照如第1、4與10圖之前述實施情形中幹區蝕刻製程所形成。半導體材料部2306可為鰭部之未氧化之一部(例如氧化部2304之部分可為半導體材料部2306之組成物之氧化物)。於一實施例中，氧化部2304為矽鍺氧(SiGeOx)，而半導體材料部2306為矽鍺。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區212下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/汲極區下方之半導體材料係為矽。
請參照第24a圖與第24b圖，顯示了可採用本發明 之前述一或多個製造方法所形成之一鰭型場效電晶體裝置2400之另一實施例。此鰭型場效電晶體裝置2400包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區2402係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區2402包括一氧化部2404與一半導體材料部2406。於一實施例中，氧化部2404係大體相似於製造方法1000之步驟1010所形成。氧化部2404包括具有大體相似於鰭部之主動區及/或非主動區之寬度之一寬度。氧化部2404可具有介於約5-30奈米之厚度t1。氧化部2404延伸，使得其位於源極/汲極區212之下。半導體材料部2406可為鰭部之未氧化之一部(例如氧化部2404之部分可為半導體材料部2406之組成物之氧化物)。於一實施例中，氧化部2404為矽鍺氧(SiGeO)，而半導體材料部2406為矽鍺。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/汲極區下方之半導體材料係為矽。
請參照第25a圖與第25b圖，顯示了可採用本發明之前述一或多個製造方法所形成之一鰭型場效電晶體裝置2500之另一實施例。此鰭型場效電晶體裝置2500包括具有一非主動區608與一主動區604之一基板502。鰭部之一幹區2502係設置於非主動區608與主動區604之間。隔離元件1402、閘極結構210、間隔物元件1808、層間介電層1810及源極/汲極區212 可大體相似參照第18a與18b圖之前述實施情形。
鰭部之幹區2502包括一氧化部2504與一半導體材料部2506。於一實施例中，氧化部2504係大體相似於製造方法1000之步驟1010所形成。氧化部2504包括具有大體相似於鰭部之主動區及/或非主動區之寬度之一寬度。幹區2502亦可包括前述之具有較窄寬度之一區域，例如參照第23圖所示情形。氧化部2504延伸，使得其位於源極/汲極區212之下。半導體材料部2506可為鰭部之未氧化之一部(例如氧化部2504之部分可為半導體材料部2506之組成物之氧化物)。於一實施例中，氧化部2504為矽鍺氧(SiGeO)，而半導體材料部2506為矽鍺。於圖示之實施例中，位於源極/汲極區212(例如主動區604)之下方形成有更多之氧化物(例如氧化部2504)。值得注意的是，一層半導體材料係位於源極/汲極區212(例如主動區604)之下方。於一實施例中，位於源極/汲極區下方之半導體材料之厚度t2約介於5-10奈米。於一實施例中，位於源極/汲極區下方之半導體材料係為矽。
總而言之，本發明之上述方法與裝置提供了應用於鰭型場效電晶體之一鰭元件之一幹區之多個實施例。值得注意的是，所揭示之不同實施例提供了不同之實施情形，且於不脫離本發明範疇之前提下，此些實施例中做了許多改變、替代與改造。
因此，可以理解的是於在此討論之較大實施例之一中提供了一種半導體裝置之製造方法。此方法包括：提供一基板，具有延伸自一第一表面(如頂面)之一鰭部。該鰭部包括 具有半導體材料之第一組成物之一第一區以及上覆之具有半導體材料之第二組成物之第二區。該第二組成物係不同於該第一組成物。舉例來說，於一實施例中，該第一組成物為矽鍺，而該第二組成物為矽。該方法接著進行，以修改該鰭部之該第一區，以減少該半導體材料之該第一組成物之一寬度。修改該鰭部之該第一區之示範方法包括了蝕刻該第一區以降低其寬度、氧化該第一區或部分之該第一區以降低該第一區之該導電材料部的寬度，及/或其他方法。於另一實施例中，此方法包括了蝕刻該第一區以及氧化該第一區。該方法接著繼續以形成一閘極結構於該鰭部之該第二區上。
於又一實施例中，該方法繼續以形成一假閘極結構於該鰭部上以及移除該假閘極結構以形成一溝槽。該第一區之蝕刻可接著藉由蝕刻位於該溝槽內之該第一區而施行。如此允許了一幹區的自對準形成或該鰭部之一部的寬度減少。
於又一實施例中，形成該閘極結構包括形成一介面於該閘極結構與該第二區之一頂面、一第一側面、一第二側面以及一底面之間。如此之閘極結構可稱為一奧米茄閘極結構或一準環繞閘極結構。於一實施例中，形成該閘極結構包括沉積一閘極介電材料於該鰭部之該第一區之一側壁上。而該閘極結構相關之一通道區可形成於該鰭部內。於一實施例中，該通道區僅位於該鰭部之該第二區內。
於另一較廣實施例中，本發明描述了一種半導體裝置之製造方法，包括提供一主體半導體基板。該主體半導體基板可包括非絕緣層上覆矽(SOI)基板之一基板。接著成長一 第一磊晶層(例如矽鍺)於該主體半導體基板上，以及成長一第二磊晶層(例如矽)於該第一磊晶層上。接著，形成包括該第一磊晶層與該第二磊晶層之一鰭元件。接著蝕刻該鰭元件之該第一磊晶層，以形成具有少於該鰭元件之該第二磊晶層之一寬度之一寬度之一幹區。接著形成一電晶體之一通道區於該鰭元件之該第二磊晶層內。
於一實施例中，蝕刻該第一磊晶層係為一選擇性蝕刻，使得該第二磊晶層大體未被蝕刻。於一實施例中，該方法更包括形成一閘極結構於該鰭元件之該第二磊晶層上，其中該閘極結構接觸了該鰭元件之該第二磊晶層之至少四個表面(例如包括該底面以提供一準環繞或奧米茄閘極結構)。該方法更包括於蝕刻該第一磊晶層後，氧化該幹區。
於本發明中提供了多個裝置，其包括一鰭型場效電晶體，具有一基板以及設置於該基板上之一鰭部。該鰭部包括一非主動區、位於該非主動區上之一幹區、以及位於該幹區上之一主動區。該幹區具有一第一寬度而該主動區具有一第二寬度。該第一寬度少於該第二寬度。該幹區具有一第一寬度而該主動區具有一第二寬度。該第一寬度少於該第二寬度。該幹區與該主動區亦具有不同組成物。一閘極結構，設置於該主動區上。
於一實施例中，該基板為一主體半導體基板(例如非絕緣層上覆矽基板)。於一實施例中，該閘極結構包括藉由如置換閘極技術所形成之一金屬閘極電極。於一實施例中，該閘極結構接觸了該鰭部之該主動區之一頂面、一第一側面、一 第二側面與一底面。因此，於一實施例中，該閘極結構可為一準環繞或奧米茄閘極結構。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧製造方法
102、104、106、108‧‧‧步驟

Claims (10)

  1. 一種半導體裝置之製造方法，包括：提供一基板，具有延伸自一第一表面之一鰭部，其中該鰭部包括具有半導體材料之第一組成物之一第一區以及上覆之具有半導體材料之第二組成物之第二區，其中該第二組成物係不同於該第一組成物；修改該鰭部之該第一區，以減少該半導體材料之該第一組成物之一數量；以及形成一閘極結構於該鰭部之該第二區上。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中修改該第一區包括蝕刻位於該第一區內之該半導體材料之第一組成物，以減少該第一區之寬度。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中該修改更包括於該蝕刻後氧化該第一區。
  4. 如申請專利範圍第2項所述之半導體裝置之製造方法，更包括：形成一假閘極結構於該鰭部上；以及移除該假閘極結構以形成一溝槽，其中該蝕刻該第一區係藉由蝕刻位於該溝槽內之該第一區而施行。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中形成該閘極結構包括形成一介面於該閘極結構與該第二區之一頂面、一第一側面、一第二側面以及一底面之間。
  6. 一種半導體裝置之製造方法，包括：提供一主體半導體基板； 成長一第一磊晶層於該主體半導體基板上；成長一第二磊晶層於該第一磊晶層上；形成包括該第一磊晶層與該第二磊晶層之一鰭元件；蝕刻該鰭元件之該第一磊晶層，以形成具有少於該鰭元件之該第二磊晶層之一寬度之一寬度之一幹區；以及形成一電晶體之一通道區於該鰭元件之該第二磊晶層內。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中蝕刻該第一磊晶層為一選擇性蝕刻，使得該第二磊晶層大體未被蝕刻。
  8. 如申請專利範圍第6項所述之半導體裝置之製造方法，更包括：於蝕刻該第一磊晶層後，氧化該幹區。
  9. 一種鰭型場效電晶體，包括：一基板；一鰭部，設置於該基板上，其中該鰭部包括一非主動區、位於該非主動區上之一幹區、以及位於該幹區上之一主動區，其中該幹區具有一第一寬度而該主動區具有一第二寬度，該第一寬度少於該第二寬度，且其中該幹區具有一第一組成物而該主動區具有一第二組成物，該第二組成物不同於該第一組成物；以及一閘極結構，設置於該主動區上。
  10. 如申請專利範圍第9項所述之鰭型場效電晶體，其中位於該閘極結構之下之該幹區係至少經部分氧化。
TW102147388A 2013-01-18 2013-12-20 鰭型場效電晶體與半導體裝置之製造方法 TWI524531B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/745,431 US9735255B2 (en) 2013-01-18 2013-01-18 Method for fabricating a finFET device including a stem region of a fin element

Publications (2)

Publication Number Publication Date
TW201431087A true TW201431087A (zh) 2014-08-01
TWI524531B TWI524531B (zh) 2016-03-01

Family

ID=51064350

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102147388A TWI524531B (zh) 2013-01-18 2013-12-20 鰭型場效電晶體與半導體裝置之製造方法

Country Status (4)

Country Link
US (3) US9735255B2 (zh)
KR (1) KR101522458B1 (zh)
DE (1) DE102013104523B4 (zh)
TW (1) TWI524531B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581319B (zh) * 2015-06-30 2017-05-01 台灣積體電路製造股份有限公司 半導體裝置及製造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224849B2 (en) * 2012-12-28 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with wrapped-around gates and methods for forming the same
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9299810B2 (en) 2013-07-05 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Fin-type field effect transistor and method of fabricating the same
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9224734B2 (en) 2013-09-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with reduced leakage and methods of forming the same
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
US9159833B2 (en) 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US20150170923A1 (en) * 2013-12-18 2015-06-18 Intermolecular, Inc. Feature Size Reduction in Semiconductor Devices by Selective Wet Etching
US9698240B2 (en) * 2014-03-31 2017-07-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9209185B2 (en) 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9941406B2 (en) 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
US9735256B2 (en) * 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US9496338B2 (en) 2015-03-17 2016-11-15 International Business Machines Corporation Wire-last gate-all-around nanowire FET
US20160322473A1 (en) * 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
EP3314663B1 (en) * 2015-06-26 2020-12-16 INTEL Corporation High electron mobility transistors with localized sub-fin isolation
US9773705B2 (en) 2015-06-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET channel on oxide structures and related methods
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US10141189B2 (en) * 2016-12-29 2018-11-27 Asm Ip Holding B.V. Methods for forming semiconductors by diffusion
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
KR102421763B1 (ko) 2017-11-08 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11245005B2 (en) 2018-05-14 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with extended contact structure
US10644157B2 (en) * 2018-07-31 2020-05-05 Globalfoundries Inc. Fin-type field effect transistors with uniform channel lengths and below-channel isolation on bulk semiconductor substrates and methods
DE102019111297B4 (de) 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US11362199B2 (en) * 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11024650B2 (en) * 2019-04-26 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and a method for fabricating the same
US11245024B2 (en) * 2020-04-09 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359311B1 (en) 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US7863674B2 (en) * 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
JP2008085205A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置及びその製造方法
US7449735B2 (en) * 2006-10-10 2008-11-11 International Business Machines Corporation Dual work-function single gate stack
US7485520B2 (en) * 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US20100163952A1 (en) * 2008-12-31 2010-07-01 Chia-Hong Jan Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate
US8492235B2 (en) * 2010-12-29 2013-07-23 Globalfoundries Singapore Pte. Ltd. FinFET with stressors
WO2013095384A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Semiconductor device with isolated body portion
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US8809131B2 (en) * 2012-07-17 2014-08-19 International Business Machines Corporation Replacement gate fin first wire last gate all around devices
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581319B (zh) * 2015-06-30 2017-05-01 台灣積體電路製造股份有限公司 半導體裝置及製造方法
US9685528B2 (en) 2015-06-30 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities
US10269944B2 (en) 2015-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities

Also Published As

Publication number Publication date
TWI524531B (zh) 2016-03-01
US9735255B2 (en) 2017-08-15
US20180019325A1 (en) 2018-01-18
DE102013104523B4 (de) 2016-10-06
DE102013104523A1 (de) 2014-07-24
KR20140093575A (ko) 2014-07-28
US11133404B2 (en) 2021-09-28
US20200058770A1 (en) 2020-02-20
US10461176B2 (en) 2019-10-29
US20140203334A1 (en) 2014-07-24
KR101522458B1 (ko) 2015-05-21

Similar Documents

Publication Publication Date Title
TWI524531B (zh) 鰭型場效電晶體與半導體裝置之製造方法
US20240105778A1 (en) Multi-Gate Device And Method Of Fabrication Thereof
US9601598B2 (en) Method of manufacturing a fin-like field effect transistor (FinFET) device
US20180175036A1 (en) Multi-Gate Device and Method of Fabrication Thereof
US9153657B2 (en) Semiconductor devices comprising a fin
US8716156B1 (en) Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
TWI594435B (zh) 鰭式場效電晶體元件的形成方法
TWI641135B (zh) 具有磊晶結構之鰭狀場效電晶體
TW201727898A (zh) 半導體元件
TW201735268A (zh) 多閘極裝置的製造方法
US11682588B2 (en) Epitaxial source/drain and methods of forming same
TW201535488A (zh) 鰭狀場效電晶體裝置與其形成方法
TW201727793A (zh) 半導體結構及其製造方法
TWI688099B (zh) 半導體裝置及其形成方法
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
US11557652B2 (en) Metal source/drain-based MOSFET and method for fabricating the same
KR102241974B1 (ko) 반도체 장치 및 그 제조 방법
TWI525713B (zh) 非平面鰭式電晶體製造技術
TW202119641A (zh) 半導體裝置
TW202020986A (zh) 半導體裝置
TW201628193A (zh) 半導體元件及其製作方法
TW201806158A (zh) 位在矽覆絕緣層上的鰭狀場效電晶體及其形成方法
US9502561B1 (en) Semiconductor devices and methods of forming the same
TW201335986A (zh) 鰭狀結構及其形成方法
US20230411479A1 (en) Semiconductor device and manufacturing method thereof