TW201735268A - 多閘極裝置的製造方法 - Google Patents

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Abstract

本揭露描述了一種半導體裝置的製造方法，包括從基板形成延伸的第一鰭狀結構。第一鰭狀結構具有源極/汲極區域和溝道區域，並且第一鰭狀結構由磊晶層的第一堆疊形成，其中，磊晶層包括具有由具有第二組成的第二磊晶層插入的第一組成的第一磊晶層。此方法還包括從第一鰭狀結構的源極/汲極區域去除第二磊晶層以形成第一間隙，用介電層覆蓋第一磊晶層的一部分，並且用介電材料填充第一間隙並且生長另一磊晶材料在每個所述第一磊晶層的至少兩個表面上，以形成第一源極/汲極結構，同時所述介電材料填充所述第一間隙。

Description

多閘極裝置的製造方法
本發明實施例是有關於一種製備多閘極裝置的設備與方法。
半導體製造業正面臨持續的挑戰以製造更小的電子裝置並同時能夠支援更多複雜的功能。據此，半導體業的持續趨勢為製造低成本、高性能且低功率的積體電路(ICs)。到目前為止，藉著縮減半導體積體電路尺寸(例如：最小化結構大小)以增加產品效率及降低相關成本來達成這些目標。然而，縮減產品大小也增加了半導體製造過程的複雜程度。因此，應了解到半導體積體電路的持續成長與半導體製造過程是相輔相成的成長。
最近，多閘極裝置藉著增加閘極通道耦合(Gate-channel coupling)、降低關閉狀態電流(OFF-state current)以及降低短通道效應(Short-channel effects)以增加閘極控制。環繞式閘極電晶體(gate-all around transistor)為多閘極裝置的其中一種。環繞式閘極電晶體係從閘極結構獲得其名稱，其可以圍繞通道區域延伸，提供 在兩側或四側上對通道的連結。環繞式閘極電晶體與常規互補金屬氧化物半導體(CMOS)製程係可相容的，並且它們的結構允許它們被極度地縮小，同時保持閘極控制和減少短通道效應。在常規製程中，環繞式閘極電晶體在矽奈米線(silicon nanowire)中提供通道。然而，整合在奈米線周圍製造環繞式閘極電晶體是具有挑戰性的。例如，雖然當前的方法在許多方面是令人滿意的，但是仍然需要繼續改進。
本揭露提供一種多閘極裝置的製造方法，包含：形成一第一鰭狀結構於一基板之上，該第一鰭狀結構有一源極/汲極區域和一通道區域，其中該第一鰭狀結構係由有複數個磊晶層的一第一堆疊所形成，其包含由有一第一部分的複數個第一磊晶層插入於有一第二部分的複數個第二磊晶層；移除位於該第一鰭狀結構之該源極/汲極區域之該些第二磊晶層以形成複數個第一缺口；覆蓋一介電層於該些第一磊晶層的一部分，並且填入該介電層於該些第一缺口；以及成長另一磊晶材料於每個該些第一磊晶層的至少兩表面以形成一第一源極/汲極結構且該介電材料填入該些第一缺口。
200‧‧‧裝置
212‧‧‧抗接面擊穿注入
210‧‧‧基板
202‧‧‧第一區域
204‧‧‧第二區域
206‧‧‧第三區域
310‧‧‧磊晶堆疊
320‧‧‧硬光罩層
314‧‧‧第一磊晶層
314A‧‧‧磊晶部分
316‧‧‧第二磊晶層
410‧‧‧鰭狀結構
410’‧‧‧鰭狀結構
414‧‧‧溝槽
510‧‧‧氧化層
610‧‧‧淺溝槽隔離結構
610’‧‧‧凹陷淺溝槽隔離結構
620‧‧‧假介電層
710‧‧‧閘極堆疊
716‧‧‧硬光罩
718‧‧‧氧化層
719‧‧‧氮化層
714‧‧‧電極層
810‧‧‧缺口
820‧‧‧間隔層
830‧‧‧第一圖案化硬光罩
840‧‧‧第一指定部分
850‧‧‧第二圖案化硬光罩
860‧‧‧第二指定部分
870‧‧‧第一源極/汲極結構
875‧‧‧第二源極/汲極結構
880‧‧‧半導體材料
910‧‧‧層間介電層
920‧‧‧閘極溝渠
940‧‧‧第三圖案化硬光罩
950‧‧‧輸入/輸出介電層
960‧‧‧第四圖案化硬光罩
1010‧‧‧閘極堆疊
1014‧‧‧閘極介電層
1016‧‧‧金屬層
為讓本發明實施例之上述和其他目的、特徵、優點與實施例能更明顯易懂，在閱讀下述的說明書時請參照 所附圖式。值得注意的是，根據業界的標準做法，各種特徵並非按比例繪製。事實上為清楚說明，此些特徵的尺寸可任意放大或縮小：第1圖為多閘極裝置製造方法的流程圖其係根據本揭露的一個或多個實施例且包含一隔離區於閘極之下；第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖及第11A圖係繪示根據第1圖方法中裝置200的一實施例的等角視圖；第11B圖係一根據等角視圖第11A圖中A-A線的剖視圖，其為根據第1圖方法中裝置200之一實施例；第12圖、第13A圖、第13B圖、第14圖、第15圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖和第19C圖是根據第1圖方法中裝置200之一實施例的等距視圖；第20A圖是對應於等距視圖第19A圖和第19B圖中沿著線A-A的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第20B圖是對應於等距視圖第19A圖沿著線B-B的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第20C圖是對應於等距視圖第19A圖沿著線BB-BB的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第20D圖是對應於等距視圖第19B圖沿著線B-B的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第20E圖是對應於等距視圖第19B沿著線BB-BB的橫 截面圖，其係根據第1圖方法中裝置200的一實施例；第20F圖是對應於等距視圖第19C圖沿著線A-A的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第20G圖是對應於等距視圖第19C圖沿著線B-B的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第20H圖是對應於等距視圖第19C圖沿著線BB-BB的橫截面圖，其係根據第1圖方法中裝置200的一實施例；第21圖是根據本揭露的一個或多個態樣的製造多閘極裝置或其一部分的另一種方法的流程圖；以及第22圖和第23圖是根據第21圖方法中裝置200之一實施例的等距視圖。
以下敘述提供了用於實現本發明不同實施例或示例，例如，用於執行本發明實施例之不同特徵。特定實施例的構件和組裝被描述在下面以簡化本發明實施例。當然，這些僅是示例並且不旨在限制。例如，在下面的描述中，第一特徵在第二特徵之上的形成可以包括其中第一和第二特徵以直接接觸形成的實施例，並且還可以包括其中附加特徵可以形成在第一和第二特徵之中，使得第一和第二特徵可以不直接接觸。另外，本發明實施例可以在各種示例中重複參考數字和/或字母。這種重複的目的是為了簡化和清楚，其本身並不指示所討論的各種實施例和/或配置之間的關係。
進一步來說，空間相對之詞，如「緊鄰...之下」、「在…之下」、「在…之上」、「…之上部」及其類似詞，可在此用於描述一元素或特徵與另一元素或特徵之關係以簡化敘述。這些空間相對詞是為了涵蓋圖式所敘述方向外使用中裝置之不同面向。當裝置被轉向(旋轉90°或其他角度)時，空間相對詞之詮釋也將相應變化。
還應注意，本揭露以多閘極電晶體的形式呈現實施例。多閘極電晶體包括其閘極結構形成在通道區的至少兩側上的那些電晶體。這些多閘極裝置可以包括P型金屬氧化物半導體裝置或N型金屬氧化物半導體裝置。由於它們的鰭狀結構，在本文中以FINFET稱呼這些實施例。本揭露也呈現被稱為環繞式閘極電晶體(gate-all around transistor)類型的實施例。環繞式閘極電晶體包括任何裝置其具有形成在一通道區的四側上(例如，圍繞通道區的一部分)的閘極結構。本揭露的裝置還包括具有設置在奈米線通道，棒狀通道和/或其它合適的通道構造中的通道區的實施例。本揭露提出的是可以具有與單個連續閘極結構相關聯的一個或多個通道區(例如，奈米線)的裝置的實施例。然而，通常知識者將認識到，本文描述的教導適用於單一通道(例如，單一奈米線)或任何數量的通道。
第1圖是包括製造多閘極裝置之半導體製造的方法100。如本文所使用的，術語「多閘極裝置」用於描述一裝置(例如，半導體電晶體)其具有至少沉積一些閘極材料於至少一個通道的多個側面上的。在一些實施例中，多閘極 裝置可以被稱為具有閘級材料沉積在至少一個通道的至少四個側面上的環繞式閘極電晶體。此通道區可以被稱為一「奈米線」，如本文所使用的，其包括各種幾何形狀(例如，圓柱形，條形)和各種尺寸的通道區。
第2-10圖、第11A圖和第12-19C圖是根據第1圖的方法100，各個階段中，半導體裝置200的實施例的等距視圖。第11B圖和第20A-20H圖是根據第1圖的方法100，各個階段中，半導體裝置200的實施例的對應於上述各個等距視圖的橫截面圖。與本揭露所討論的其它方法實施例和實施例裝置一樣，應當理解，半導體裝置200的部分可以透過CMOS技術製程流程製造，因此這裡僅簡要描述部分製程。此外，示例性半導體裝置可以包括各種其他裝置和特徵，諸如其他類型的裝置，諸如附加電晶體，雙極結晶體管、電阻器、電容器、電感器、二極管、熔絲、靜態隨機存取存儲器邏輯電路等，但是其皆被簡化以更好地理解本揭露的發明構思。在一些實施例中，實施例之裝置包括可以互連的多個半導體裝置(例如，電晶體)，包括PFET，NFET等。此外，應被注意的是，方法100的製程步驟，包括關於第2-20H圖的描述，與本揭露提供的方法的其餘部分和示例性附圖一樣，僅僅是示例性的，並且不旨在超出在所附權利要求中具體記載的內容。
在本實施例中，基於裝置性能考慮，裝置200包括第一區域202、第二區域204和第三區域206。在第一區域202中，將形成第一源極/汲極結構，並且在第二區域 204，將形成不同於第一源極/汲極結構的第二源極/汲極結構。第三區域206包括輸入/輸出(I/O)區域。
參考第1圖和第2圖，方法100開始於步驟102，透過執行抗接面擊穿注入(anti-punch through implant)212於一包括第一、第二和第三區域的基板210。在一些實施例中，基板210可以是半導體基板，例如矽基板。基板210可以包括不同層，包括形成在半導體基板上的導電或絕緣層。根據本領域中已知的設計要求，基板210可以包括各種摻雜配置。例如，可以在設計用於不同裝置類型的區域(例如，n型場效應電晶體(NFET)、p型場效應電晶體(PFET))中的基板210上形成不同的摻雜分佈(例如，n型井、p型井)。合適的摻雜可以包括摻雜劑的離子注入和/或擴散製程。基板210通常具有隔離結構(例如，淺溝槽隔離(shallow trench isolation,STI)結構)插入該區域以提供不同結構類型。基板210還可以包括其他半導體，例如鍺，碳化矽(SiC)、矽鍺)SiGe)或金剛石。或者，基板210可以包括化合物半導體和/或合金半導體。此外，基板210可以可選性地包括磊晶層(epi-layer)，可以為了增強性能而應變，可以包括絕緣體上矽晶(silicon-on-insulator,SOI)結構，和/或具有其它合適的增強結構。
抗接面擊穿注入(anti-punch through implant)212可以在裝置的通道區下面的區域中執行，例如，以防止穿通或不必要的擴散。在一些實施例中，執行第一光蝕刻(photolithography)步驟以執行圖案化P型抗接 面擊穿區域，並且執行第二光微影技術步驟以圖案化N型抗接面擊穿區域。例如，在一些實施例中，執行第一光蝕刻步驟可以包括在基板210上形成光阻層，將光阻層暴露於一圖案(例如，P型抗接面擊穿注入掩模)，執行曝光後烘烤(post-exposure bake)製程，以及使光阻層顯影以形成圖案化的光阻層。作為示例，透過離子注入製程注入以形成P型抗接面擊穿區域，其中P型摻雜劑可以包括硼、鋁、鎵、銦和/或其它P型受體材料。此後，在一些實施例中，可以執行第二光蝕刻步驟，其中第二光蝕刻步驟可以包括在基板210上形成光阻層，將光阻層暴露於一圖案(例如，N型抗接面擊穿注入掩模)曝光後烘烤製程，以及使光阻層顯影以形成圖案化的光阻層。作為示例，通過離子注入製程注入到N型抗接面擊穿區域中的N型摻雜劑可以包括砷、磷、銻或其他N型施主材料。另外，在各種實施例中，抗接面擊穿注入可具有例如介於約1×1018cm-3與1×1019cm-3之間的高摻雜劑濃度。在一些實施例中，如下所述，可以有利地使用這種高抗接面擊穿摻雜劑濃度，因為隨後形成在抗接面擊穿注入基板上的隔離層，可以用作防止摻雜劑擴散的阻擋層。
參考第1圖和第3圖，方法100步驟104係透過在抗接面擊穿注入的基板210上方，包括在第一、第二和第三區域202、204和206上方，形成磊晶堆疊310。磊晶堆疊310包括由第二磊晶層316的第二組合物插入第一磊晶層314的第一組合物。第一和第二組合物可以不同或可以相同。在一個實施例中，第一磊晶層314由SiGe形成，第二磊晶層316 由矽形成。然而，其它實施方式也是可能的，包括那些提供具有不同氧化速率的第一組合物和第二組合物。例如，在各種實施例中，第一磊晶層314具有第一氧化速率，並且第二磊晶層316具有小於第一氧化速率的第二氧化速率。在一些實施例中，第一磊晶層314包括SiGe，並且其中第二磊晶層316包括Si，第二磊晶層316的Si氧化速率小於第一磊晶層314的SiGe氧化速率。在隨後的氧化過程，如下所述，第一磊晶層314的部分可以被完全氧化，而只有第二磊晶層316是非氧化的，或者在一些實施例中第二磊晶層僅被輕微氧化(例如，側壁)。
值得注意的是，為了便於在後面的製程步驟中作為參考，最底部之磊晶部分表示為314A。然而，在實施例中，最底部之磊晶部分314A與第一磊晶層314基本上是相似的材料。在一個實施例中，最底部之磊晶部分314A是SiGe，並且第一磊晶層314也可以是SiGe。在其他實施例中，最底部之磊晶部分314A具有與第一磊晶層314和/或第二磊晶層316不同的組成。最底部之磊晶部分314A的厚度可以大於上覆的第一磊晶層314的厚度。
第二磊晶層316或其部分可以形成多閘極裝置200的通道區。例如，第二磊晶層316可以被稱為「奈米線」，用於形成多閘極裝置200(例如GAA裝置)的通道區。這些「奈米線」也用於形成如下所述之多閘極裝置200的源極/汲極結構的一部分。再次，如本文中使用的術語，「奈米線」是指形狀為圓柱形以及其他形狀(例如，棒形)的半導體層。 下面進一步討論使用第二磊晶層316來限定裝置的一個通道或多個通道。
值得注意的是，第3圖中繪示第一磊晶層314(包括314A)和第二磊晶層316中的五(5)層，這僅僅是為了說明的目的，而不是限制性的。應可以理解，可以在磊晶堆疊310中形成任何數量的磊晶層，層數取決於裝置200的通道區域的期望數量。在一些實施例中，第二磊晶層316的數量介在在2和10之間。
在一些實施例中，第一磊晶層314具有約2奈米(nm)至約6nm的厚度範圍。第一磊晶層314的厚度可以基本上均勻。在一些實施例中，最底部之磊晶部分314A具有大約8至15nm的厚度，而其上的第一磊晶層314具有範圍大約2nm至大約6nm的厚度。在一些實施例中，第二磊晶層316具有約6nm至約12nm的厚度範圍。在一些實施例中，第二磊晶層316的厚度基本上均勻。如下文更詳細描述，第二磊晶層316中的每一層皆可用作隨後形成的多閘極裝置的通道區，且其厚度基於裝置性能考慮而選擇。第一磊晶層314可以用於限定用於隨後形成的多閘極裝置的相鄰通道區域之間的間隙距離且其厚度係基於裝置性能考慮選擇的。
作為示例，磊晶堆疊310的層的磊晶生長可以通過分子束磊晶(Molecular beam epitaxy,MBE)製程，金屬有機化學氣相沉積(metalorganic chemical vapor deposition,MOCVD)製程和/或其他合適的磊晶生長製程 來執行。在一些實施例中，磊晶生長層例如，第二磊晶層316包括與基板210相同的材料。在一些實施例中，第一和第二磊晶生長層314和316包括與基板210不同的材料。如上所述，在至少一些實例中，第一磊晶層314包括磊晶生長的矽鍺(SiGe)層，第二磊晶層316包括磊晶生長的矽(Si)層。在一些實施例中，最底部之磊晶部分314A也是SiGe。或者，在一些實施例中，第一和第二磊晶層314和316中的任一個可以包括其它材料，例如鍺，化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/銻化銦，諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半導體，或其組合。如上所述，可以基於提供不同的氧化、蝕刻選擇性性質來選擇第一和第二磊晶層314和316的材料。在各種實施例中，第一和第二磊晶層314和316基本上不含摻雜劑(即，具有從約0cm-3至約1×1017cm-3的外質摻雜劑濃度)，其中例如在磊晶生長期間沒有執行有意摻雜。
也如第3圖的示例所示，可以在磊晶堆疊310上形成硬光罩(hard mask,HM)層320。在一些實施例中，硬光罩層320包括氧化物層(例如，可以包括SiO2的襯墊氧化物層)和形成在氧化層之上的氮化物層(例如，可以包括Si3N4的襯墊氮化物層)。在一些實例中，硬光罩層320包括熱生長氧化物、化學氣相沉積(CVD)沉積氧化物和/或原子層沉積(ALD)沉積氧化物。在一些實施例中，硬光罩層320包括透過CVD或其他合適的技術沉積的氮化物層。硬光罩 層320可以用於保護基板210和/或磊晶堆疊310的部分和/或用於限定如下所述的圖案(例如，鰭狀結構)。
參考第1圖和第4圖，方法100步驟106係透過從基板210(包括在第一、第二和第三區域202、204和206中)延伸形成多個鰭狀結構410(稱為鰭)。在各種實施例中，每個鰭狀結構410包括由基板210形成的基板部分、磊晶堆疊的每個磊晶層的部分，包括磊晶層314/314A和316，以及來自硬光罩層320的硬光罩層部分。
可以使用合適的製程來製造鰭狀結構410，包括光蝕刻製程(photolithography process)和蝕刻製程(etch process)。光蝕刻製程可以包括在基板210上方(例如，在第3圖的硬光罩層320上方)形成光阻層，將光阻暴露於圖案，執行曝光後烘烤製程，以及顯影光阻以形成掩模元件(masking element)包括光阻。在一些實施例中，可以使用電子束(e-beam)光蝕刻製程來執行圖案化光阻以形成掩蔽元件。然後，掩模元件可以用於保護基板210的區域和在其上形成的層，而蝕刻製程在未保護區域中形成溝槽414，其穿過硬光罩層320，穿過磊晶堆疊310並進入基板210，以形成多個延伸鰭狀結構410。可以使用乾蝕刻(例如，反應離子蝕刻)，濕蝕刻和/或其組合來蝕刻溝槽414。
亦可使用許多其它實施例使用的在基板上形成鰭狀結構的方法，包括例如限定鰭狀結構的區域(例如，透過掩模(mask)或隔離區域)和以鰭狀結構410的形式磊晶生長磊晶堆疊310。在一些實施例中，形成鰭狀結構410可以 包括修整製程(trim process)以減小鰭狀結構410的寬度。修整製程可以包括濕式和/或乾式蝕刻製程。
參照第1圖和第5圖，方法100步驟108係透過執行氧化製程以在鰭狀結構內(包括第一、第二和第三區域202、204和206)形成隔離區域。裝置200暴露於完全氧化多個鰭狀結構410中每一個的磊晶層部分314A的氧化過程。最底部之磊晶部分314A被轉變為氧化層510，其提供隔離區/層。在一些實施例中，氧化層510具有約5至約25nm的厚度範圍。在實施例中，氧化層510可以包括矽鍺(SiGeOx)的氧化物。
氧化製程可以包括形成和圖案化各種掩模層(masking layer)，使得氧化被控製到最底部之磊晶部分314A。在其他實施例中，氧化製程是由於最底部之磊晶部分314A的組成的選擇性氧化。在一些示例中，可以通過將裝置200暴露於濕氧化製程，乾氧化製程和/或其組合來執行氧化製程。在至少一些實施例中，使用水蒸氣或蒸汽作為氧化劑，在約1ATM的壓力下，在約400℃至約600℃的溫度範圍內，將裝置200暴露於濕氧化製程，並且約0.5小時至約2小時的時間。值得注意的是，本揭露提供的氧化製程條件僅是示例性的，並且不意味著限制。
如上所述，在一些實施例中，最底部的磊晶部分314A可以包括具有第一氧化速率的材料，並且第二磊晶層316可以包括具有小於第一氧化速率的第二氧化速率的材料。作為示例，在最底部的磊晶層部分314A包括SiGe並 且第二磊晶層316包括Si的實施例中，更快的SiGe氧化速率(即，與Si相比)確保SiGe層(即，磊晶層部分314A)變得完全氧化，同時最小化或消除其它磊晶層316的氧化。將理解，可以選擇上述多種材料中的任何材料作為第一和第二磊晶層部分中的每一層，以提供不同的合適氧化速率。
每個鰭狀結構410的所得氧化層510可以用作對先前注入基板210中的抗接面擊穿摻雜劑的擴散阻擋層，其中，抗接面擊穿摻雜劑可能直接存在於氧化層510下方的基板210中。因此，在不同實施例中，氧化層510防止基板部分210內的抗接面擊穿摻雜劑擴散到，例如在隨後形成之多閘極裝置中作用為通道區的上覆第二磊晶層316中。在一些實施例中，氧化層510被稱為隔離區510。在其他實施例中，隔離區510被省略。
參考第1圖和第6圖，方法100步驟110係透過在鰭狀結構410之間(在第一、第二和第三區域，202、204和206中)形成淺溝槽隔離(shallow trench isolation,STI)結構610。舉例來說，在一些實施例中，首先在基板210上沉積介電層，用介電材料填充溝槽414。在一些實施例中，介電層可以包括SiO2、氮化矽、氮氧化矽、摻雜矽酸鹽玻璃(FSG)、低k電介質，其組合和/或其合適的材料。在一些實施例中，在沉積介電質層之後，可以對裝置200進行退火，例如，以提高介電質層的品質。在一些實施例中，介電層(以及隨後形成的淺溝槽隔離結構610)可以包括多層結構，例如具有一個或多個襯墊層。
在形成淺溝槽隔離結構610時，在沉積介電質層之後，沉積的介電質材料例如通過化學機械拋光(CMP)製程被減薄和平坦化。CMP製程可以平坦化介電層的頂表面。在一些實施例中，用於平坦化裝置200頂表面的CMP製程也可以用於去除從每一個鰭狀結構410中的硬光罩層320。在一些實施例中，硬光罩層320的去除可以可選地使用合適的蝕刻製程(例如，乾蝕刻或濕蝕刻)。
參考第1圖和第7圖，方法100步驟112係透過凹陷淺溝槽隔離結構610(稱為610')，插入鰭狀結構410以提供延伸的鰭狀結構410在凹陷淺溝槽隔離結構610'上方(在第一、第二和第三區域，202、204和206)。在一些實施例中，凹陷製程可以包括乾蝕刻製程，濕蝕刻製程和/或其組合。在一些實施例中，控制(例如，透過控制蝕刻時間)凹陷深度，以便導致鰭狀結構410的上部暴露出期望高度，稱為410'。高度「H」暴露磊晶堆疊310的每個層。第7圖示出了凹陷的淺溝槽隔離結構610'的凹陷與隔離區510的頂表面基本上共面，但是在其他實施例中，凹陷的淺溝槽隔離結構610'可以不與隔離區510的頂表面共面。
參考第1圖和第8圖，方法100步驟114係透過在鰭狀結構410'上(在第一、第二和第三區域，202、204和206中)形成虛設介電層620。在一些實施例中，虛設介電層620可以包括SiO2、氮化矽、高K介電材料和/或其它合適的材料。在各種實例中，可通過CVD製程、次常壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程或其它合適 製程來沉積虛設介電層620。作為示例，虛設介電層620可以用於在後續製程中(例如，虛設閘極堆疊的後續形成)防止對鰭狀結構410'的損壞。
參考第1圖和第9圖，方法100步驟116係透過形成閘極堆疊710(在第一、第二和第三區域202、204和206中)。在實施例中，閘極堆疊710是虛設(犧牲)閘極堆疊，並且將在裝置200的後續處理階段由最終閘極堆疊代替。特別地，虛設閘極堆疊710可被之後製程中的高K介電質層(HK)和金屬閘電極(MG)所取代。在一些實施例中，虛設閘極堆疊710形成在基板210上方並且至少部分地設置在鰭狀結構410'上方。虛設閘極堆疊710下方的鰭狀結構410'的部分可以被稱為通道區。虛設閘極堆疊710還可以限定鰭狀結構410'的源極/汲極區域，例如，鄰近通道區域並在通道區域的相對側上的鰭狀結構410'的區域。
在一些實施例中，虛設閘極堆疊710包括虛設介電層620，一電極層714和一硬光罩716，其中硬光罩716可包括多個層718和719(例如，一氧化物層718和一氮化物層719)。在一些實施例中，虛設介電層620不包括在虛設閘極堆疊710中，例如，在沉積虛設閘極堆疊710之前被去除。在一些實施例中，額外的虛設閘極介電層包括在閘極中在一些實施例中，通過諸如層沉積，圖案化，蝕刻以及其它合適的處理步驟的各種製程步驟形成虛設閘極堆疊710。示例性層沉積製程包括CVD(包括低壓CVD和電漿增強CVD)、PVD、ALD、熱氧化、電子束蒸發或其它合適的沉積技術 或其組合。在例如形成閘極堆疊中，圖案化製程包括光刻製程(例如，光刻或電子束光刻)，其可以進一步包括光阻塗層(例如旋塗)、軟烘烤、掩模對準(mask aligning)、曝光、曝光烘烤、光阻顯影、漂洗、乾燥(例如，旋轉乾燥和/或硬烘焙)，其它合適的光刻技術和/或其組合。在一些實施例中，蝕刻製程可包括乾蝕刻(例如，RIE蝕刻)、濕蝕刻和/或其它蝕刻方法。
如上所述，虛設閘極堆疊710可以包括附加的閘極介電層。例如，虛設閘極堆疊710可以包括氧化矽。或者或另外，虛設閘極堆疊710的閘極介電層可以包括氮化矽、高K介電材料或其他合適的材料。在一些實施例中，電極層714可以包括多晶矽(polycrystalline silicon或polysilicon)。在一些實施例中，硬光罩716包括氧化物層718，例如可包括SiO2的襯墊氧化物層。在一些實施例中，硬光罩716包括氮化物層719，例如可包括Si3N4、氮氧化矽和/或碳化矽的襯墊氮化物層。
再次參考第9圖，在一些實施例中，在形成虛設閘極710之後，在未被虛設閘極710覆蓋的包括鰭狀結構410'的基板暴露區域去除虛設介電層620。蝕刻製程可以包括濕蝕刻、乾蝕刻，和/或其組合。在本實施例中，選擇蝕刻製程以選擇性地蝕刻虛設介電層620，而不實質上蝕刻鰭狀結構410'、硬光罩716和虛設閘極堆疊710。
參考第1圖和第10圖，方法100步驟118透過從鰭狀結構410'的源極/汲極區域(例如，鄰近閘極堆疊下面的 通道區域的鰭狀結構)移除第一磊晶層314(在第一、第二和第三區域202、204和206)。第10圖繪示以間隙810代替磊晶層314(第9圖)。間隙810可以用周圍環境(例如，空氣、N2)填充。在一個實施例中，透過選擇性濕蝕刻製程去除第一磊晶層314。在一些實施例中，選擇性濕蝕刻包括APM蝕刻(例如，氫氧化銨-過氧化氫-水混合物)。在一些實施例中，選擇性去除包括SiGe氧化，隨後去除SiGeOx。例如，氧化可以透過O3提供清潔，然後透過諸如NH4OH的蝕刻劑除去SiGeOx。在一個實施例中，第一磊晶層314是SiGe，第二磊晶層316是允許選擇性去除第一磊晶層314的矽。
參考第1圖、第11A圖和第11B圖，方法100步驟120係透過在基板210上方(包括在第一、第二和第三區域202、204和206上方)形成間隔層820。間隔層820可以是形成在基板210上的均勻覆蓋介電質層。間隔層820可以在虛設閘極堆疊710的側壁上形成間隔元件。間隔層820還可以填充在步驟118移除磊晶層所形成的間隙810。參考第11A圖，間隔層820設置在基板210上方，包括填充鰭狀結構410'的源極/汲極區域中的第二磊晶層316之間的間隙(第10圖的間隙810)。第11B圖繪示對應於第11B圖沿著線A-A的局部橫截面。
間隔層820可以包括諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜和/或其組合的介電質材料。在一些實施例中，間隔層820包括多個層，例如主間隔壁、襯墊層等。作為示例，間隔層820可以 通過使用諸如CVD製程、次常壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程等的製程或其他合適的製程以在虛設閘極堆疊710上沉積介電質材料。在某些實施例中，沉積之後可以回蝕(例如，向異性地)介電質材料。
參考第1圖和第12圖，方法100步驟122透過回蝕第一區域202中的間隔層820，同時使在第二區域204和第三區域206中的間隔層820保持完整。在一些實施例中，在回蝕刻第一區域202中的間隔層820之前，形成第一圖案化硬光罩830以覆蓋第二區域204和第三區域206。在一些實施例中，第一圖案化硬光罩830可以包括由光蝕刻製程而形成的圖案化光阻層。或者，可以透過沉積硬光罩層，以形成圖案化光阻層於硬光罩層之上。藉著光蝕刻製程和通過圖案化的光阻層蝕刻HM材料層，以形成第一圖案化硬光罩830。
在本實施例中，間隔層820被回蝕刻以暴露與閘極結構710相鄰且未被閘極結構710覆蓋的鰭狀結構410'的部分(例如，源極/汲極區域)。間隔層820可以保留在形成間隔元件的虛設閘極結構710的側壁上。在一些實施例中，間隔層820的回蝕可以包括濕蝕刻製程、乾蝕刻製程、多步蝕刻製程和/或其組合。當從暴露的磊晶堆疊310的頂表面和側表面移除間隔層820時，如第12圖所示，間隔層820保留在源極/汲極區域中置於磊晶堆疊310的第二磊晶層316之間。
在本實施例中，控制第一區域202中的間隔層 820的回蝕(例如蝕刻時間)以暴露磊晶堆疊310的源極/汲極區中的第一指定部分840(上部)並且用間隔層820覆蓋磊晶堆疊310的下部。值得注意的是，第12圖中繪示出了第一指定部分840中的三(3)個第二磊晶層316，這僅僅是為了說明的目的，而不是限制性的。可以理解，任何數量的第二磊晶層316可以暴露在第一指定部分840中，層的數量取決於裝置200的源極/汲極區的期望數量。
在回蝕第一區域202中的間隔物層820之後，透過蝕刻製程移除第一圖案化硬光罩830。在其中一個實例中，第一圖案化硬光罩830是光阻圖案，透過濕式剝離和/或電漿灰化(plasma ashing)去除第一圖案化硬光罩830。
如第1圖和第13A圖所示，方法100步驟124透過回蝕第二區域204和第三區域206中的間隔層820，同時用第二圖案化硬光罩850覆蓋第一區域202。第二圖案化硬光罩850的形成在許多方面與第12圖討論的第一圖案化硬光罩830類似，包括所形成的材料。回蝕刻製程在許多方面與上述第12圖討論的回蝕製程類似。在本實施例中，控制第二區域204和第三區域206中的間隔層820的回蝕，以暴露磊晶堆疊310在源極/汲極區域中的第二指定部分860。第二指定部分860具有與第一指定部分840不同數目的奈米線316。在一個實施例中，第二指定部分860包括五個奈米線316(五個第二磊晶層316)。
在回蝕第二區域204中的間隔層820之後，透過蝕刻製程移除第二圖案化硬光罩850，如第13B圖所示。在 第二圖案化硬光罩850是光阻圖案的一個實例中，其係透過濕式剝離和/或電漿灰化去除第二圖案化硬光罩850。
參考第1圖和第14圖，方法100步驟126係透過在第一區域202中形成第一源極/汲極結構870以及在第二區域204和第三區域206中形成第二源極/汲極結構875。第一源極/汲極結構870和第二源極/汲極結構875可以透過執行磊晶生長製程來形成，其係指提供磊晶材料以包覆磊晶堆疊310的第一指定部分840和第二指定部分860。在一些實施例中，透過在第一指定部分840和第二指定部分860中，分別在第二磊晶層316上磊晶生長半導體材料880，以形成第一源極/汲極結構870和第二源極/汲極結構875。換句話說，磊晶生長的半導體材料880圍繞奈米線316形成，這可以被稱為在奈米線周圍形成「覆層」。
在各種實施例中，磊晶生長的半導體材料880可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其它合適的材料。在一些實施例中，磊晶生長的半導體材料880可以在磊晶製程期間原位摻雜。例如，在一些實施例中，磊晶生長的半導體材料880可以摻雜有硼。在一些實施例中，磊晶生長的半導體材料880可以用碳摻雜以形成Si：C源極/汲極結構，磷以形成Si：P源極/汲極結構或者同時摻雜碳和磷以形成SiCP源極/汲極結構。在一個實施例中，第二磊晶層316是矽，磊晶生長的半導體材料880也是矽。在一些實施例中，第二磊晶層316和磊晶生長的半導體材料880可以包括類似的材料，但是被不同地摻雜。在其他實施例 中，第二磊晶層316包括第一半導體材料，磊晶生長的半導體材料880包括不同於第一半導體材料的第二半導體。
在一些實施例中，磊晶生長的半導體材料880不是原位摻雜的，反之執行注入製程以摻雜磊晶生長的半導體材料880。如上所述，留下的隔離區510存在於閘極堆疊710下方以阻擋所植入摻雜劑之潛在不想要的擴散。
因此，與虛設閘極堆疊710相關聯的第一源極/汲極結構870和第二源極/汲極結構875包括第二磊晶材料316和/或磊晶生長材料880。間隔層820的介電質材料插入第二磊晶層316中。每一磊晶材料316(例如，奈米線)延伸到通道區中，從而形成多通道、多源極/汲極結構裝置。在一個實施例中，在第一區域202中，形成在三個奈米線上的第一源極/汲極結構870延伸到通道區中，而在第二區域204和第三區域206中，形成在五個奈米線上的第二源極/汲極結構875延伸到通道區。
參考第1圖和第15圖，方法100步驟128係透過在包括第一區域202、第二區域204和第三區域206的基板210上形成層間介電質(inter-layer dielectric,ILD)層910。在某些實施例中，在形成層間介電質層910後，去除虛設閘極堆疊710(如下所述)。在一些實施例中，層間介電質層910包括諸如原矽酸四乙酯(TEOS)氧化物、非摻雜矽酸鹽玻璃或摻雜氧化矽如硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜矽玻璃(BSG)和/或其它合適的介電質材料。層間介電質層910可以透過PECVD 製程或其他合適的沉積技術來沉積。在一些實施例中，在形成層間介電質層910之後，半導體裝置200可以經受高熱預算製程(high thermal budget process)以退火層間介電質層。如上所述，在這樣的高熱預算製程期間，隔離區域510可以阻擋抗接面穿極摻雜劑從基板區域內進入裝置通道區域的一些潛在擴散。
在一些實例中，在沉積層間介電質層910之後，可執行平坦化製程以暴露虛設閘極堆疊710的頂表面。例如，平坦化製程包括化學機械平坦化(CMP)製程，其移除覆蓋虛設閘極堆疊710的層間介電質層910，並且平坦化半導體裝置200的頂表面。此外，CMP製程可以去除覆蓋在虛設閘極堆疊710上的硬光罩716，以暴露電極層714，例如多晶矽電極層。此後，在一些實施例中，從基板210移除剩餘的先前形成的虛設閘極堆疊710。在一些實施例中，可移除電極層714，而不移除虛設介電層620。從虛設閘極堆疊710去除電極層714導致如第15圖所示的閘極溝槽920。
之後可以在閘極溝槽920中形成最終閘極結構(例如，包括高K介電層和金屬閘極電極)，如下所述。可使用選擇性蝕刻製程(例如選擇性濕蝕刻，選擇性乾蝕刻或其組合)來執行虛擬閘極堆疊結構的移除。
如第16A圖和第16B圖所示，方法100步驟130係透過去除基板210上的第三區域206中的閘極溝槽920中的虛設介電層620和第一磊晶層314，其中輸入/輸出(I/O)結構在稍後形成。在去除第三區域206中的虛設介電層620 和第一磊晶層314之前，形成第三圖案化硬光罩940以覆蓋第一區域202和第二區域204。形成第三圖案化硬光罩940在許多方面類似上面第12圖討論的第一圖案化硬光罩830的行程方式，包括其中所討論的材料。
虛設介電質層620的去除與上文第9圖討論的蝕刻製程在許多方面係類似的。去除第一磊晶層314與上文第10圖討論的蝕刻製程在許多方面係類似的。第16B圖繪示出代替第一磊晶層314的間隙810。間隙810可以用周圍環境(例如，空氣、N2)填充。
然後通過蝕刻製程去除第三圖案化硬光罩940。在第三圖案化硬光罩940是光阻圖案的一個實例中，係過濕式剝離和/或電漿灰化去除第三圖案化硬光罩940。
如第1圖、第17A圖和第17B圖所示，方法100步驟132係透過在第三區域206中的閘極溝槽920中的第二磊晶層316上形成輸入/輸出(I/O)介電質層950。I/O介電質層950包括氧化矽、矽氮化物、碳化矽、氮氧化矽和/或其組合。I/O介電質層950還可以填充由去除在上面的步驟130中描述的第一磊晶層314提供的間隙810。在一些實施例中，I/O介電質層950包括多個層。作為示例，I/O介電層950可以透過在虛設閘極堆疊710上沉積介電材料來形成，使用的製程方式諸如CVD製程、次常壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程或其它合適的製程。
參考第1圖、第18A圖和第18B圖，方法100步驟134係透過去除第一和第二區域202和204中的閘極溝槽 920中的虛設介電質層620和第一磊晶層314，以形成最終閘極結構的通道區。在該移除製程期間，第三區域206被第四圖案化硬光罩960覆蓋。第四圖案化硬光罩960的形成在許多方面類似於上述第12圖討論的第一圖案化硬光罩330的形成，也包括其中討論的材料。去除虛設介電質層620與上文第9圖討論的蝕刻製程有許多方面類似。去除第一磊晶層314在與上文第10圖討論的蝕刻製程類似。第18A圖繪示出了代替第一磊晶層314的間隙810。
在移除第一區域202和第二區域204中的虛置介電層620和第一磊晶層314之後，透過蝕刻製程移除第四圖案化硬光罩960。在第四圖案化硬光罩960是光阻圖案的一個實例中，透過濕式剝離和/或電漿灰化來移除第四圖案化硬光罩960。
結果，在第一和第二區域202和204中的閘極溝槽920中暴露第二磊晶層316(奈米線)。值得注意的是，在步驟134的中間處理階段期間，間隙810係存在通道區中相鄰奈米線之間(例如，磊晶層316之間的間隙810)。間隙810可以用周圍環境條件(例如，空氣、氮氣等)填充。
還應注意，如附圖中所示，第二磊晶層316(例如，奈米線)具有大致圓形的形狀(例如，圓柱形)。第二磊晶層316(例如，奈米線)在源極汲極區域中具有基本上條形的形狀。在一些實施例中，第二磊晶層316的形狀差異是由於在製程中，每個區域的數量和性質的不同所造成的。例如，在通道區中，虛設氧化物去除和/或高k介電質沉積製程 可以提供圓形形狀。在一些實施例中，在每個區域中的形狀基本相似。
如第1圖、第19A圖、第19B圖和第19C圖所示，方法100步驟136係透過在裝置200的閘極溝槽920內形成最終閘極堆疊1010。最終閘極結構可以是多閘極電晶體的閘極。最終閘極結構可以是高介電常數/金屬閘極堆疊，然而其他組成亦是可能的。在一些實施例中，最終閘極結構係藉由閘極區域提供的多個奈米線(現在其之間具有間隙810)形成與閘極相關聯的多通道。在本實施例中，在裝置200的閘極溝槽920內形成高介電常數/金屬閘極(HK/MG)堆疊1010。在各種實施例中，高介電常數/金屬閘極堆疊1010包括界面層，高K閘極在界面層上形成的介電質層1014和/或在高K閘極介電質層1014上形成的金屬層1016。如本文所使用和描述的高K閘極介電質包括具有高介電常數的介電質材料，大於熱氧化矽(~3.9)。在高介電常數/金屬閘極堆疊1010內使用的金屬層1016可以包括金屬、金屬合金或金屬矽化物。另外，高介電常數/金屬閘極堆疊1010的形成可以包括形成各種閘極材料，一個或多個襯墊層以及一個或多個CMP製程的沉積，以去除過多的閘極材料，從而平坦化半導體裝置200的頂表面。
在一些實施例中，高介電常數/金屬閘極堆疊1010的界面層可以包括諸如氧化矽(SiO2)、HfSiO或氮氧化矽(SiON)的介電質材料。界面層可以通過化學氧化、熱氧化、ALD、CVD和/或其他合適的方法形成。高介電常數 /金屬閘極堆疊1010的閘極介電層1014可以包括高K介電層，例如氧化鉿(HfO2)，或者，高介電常數/金屬閘極堆疊1010的閘極介電層1014可包括其他高K介電質，諸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)其它合適的材料或其組合。高K閘極介電層1014可以通過ALD、PVD、CVD、氧化和/或其他合適的方法形成。
高介電常數/金屬閘極堆疊1010的金屬層1016可以包括單層或可選性的多層結構，例如具有選定功函數以增強裝置性能的金屬層的各種組合(功函數金屬層)、襯墊層、潤濕層、粘附層、金屬合金或金屬矽化物。例如，金屬層1016可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其它合適的金屬材料或其組合。在不同實施例中，金屬層1016可以通過ALD、PVD、CVD、電子束蒸發或其他合適的製程形成。此外，對於可以使用不同金屬層的N-FET和P-FET晶體管，金屬層1016可以單獨形成。在不同實施例中，可以執行CMP製程以從金屬層1016去除過量的金屬，從而提供金屬層1016的基本平坦的頂表面。
另外，金屬層可以提供N型或P型功函數，可以用作晶體管(例如，FINFET)閘電極，並且在至少一些實施 例中，金屬層1016可以包括多晶矽層。
裝置200可以作為環繞式閘極(gate-all-around,GAA)裝置執行，高介電常數/金屬閘極堆疊1010形成在奈米線(第二磊晶層316)的多個側面上。多閘極裝置200在第19A圖和第20A圖中的相應橫截面圖(沿線A-A的橫截面)、第20B圖(沿著通過閘極結構1010的線B-B的橫截面)、第20C圖(沿著通過第一源極/汲極結構870的線BB-BB的橫截面)。多閘極裝置200也在第19B圖中以等軸視圖示出，相對應於第20A圖(沿著線AA的橫截面)、第20D圖(沿著通過閘極結構1010的線BB的橫截面)、第20E圖(通過源極/汲極沿著線BB-BB到橫截面)。多閘極裝置200也在第19C圖中以等軸視圖示出且其對應第20F圖(沿著線A-A的橫截面)、第20G圖(沿著通過閘極結構1010的線B-B的橫截面)、第19C圖和相應的橫截面圖、第20H圖(沿著通過源極/汲極的線BB-BB的截面)。為了便於參考，在第20A-20H圖去除層間介電層910。
在第一區域202中，如第20A圖和第20B圖所示，閘極介電層1014設置在第二磊晶層316(例如，奈米線)下方。然而，在其他實施例中，高介電常數/金屬閘極堆疊1010的其他部分(例如，閘極電極1016)也可以設置在第二磊晶層316之下。在一些實施例中，裝置200可以是一FINFET裝置其具有一閘極形成在通道區域的至少兩側(例如，頂部和兩個側壁)。在第20C圖中的裝置200示出具有設置在第二磊晶層316(例如，奈米線)的多個表面上的磊晶生 長的包覆層880的第一源極/汲極結構870，而介電層820設置在第二磊晶層316之間。第一源極/汲極結構870形成在磊晶堆疊310的第一指定部分840(上部)上方，並且磊晶堆疊310的下部分被間隔層820覆蓋。第一源極/汲極結構870形成在有多個奈米線的磊晶堆疊310的第一指定部分840，並且每個奈米線(第二磊晶材料316)延伸到通道區中，由此形成多通道、多源極和汲極區域結構。在實施例中，在第一區域202中形成五通道，三個源極/汲極區域結構。
在第二區域204中，如第20A圖和第20D圖所示，閘極介電層1014設置在第二磊晶層316(例如，奈米線)下面。然而，在其他實施例中，高介電常數/金屬閘極堆疊1010的其他部分(例如，閘電極1016)也可以設置在第二磊晶層316之下。在一些實施例中，裝置200可以是具有形成在通道區域的至少兩側(例如，頂部和兩個側壁)和/或具有本領域已知的其它構造。第20E圖中的裝置200繪示出了具有設置在第二磊晶層316(例如，奈米線)的多個表面上的磊晶生長覆層880的第二源極/汲極結構875，而介電層820設置在磊晶層316之間。第二源極/汲極結構875形成在具有多個奈米線的磊晶堆疊310的第二指定部分860(上部)上方，並且每一個奈米線(第二磊晶材料316)延伸到通道區中，從而形成多通道多區域結構。在本實施例中，第二指定部分的奈米線的安裝不同於第一區域202中的第一指定部分的奈米線的安裝。在一個實施例中，形成五個通道，五個源極/汲極區域結構。
在第三區域206中，如第20F圖和第20G圖所示，I/O介電層950包裹在第二磊晶層316(例如，奈米線)周圍，並且閘極介電層1014設置在I/O介電層950下面。第20H圖的裝置200繪示出具有設置在第二磊晶層316(例如，奈米線)的多個表面上的磊晶生長的包覆層880的第二源極/汲極結構875，而介電質820設置在第二磊晶層316之間。第二源極/汲極結構875形成在磊晶堆疊310的第二指定部分860上。在本實施例中，第二源極/汲極結構875形成在連接到高介電常數/金屬閘極堆疊1010的五條奈米線上。
可以在方法100之前，期間和之後實施額外的製程步驟，並且根據方法100的各種實施例可以替換或消除上述一些製程步驟。
如第21圖所示是包括半導體裝置200的製造方法2000。步驟2002至2020分別類似於上面方法100步驟102至120中討論的那些。因此，上面關於步驟102到120的討論分別適用於步驟2002到2020。本揭露在各種實施例中重複附圖標記和/或字母。這種重複是為了簡化和清楚的目的，使得重複的附圖標記和/或字母在各種實施例中指示相似的特徵，除非另有說明。
參考第21圖和第22圖，方法2000透過回蝕第一區域202、第二區域204和第三區域206中的間隔層820進入步驟2022。在許多方面，蝕刻間隔層820的方法係類似方法100步驟122和/或第12圖的示例中的蝕刻製程。在本實施例中，間隔層820的回蝕被控制為暴露磊晶堆疊310的第一指 定部分在與虛設閘極堆疊710相鄰並與之相關聯的源極/汲極結構區域中。在一個實施例中，第一指定部分包括三個磊晶層316，稱為第一源極/汲極鰭狀結構840。
參考第1圖和第23圖，方法2000步驟2024係透過進一步回蝕第二區域204和第三區域206中的間隔層820，同時用第一圖案化硬光罩層2830覆蓋第一區域202。形成第一圖案化硬光罩層2830在許多方面與上述方法100步驟122和/或第12圖的實例討論的第一圖案化硬光罩層830類似，且包括其中討論的材料。回蝕製程在許多方面類似於上述方法100的步驟122和/或第12圖的實例所討論的回蝕製程。在本實施例中，控制第二區域204中的間隔層820的回蝕以暴露源極/汲極結構區域中的磊晶堆疊310的第二指定部分。第二區域204和第三區域206中的第二指定部分具有與第一區域202中的第一指定部分不同數目的奈米線。在一個實施例中，第二指定部分包括五個奈米線(五個磊晶層316)，稱為第二源極/汲極結構鰭狀結構860。
再進一步回蝕第二區域204和第三區域206中的間隔層820之後，透過蝕刻製程移除第一圖案化硬光罩層2830。在第一圖案化硬光罩層2830是光阻圖案的一個實例中，通過濕式剝離和/或電漿灰化去除第一圖案化硬光罩層2830。
其餘的步驟，包括方法2000、2026至2036分別與方法100的步驟126至136相同，包括第14圖到第20H圖的任何描述。
半導體裝置200可以進行進一步的CMOS或MOS技術處理以形成本領域已知的各種特徵和區域。例如，在基板210上的各種接觸/通孔和多層互連特徵(例如，層間介電質)，被配置為連接半導體裝置200的各種特徵或結構。
基於上述，可以看出，本揭露提供了形成多通道，多源極/汲極結構區域的方法。該方法採用形成/蝕刻間隔層以形成具有從裝置的一個區域到另一個區域的各種源極/汲極結構區域，以滿足裝置性能需要，例如操縱通道電流。該方法還提供形成輸入/輸出結構以及形成閘極堆疊和源極/汲極結構的可行製程。
本揭露提供了製造半導體裝置的許多不同實施例，其提供了對現有方法的一個或多個改進。在一個實施例中，一種用於製造半導體裝置的方法包括形成從基板延伸的第一鰭狀結構。第一鰭狀結構具有源極/汲極區和通道區，並且第一鰭狀結構由磊晶層的第一堆疊形成，磊晶層包括具有由具有第二組成的第二磊晶層插入的第一組成的第一磊晶層。該方法還包括從第一鰭狀結構的源極/汲極區域去除第二磊晶層以形成第一間隙，用介電層覆蓋第一磊晶層的一部分，並且用介電材料填充第一間隙並且生長另一磊晶材料在每個所述第一磊晶層的至少兩個表面上，以形成第一源極/汲極結構，同時所述介電材料填充所述第一間隙。
在另一實施例中，一種方法包括形成從基板延伸的第一鰭狀結構。第一鰭狀結構具有第一源極和汲極結構 以及第一通道區，並且第一鰭狀結構包括第一磊晶層堆疊，其包括具有由具有第二組成的第二磊晶層插入的第一組成的第一磊晶層。該方法還包括形成從基板延伸的第二鰭狀結構，第二鰭狀結構具有第二源極/汲極結構和第二通道區。第二鰭包括第二磊晶層堆疊，其包括具有由具有第二組成的第二磊晶層插入的第一組成的第一磊晶層。該方法還包括從第一源極/汲極區域移除第二磊晶層以形成第一間隙並且從第二源極/汲極區域移除第二磊晶層以形成第二間隙，用介電層覆蓋第一堆疊的下部分並填充第一間隙在具有所述介電質材料的所述第一堆疊的上部中，用所述介電質層覆蓋所述第二堆疊的下部，並且用所述介電質材料填充所述第二堆疊的上部中的所述第二間隙。第二堆疊的上部分包括與第一堆疊的上部分不同數量的第一磊晶層。該方法還包括在每個第一磊晶層的至少兩個表面上分別生長另一磊晶材料，以在介電質材料填充第一間隙和第二間隙時分別形成第一源極/汲極結構和第二源極/汲極結構。
在又一實施例中，一種裝置包括從基板延伸的第一鰭狀結構，在第一鰭狀結構的第一通道區域上延伸的第一閘極結構。第一鰭狀結構的通道區包括多個通道半導體層，每個通道半導體層被第一閘極結構的一部分圍繞。該裝置還包括與第一閘極結構相鄰的第一鰭狀元件的第一源極/汲極區。第一源極/汲極區域包括第一多個第一半導體層，在第一半導體層上的介電層和覆蓋第一半導體層並與介電層的側壁相連的第二半導體層。該裝置還包括從基板延伸的 第二鰭狀結構，在第二鰭狀結構的第二通道區域上延伸的第二閘極結構。第二鰭狀結構的通道區域包括多個通道半導體層，每個通道半導體層由第二閘極結構的一部分和與第二閘極結構相鄰的第二鰭狀結構的第二源極/汲極區域圍繞。第二源極/汲極區域包括第二多個第一半導體層。第二多個第一半導體層具有與第一多個第一半導體層不同的第一半導體層的量。第二源極/汲極區域還包括在第一半導體層上的介電層和覆蓋第一半導體層並與介電層的側壁相連的第二半導體層。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構，以用於實現本文所介紹之實施例的相同目的和/或實現與本揭露相同的優點。本領域技術人員還應當認識到，這樣的等同結構不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和更改。
本揭露之一實施態樣係提供一種多閘極裝置的製造方法，包含：形成第一鰭狀結構於基板之上，第一鰭狀結構有源極/汲極區域和通道區域，其中第一鰭狀結構係由有複數個磊晶層的第一堆疊所形成，第一堆疊包含由有一第一部分的複數個第一磊晶層插入於有一第二部分的複數個第二磊晶層；移除位於該第一鰭狀結構之該源極/汲極區域之該些第二磊晶層以形成複數個第一缺口；覆蓋一介電層於 該些第一磊晶層的一部分，並且填入該介電層於該些第一缺口；成長另一磊晶材料於每個該些第一磊晶層的至少兩表面以形成一第一源極/汲極結構且該介電材料填入該些第一缺口。
本揭露之另一實施態樣係提供一種多閘極裝置的製造方法，包含：形成第一鰭狀結構於基板之上，第一鰭狀結構有第一源極/汲極區域和第一通道區域，其中第一鰭狀結構包含複數個磊晶層形成的第一堆疊，其包含由有第一部分的複數個第一磊晶層插入有一第二部分的複數個第二磊晶層；形成第二鰭狀結構於基板之上，第二鰭狀結構有第二源極/汲極區域和第二通道區域，其中第二鰭狀結構包含複數個磊晶層形成的第二堆疊，其包含由有第一部分的第一磊晶層插入有第二部分的第二磊晶層；移除第二磊晶層於第一源極/汲極區域，以形成複數個第一缺口，且移除第二磊晶層於第二源極/汲極區域，以形成複數個第二缺口；填入介電層以覆蓋第一堆疊之下部分，並且填入介電層於第一堆疊之上部分的些第一缺口；填入介電層以覆蓋第二堆疊之下部分，並且填入介電層於第二堆疊之一上部分的第二缺口，其中第二堆疊之上部分與第一堆疊之上部分有不同數量的第一磊晶層；以及成長另一磊晶材料於每個第一磊晶層的至少兩表面以分別形成第一源極/汲極結構和第二源極/汲極結構，其中介電材料填入第一缺口和第二缺口。
本揭露之另一實施態樣係提供一種多閘極裝置，包含：第一鰭狀元件於基板上；第一閘極結構於第一鰭 狀元件的第一通道區域之上，其中第一鰭狀元件之通道區域包含複數個通道半導體層，其中每一通道半導體層皆被一部分的第一閘極結構所圍繞；第一源極/汲極區域於相鄰於第一閘極結構之第一鰭狀元件上，其中第一源極/汲極區域包含：複數個第一之第一半導體層；介電層於該第一半導體層上；以及第二半導體層覆蓋第一半導體層且相連於介電層的側面；第二鰭狀元件於基板之上；第二閘極結構於第二鰭狀元件的第二通道區域之上，其中第二鰭狀元件之通道區域包含複數個通道半導體層，其中每一通道半導體層皆被一部分的第二閘極結構所圍繞；第二源極/汲極區域於相鄰於第二閘極結構之該第二鰭狀元件上，其中第二源極/汲極區域包含：複數個第二之第一半導體層，其中第二之第一半導體層與第一之第一半導體層有不同數量的第一半導體層；介電層於第一半導體層上；以及第二半導體層覆蓋第一半導體層且相連於介電層的側面。
前述概要以諸多實施方式為特徵，使所屬領域中熟習此技藝者能更了解本揭露之面向。所屬領域中熟習此技藝者應了解到其能順利實施本揭露以作為設計或改良其他程序或結構之基礎而實現相同目的及/或達到實施方式所介紹之相同功效。所屬領域中熟習此技藝者應意識到若有等同之架構，其不應脫離本揭露之精神和範圍，且當可在不脫離本揭露之精神和範圍內進行多種之改變、取代、更動與潤飾。
200‧‧‧裝置
210‧‧‧基板
202‧‧‧第一區域
310‧‧‧磊晶堆疊
316‧‧‧第二磊晶層
410’‧‧‧鰭狀結構
510‧‧‧氧化層
610’‧‧‧凹陷淺溝槽隔離結構
810‧‧‧缺口
820‧‧‧間隔層
840‧‧‧第一指定部分
870‧‧‧第一源極/汲極結構
880‧‧‧半導體材料
910‧‧‧層間介電層
1010‧‧‧閘極堆疊
1014‧‧‧閘極介電層
1016‧‧‧金屬層

Claims (1)

  1. 一種多閘極裝置的製造方法，包含：形成一第一鰭狀結構於一基板之上，該第一鰭狀結構有一源極/汲極區域和一通道區域，其中該第一鰭狀結構係由有複數個磊晶層的一第一堆疊所形成，其包含由有一第一部分的複數個第一磊晶層插入於有一第二部分的複數個第二磊晶層；移除位於該第一鰭狀結構之該源極/汲極區域之該些第二磊晶層以形成複數個第一缺口；覆蓋一介電層於該些第一磊晶層的一部分，並且填入該介電層於該些第一缺口；以及成長另一磊晶材料於每個該些第一磊晶層的至少兩表面以形成一第一源極/汲極結構且該介電材料填入該些第一缺口。
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