TWI581319B - 半導體裝置及製造方法 - Google Patents

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台灣積體電路製造股份有限公司
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Description

半導體裝置及製造方法
本發明是有關於一種半導體裝置，特別係有關於一種穿隧式場效電晶體。
金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置是積體電路的關鍵元件。取決於閘極電壓Vg及源極-汲極電壓Vds，MOS裝置可能在三個區中起作用：線性區、飽和區及次臨界區。次臨界區是其中Vg小於臨界電壓Vt的區。被稱為次臨界擺幅(sub-threshold swing，SS)的參數表示將電晶體電流切斷的容易度，且因此是確定MOS裝置的速度的重要因素。次臨界擺幅可以表達為函數m×kT/q，其中m是與電容有關的參數。典型的MOS裝置的次臨界擺幅具有在室溫下大約60毫伏/倍頻程(mV/decade)(kT/q)的限制，其又設定用來進一步按比例調整操作電壓VDD及臨界電壓Vt的限制。此限制是歸因於載子的擴散輸送機制。基於這個原因，現存的MOS裝置通常不能夠在室溫下比60毫伏/倍頻程更快地切換。60毫伏/倍頻程次臨界擺幅限制也適用於絕緣層覆矽(silicon-on-insulator，SOI)元件上的FinFET或超薄主體MOSFET。然而，即使具有對通道的較好閘極控制，SOI上的超薄主體MOSFET或FinFET仍然僅僅能達成接近但是不低於60毫伏/倍頻程的限制。在具有此限制的情況下，不能夠達成在用於未來奈米裝置的低操作電壓下的較快切換。
為了解決上文論述的問題，已研究出穿隧式場效電晶體 (tunnel field effect transistors，TFET)。TFET可以通過改變載子注入機制來改良這些參數中的兩個參數。在MOSFET中，SS受到載子在源極到通道障壁上方的擴散限制，其中注入電流與kT/q成比例。因此，在室溫下，SS為60毫伏/倍頻程。在TFET中，通過自源極的價帶到通道的導電帶的帶間隧穿來調控注入。因此，可以達成低得多的次臨界擺幅。因為TFET常常被設計成具有p-i-n二極體配置，所以達成低得多的漏電流。並且，TFET對在MOSFET上常見的短通道效應具有更大抵抗力。
在本發明的一實施例中，一種製造半導體裝置的方法，該方法包括：從半導體基板形成鰭片；從該鰭片的第一拐角區移除第一區段；從該鰭片的第二拐角區移除第二區段，其中該第二區段在該鰭片的與該第一區段相對的側上；植入第一摻雜物以在該鰭片內形成第一源極/汲極區；以及植入第二摻雜物以在該鰭片內形成與該第一源極/汲極區物理接觸的第二源極/汲極區，其中與該第一源極/汲極區相比，該第二源極/汲極區具有相反導電性。
在一實施例中，一種製造半導體裝置的方法，該方法包括使用圖案化遮罩從半導體基板圖案化鰭片，該鰭片包括：中間區段；在該中間區段的第一側上的第一部分及第二部分；在該中間區段的與該第一側相對的第二側上的第三部分及第四部分，其中該第一部分、該中間區段及該第四部分共用該鰭片的一側；將第一離子植入到該第一部分中；移除該第一部分；將第二離子植入到該第三部分中；移除該第三部分；將第三離子及第四離子植入到該中間區段中，其中該第三離子具有第一導電性且該第四離子具有不同於該第一導電性的第二導電性；以及鄰近於該中間區段而形成閘極電極。
在另一實施例中，一種半導體裝置，其包括在基板上方的具有第一寬度的半導體中間鰭片區段；在該半導體中間鰭片區段的第一部分內的具有第一導電性的第一摻雜物；在該半導體中間鰭片區段的第二部分內的具有與該第一導電性相反的第二導電性的第二摻雜物，其中該第一部分與該第二部分彼此物理接觸；第一擴充區，其與該第一部分物理接觸且延伸遠離該半導體中間鰭片區段，其中該第一擴充區具有小於該第一寬度的第二寬度；在該第一擴充區內的具有該第一導電性的第三摻雜物；第二擴充區，其與該第二部分物理接觸且相比該第一擴充區在相反方向上延伸，其中該第二擴充區具有小於該第一寬度的第三寬度；以及在該第二擴充區內的具有該第二導電性的第四摻雜物。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
101‧‧‧半導體基板
102‧‧‧第一區段
103‧‧‧鰭片
104‧‧‧第二區段
105‧‧‧圖案化遮罩
106‧‧‧第三區段
107‧‧‧隔離區
108‧‧‧第四區段
109‧‧‧第一虛擬閘極材料
110‧‧‧中間區段
603‧‧‧第四植入製程
L1‧‧‧第一長度
D1‧‧‧第一深度
W1‧‧‧第一寬度
201‧‧‧第一植入遮罩
203‧‧‧第一植入製程
W2‧‧‧第二寬度
403‧‧‧第二植入製程
501‧‧‧第二植入遮罩
503‧‧‧第三植入製程
W3‧‧‧第三寬度
603‧‧‧第四植入製程
701‧‧‧間隔物
801‧‧‧第一ILD
1001‧‧‧第一源極/汲極區
1002‧‧‧第一植入區
1003‧‧‧第二源極/汲極區
1004‧‧‧第二植入區
1005‧‧‧第五植入製程
1007‧‧‧第六植入製程
W4‧‧‧第四寬度
1101‧‧‧閘極介電質
1103‧‧‧閘極電極
1201‧‧‧第二ILD
1301‧‧‧箭頭
1401‧‧‧第一接觸件
1403‧‧‧第二接觸件
1103A‧‧‧第一區段
1103B‧‧‧第二區段
1601‧‧‧第一材料
1603‧‧‧第二材料
α1‧‧‧第一角度
α2‧‧‧第二角度
α3‧‧‧第三角度
α4‧‧‧第四角度
當結合附圖閱讀時，從以下詳細描述最好地理解本發明的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為了論述清楚起見，可以任意增加或減小各種特徵的尺寸。
圖1A到1B說明根據一些實施例的從基板形成的鰭片。
圖2A到2B說明根據一些實施例的第一植入製程。
圖3A到3B說明根據一些實施例的鰭片的第一區段的移除。
圖4A到4B說明根據一些實施例的第二植入製程。
圖5A到5B說明根據一些實施例的第三植入製程。
圖6A到6B說明根據一些實施例的鰭片的第三區段的移除及第四植入製程。
圖7說明根據一些實施例的間隔物的形成。
圖8說明根據一些實施例的第一層間介電質的形成。
圖9A到9B說明根據一些實施例的虛擬閘極材料的移除。
圖10A到10B說明根據一些實施例的第五植入製程及第六植入製程。
圖11A到11B說明根據一些實施例的閘極介電質及閘極電極的形成。
圖12A到12B說明根據一些實施例的平坦化製程。
圖13說明根據一些實施例的穿隧式場效電晶體。
圖14A到14B說明根據一些實施例的到閘極電極的接觸件的形成。
圖15A到15B說明根據一些實施例的鰭片的無植入中間區段。
圖16A到16B說明根據一些實施例的鰭片中的第一材料及第二材料。
圖17A到17B說明根據一些實施例的第一區段的移除。
圖18A到18B說明根據一些實施例的第二區段的移除。
以下揭示內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述元件及佈置的特定實例以簡化本發明。當然，這些元件及佈置僅為實例且並不意欲進行限制。例如，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本發明可以在各種實例中重複參考標號及/或字母。此重複是基 於簡化及清楚的目的，且本身並不指定所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，可以使用例如「在…下方」、「在之下」、「下部」、「在之上」、「上部」和其類似者等的空間相對術語，以描述如圖中所說明的一個元件或特徵相對於另一元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語意圖涵蓋在使用或操作中的元件的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
現在參看圖1A到1B，其中圖1B為貫穿線1B-1B'的圖1A的橫截面圖，說明了形成為鰭片103的半導體基板101。在實施例中，半導體基板101可以包括例如III-V材料(例如，砷化鎵、砷化銦等等)、塊狀矽(摻雜或無摻雜)、鍺，或絕緣體上半導體(semiconductor-on-insulator，SOI)基板的活性層。一般來說，SOI基板包括形成於絕緣層上的半導體材料層，例如矽。絕緣層可以為例如內埋氧化物(buried oxide，BOX)或氧化矽層。絕緣層提供在通常為矽或玻璃基板的基板上。也可以使用例如多層或梯度基板的其它基板。
鰭片103可以從半導體基板101形成。在實施例中，鰭片103可以通過最初在半導體基板101上方形成圖案化遮罩105來從半導體基板101形成。圖案化遮罩105可以包括一或多個介電層的硬遮罩。舉例來說，硬遮罩可以為通過例如熱氧化、化學氣相沉積(chemical vapor deposition，CVD)等等形成的二氧化矽或氮化矽層。替代地，硬遮罩可以由例如氮氧化矽的其它介電材料形成。也可以使用例如二氧化矽及氮化矽層的多層硬遮罩。此外，可以使用例如金屬、金屬氮化物、金屬氧化物等等的其它材料。舉例來說，硬遮罩可以由鎢形成。
隨後使用例如光學微影技術來圖案化圖案化遮罩105。一般來說，光學微影技術涉及沉積光阻材料及根據圖案來輻照該光阻 材料。其後，將光阻材料顯影以移除光阻材料的一部分。剩餘的光阻材料在例如蝕刻的後續處理步驟期間保護底層材料。在這種情況下，光阻材料用來產生圖案化遮罩105，從而界定鰭片103。因而，圖案化遮罩105可以形成為具有在大約5奈米(nm)與大約100nm之間的第一寬度W1(例如，10nm)。
一旦已經形成圖案化遮罩105，便可以使用消減(subtractive)蝕刻製程及連同使用圖案化遮罩105來形成鰭片103。舉例來說，可以蝕刻半導體基板101的所暴露部分以從半導體基板101形成鰭片103。在實施例中，可以通過例如HBr/O2、HBr/Cl2/O2或SF6/Cl2等離子來蝕刻半導體基板101。在實施例中，可以圖案化鰭片103，使得其最終將用於例如穿隧式場效電晶體(tunneling field effect transistor，TFET)的半導體裝置中的通道。
然而，如本發明所屬領域具有一般知識者將理解到，上文所描述的用來形成鰭片103的消減製程意圖為說明性的，且並不意圖限制實施例。更確切地說，任何合適的製程，例如使用半導體基板101及遮罩的磊晶生長製程，可以替代地用來形成鰭片103。可以替代地利用用於從半導體基板101形成鰭片103的任何合適的製程，且所有此類製程完全意圖包含在實施例的範圍內。
圖1A到1B還說明隔離區107在鰭片103的相對側上的形成。在實施例中，隔離區107可以為例如氧化物材料、高密度等離子(high-density plasma，HDP)氧化物等等的介電材料。可以使用化學氣相沉積(CVD)方法(例如，HARP製程)、高密度等離子CVD方法或如所屬領域中已知的其它合適的形成方法來形成介電材料。
可以通過用介電材料過填充鰭片103周圍的區及接著通過例如化學機械拋光(chemical mechanical polishing，CMP)、蝕刻、這些方法的組合等等的合適製程從鰭片103上方移除過量材料來填充鰭 片103周圍的區。一旦已經用介電材料填充鰭片103周圍的區，便可以使介電材料凹陷以遠離鰭片103的頂表面。可執行凹陷以暴露鰭片103的側壁的至少一部分。可以通過將鰭片103的頂表面及介電材料浸漬到例如HF的蝕刻劑中來使用濕式蝕刻使介電材料凹陷，但是可以替代地使用例如H2的其它蝕刻劑及例如反應性離子蝕刻、用例如NH3/NF3的蝕刻劑進行的乾式蝕刻、化學氧化物移除或乾式化學清洗的其它方法。可以使介電材料從鰭片103的頂表面凹陷到在大約5nm與大約300nm之間的第一深度D1(例如，大約40nm)。
然而，如所屬領域的一般技術人員將認識到，上文所描述的步驟可能僅僅是用來填充介電材料及使介電材料凹陷以形成隔離區107的整個製程流程的一部分。舉例來說，加襯步驟、清洗步驟、退火步驟、間隙填充步驟、這些步驟的組合等等也可以用來形成隔離區107。所有可能的製程步驟完全意圖包含在本發明實施例的範圍內。
一旦已經形成隔離區107，便可以在鰭片103上方形成第一虛擬閘極材料109。第一虛擬閘極材料109可以包括例如以下各者的材料：摻雜或無摻雜多晶矽(或非晶矽)、金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳、矽化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、其它導電材料、其組合等等。在其中第一虛擬閘極材料109為多晶矽的實施例中，可以通過用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)將摻雜或無摻雜多晶矽沈積到在大約400Å到大約2,400Å的範圍中的厚度(例如，大約1,400Å)來形成第一虛擬閘極材料109。
一旦已經形成第一虛擬閘極材料109，便可以將第一虛擬閘極材料109圖案化成最終將用來界定閘極電極1103(在圖1A到1B中沒有說明，但是在下文關於圖11進行說明及論述)的形狀。在實施例中，第一虛擬閘極材料109可以被圖案化成具有在大約5nm與大約1μm 之間的第一長度L1(例如，大約150nm)。可以使用例如光學微影製程來圖案化第一虛擬閘極材料109，借此塗覆、輻照及顯影光阻以形成遮罩，且接著利用遮罩來移除第一虛擬閘極材料109的暴露部分。
在第一虛擬閘極材料109已形成於鰭片上方的情況下，鰭片103可以包括5個獨特的區段(在圖1A中位於圖案化遮罩105底下，但是為方便起見，使用短劃線說明)。第一區段為鰭片103的位於第一虛擬閘極材料109底下的中間區段110。在中間區段110的一側上，鰭片103可以包括在其拐角區處的第一區段102及鄰近於第一區段102的第二區段104。在中間區段110的相對側上，鰭片103可以包括在其拐角區處的第三區段106及第四區段108，該第三區段與中間區段110及第二區段104共用鰭片103的一側，該第四區段與中間區段110及第一區段102共用鰭片103的相對側。
圖2A到2B(其中圖2B為沿線2B-2B'的圖2A的橫截面圖)說明第一植入遮罩201的形成及到鰭片103的第一區段102中的第一植入(在圖2A到2B中由標記成203的箭頭表示)。在實施例中，放置並圖案化第一植入遮罩201，以便覆蓋第一虛擬閘極材料109的至少一部分以及完全覆蓋鰭片103的第三區段106及鰭片103的第四區段108。在實施例中，第一植入遮罩201可以為光阻，首先塗覆且接著圖案化該光阻以覆蓋第一虛擬閘極材料109以及第三區段106及第四區段108，同時使鰭片103的第一區段102及鰭片103的第二區段104暴露。可以通過以下步驟來執行圖案化：將光阻暴露於圖案化能量源(例如，光)以誘發光阻的暴露於能量的那些部分中的化學反應，且接著將光阻顯影以移除光阻的不合需要的部分，從而形成第一植入遮罩201。
替代地，第一植入遮罩201可以為由例如氮化矽的介電材料製成的硬遮罩。在這個實施例中，最初可以使用例如化學氣相沉積、物理氣相沉積等等的沉積製程來沉積介電材料。一旦已經沉積介 電材料，便可以執行光刻掩蔽及蝕刻製程，借此將光阻放置在介電材料上方、暴露於圖案化能量源並且顯影。圖案化光阻接著作為遮罩連同蝕刻製程(例如，反應性離子蝕刻)一起用來將光阻的圖案轉印到介電材料。
一旦已經形成第一植入遮罩201以覆蓋第一虛擬閘極材料109的一部分以及第三區段106及第四區段108，便執行第一植入以便將第一摻雜物植入到鰭片103的第一區段102中。在實施例中，第一摻雜物非晶化種類，其將起作用以使鰭片103的第一區段102非晶化，且可以為例如氬、氪、氙、銦、砷、鍺、這些物種的組合等等。
在實施例中，可以使用例如第一植入製程的製程將第一摻雜物植入到第一區段102中，借此使所要的第一摻雜物的離子加速且導向鰭片103的第一區段102。離子植入製程可以利用加速器系統來使所要的第一摻雜物的離子加速。因而，在所利用的精確能量將至少部分取決於鰭片高度及所使用的物種時，在一個實施例中，加速器系統可以使用大約0.5KeV到大約30KeV的能量(例如，大約2KeV)。另外，為了將第一摻雜物植入到鰭片103內的第一區段102中且不將第一摻雜物植入遍及第一區段102及第二區段104，以例如與垂直於半導體基板101偏離在大約1°與大約90°之間的第一角度α1(例如，大約45°)來植入第一摻雜物。
通過將第一摻雜物植入到鰭片103的第一區段102中，鰭片103的具有第一摻雜物的第一區段102在鰭片103內可以具有在大約2nm與大約50nm之間的第二寬度W2(例如，大約5nm)。另外，可以將第一摻雜物植入到在大約1e13cm-3到大約1e19cm-3之間的濃度(例如，大約1e15cm-3)。然而，可以替代地利用任何合適的尺寸及濃度。
圖3A到3B(其中圖3B為沿線3A-3A'的圖3A的橫截面圖)說明第一區段102從鰭片103的移除。在實施例中，可以使用例如濕式 蝕刻製程來移除第一區段102，該濕式蝕刻製程利用選擇性地移除第一區段102的材料(例如，鰭片103的已經通過第一摻雜物非晶化的材料)而不顯著移除鰭片103的在第一區段102外的材料(例如，第二區段104)的蝕刻劑。因而，在所利用的精確蝕刻劑至少部分取決於用於鰭片103及第一摻雜物的材料時，在其中鰭片103包括矽且第一摻雜物為鍺的實施例中，可以使用例如HF的蝕刻劑來移除第一區段102。然而，可以替代地利用任何合適的蝕刻劑或方法。
圖4A到4B說明：一旦已經移除第一區段102，便可以將第二區段104形成為第一源極/汲極區1001(在圖4A到4B中未完全形成或說明，但是在下文關於圖10A到10B說明為完全形成)的一部分。在實施例中，可以使用起作用以植入第二摻雜物(例如，n型摻雜物(例如，磷、砷或銻)或P型摻雜物(例如，硼、鎵或銦)，取決於將要形成的所要元件)的第二植入製程(在圖4B中由標記為403的箭頭表示)來使第二區段104植入有第二摻雜物。第二植入製程403可以利用加速器系統來用大約0.5KeV到大約30KeV的能量(例如，大約2KeV)使所要的第二摻雜物的離子加速。另外，因為可以充分摻雜第二區段104，所以可以按任何所要的角度(例如，垂直於半導體基板101)來植入第二摻雜物。可以將第二摻雜物植入到在大約1e13cm-3到大約1e21cm-3之間的濃度(例如，大約1e19cm-3)，但是可以替代地利用任何合適的濃度。
圖5A到5B(其中圖5B為沿線5A-5A'的圖5A的橫截面圖)說明第一植入遮罩201的移除及第二植入遮罩501在第一虛擬閘極材料109的至少一部分及鰭片103的第二區段104上方的放置。在其中第一植入遮罩201為光阻的實施例中，可以使用例如灰化製程來移除第一植入遮罩201，借此將第一植入遮罩201的溫度升高到第一植入遮罩201將經受熱分解且接著易於被移除的點。然而，例如濕式蝕刻的任何其它合適的移除製程可以替代地用來剝除第一植入遮罩201。
一旦已經移除第一植入遮罩201，便可以將第二植入遮罩501放置在第一虛擬閘極材料109的該部分上方且完全覆蓋鰭片103的第二區段104，同時使鰭片103的第三區段106及鰭片103的第四區段108通過第二植入遮罩501暴露以供進一步處理。在實施例中，第二植入遮罩501可類似於第一植入遮罩201，例如為已圖案化以覆蓋第一虛擬閘極材料109的該部分及鰭片103的第二區段104的光阻或硬遮罩。然而，可以替代地利用可用來保護第一虛擬閘極材料109的該部分及鰭片103的第二區段104的任何其它合適的材料或製程。
圖5A到5B還說明：一旦已放置第二植入遮罩501，便可以執行第三植入製程(在圖5B中由標記為503的箭頭表示)，以便將第三摻雜物植入到鰭片103的第三區段106中。在實施例中，執行第二植入區505，以便植入第三摻雜物，該第三摻雜物可以為非晶化物種，其將起作用以在第三區段106內使鰭片103非晶化，且可以為例如氬、氪、氙、銦、砷、鍺、這些物種的組合等等。
在實施例中，可以使用例如第三植入製程503的製程將第三摻雜物植入到第三區段106中，借此使所要的第三摻雜物的離子加速且導向第三區段106。第三植入製程503可以利用加速器系統來用大約0.5KeV到大約30KeV的能量(例如，大約2KeV)使所要的第三摻雜物的離子加速。另外，為了植入鰭片103內的第三區段106且不將第三摻雜物植入成遍及鰭片103的第四區段108，以例如與垂直於半導體基板101偏離在大約1°與大約90°之間的第二角度α2(例如，大約45°)來植入第三摻雜物。
通過植入第三摻雜物，第三區段106可植入成在鰭片103內具有在大約2nm與大約50nm之間的第三寬度W3(例如，大約5nm)。另外，可以將第三摻雜物在第三區段106內植入到在大約1e13cm-3到大約1e21cm-3之間的濃度(例如，大約1e19cm-3)。然而，可以替代地 利用任何合適的尺寸及任何合適的濃度。
圖6A到6B(其中圖6B說明沿線6A-6A'的圖6A的橫截面圖)說明第三區段106從鰭片103的移除。在實施例中，可以使用類似於用來從鰭片103移除第一區段102的製程(上文關於圖3A到3B所描述)的製程來移除第三區段106。舉例來說，濕式蝕刻製程，其利用選擇性地移除第三區段106的材料(例如，鰭片103的已經通過第三摻雜物非晶化的材料)而不顯著移除鰭片103的在第三區段106外的材料(例如，鰭片103的第四區段108)的蝕刻劑。因而，在所利用的精確蝕刻劑至少部分取決於用於鰭片103及第三摻雜物的材料時，在其中鰭片103包括矽且第三摻雜物包括鍺的實施例中，可以使用例如HF的蝕刻劑來移除第三區段106。然而，可以替代地利用任何合適的蝕刻劑或方法。
圖6A到6B另外說明：一旦已經移除第三區段108，便可以將鰭片103的第四區段108形成為第二源極/汲極區1003(在圖6A到6B中未完全說明，但是在下文關於圖10完全說明並描述)的一部分。在實施例中，可以使用起作用以植入第四摻雜物(例如，n型摻雜物(例如，磷、砷或銻)或P型摻雜物(例如，硼、鎵或銦))的第四植入製程(在圖6B中由標記為603的箭頭表示)來植入第四區段108，該第四摻雜物相比第二摻雜物(植入第二區段104內)具有相反的導電類型。第四植入製程603可以利用加速器系統來用大約0.5KeV到大約30KeV的能量(例如，大約2KeV)使所要的第四摻雜物的離子加速。另外，因為可以充分摻雜鰭片103的第四區段108，所以可以按任何所要的角度(例如，垂直於半導體基板101)來植入第四摻雜物。可以將第四摻雜物植入到在大約1e13cm-3到大約1e21cm-3之間的濃度(例如，大約1e19cm-3)，但是可以替代地利用任何合適的濃度。
圖7說明第二植入遮罩501的移除及間隔物701在第一虛擬閘極材料109的相對側上的形成。在其中第二植入遮罩501為光阻的 實施例中，可以使用例如灰化製程來移除第二植入遮罩501，借此將第二植入遮罩501的溫度升高到第二植入遮罩501將經受熱分解且接著易於被移除的點。然而，例如濕式蝕刻的任何其它合適的移除製程可以替代地用來剝除第二植入遮罩501。
一旦已經移除第二植入遮罩501，便可以形成間隔物701。在實施例中，通過將間隔物層(未示出)毯覆地沉積在先前形成的結構上來形成間隔物701。間隔物層可以包括SiN、氮氧化物、SiC、SiON、氧化物等等，且可以通過用來形成此類層的例如化學氣相沉積(CVD)、等離子增強型CVD、濺鍍及所屬領域中已知的其它方法的方法來形成。可以接著例如通過用來從結構的水準表面且沿第一虛擬閘極材料109的兩個邊緣移除間隔物層來圖案化間隔物701。
圖8說明第一ILD 801在半導體基板101上方及在第一虛擬閘極材料109及間隔物701上方的形成。在實施例中，可以通過ALD、PVD、CVD或用於形成ILD的其它可接受的方法來形成第一ILD 801。第一ILD 801可以包括摻雜或無摻雜氧化矽，但是可以替代地利用其它材料，例如摻雜氮化矽的矽酸鹽玻璃、高K材料、這些材料的組合等等。在形成第一ILD 801之後，可以使用例如化學機械拋光(CMP)製程的合適技術來使第一ILD 801、第一虛擬閘極材料109及間隔物701平坦化。平坦化製程將使第一虛擬閘極材料109以及間隔物701重新暴露以供進一步處理，同時保護其它底層結構。
圖9A到9B(其中圖9B為沿線9B-9B'的圖9A的橫截面圖)說明：一旦已經使第一ILD 801、第一虛擬閘極材料109及間隔物701平坦化，便可以移除第一虛擬閘極材料109。在實施例中，使用適合於被選擇以形成第一虛擬閘極材料109的材料的移除製程來移除第一虛擬閘極材料109。因而，在移除的精確方法將至少部分取決於所選擇的材料時，在其中第一虛擬閘極材料109為多晶矽的實施例中，可以使用 例如等離子蝕刻(利用例如HBr/Cl2、F2的蝕刻劑)或濕式蝕刻(例如，利用NH4OH)、這些製程的組合等等的製程來移除第一虛擬閘極材料109。
圖10A到10B(其中圖10B為沿線10A-10A'的圖1A的橫截面圖)說明第一植入區1002及第二植入區1004在鰭片103的先前已經由第一虛擬閘極材料109覆蓋的中間區段110內的形成。在實施例中，第一植入區1002可以植入有類似於先前植入到第二區段104中的第二摻雜物(參見關於第二植入製程403的圖4A)的第五摻雜物。第一植入區1002(在鰭片103的中間區段110內)及第二區段104(也被視為延伸遠離第一植入區1002的第一擴充區)一起形成TFET的第一源極/汲極區1001(通過短劃線見於圖10A中)。
在實施例中，可以使用例如第五植入製程(在圖10B中由標記為1005的箭頭表示)的製程將第五摻雜物植入到第一植入區1002中，借此使所要的第五摻雜物的離子加速且導向鰭片103的中間區段110，從而形成第一植入區1002。第五植入製程1005可以利用加速器系統來用大約0.5KeV到大約30KeV的能量(例如，大約2KeV)使所要的第五摻雜物的離子加速。另外，為了在鰭片103的中間區段110內形成第一植入區1002且不將第五摻雜物植入成遍及鰭片103的中間區段110，以例如與垂直於半導體基板101偏離在大約1°與大約90°之間的第三角度α3(例如，大約45°)來植入第五摻雜物。
通過使用第五植入製程1005，第一植入區1002可以形成為在鰭片103內具有在大約2nm與大約50nm之間的第四寬度W4(例如，大約5nm)。另外，可以將第五摻雜物植入到在大約1e13cm-3到大約1e17cm-3之間的濃度(例如，大約1e16cm-3)。然而，可以替代地利用任何所要的尺寸及濃度。
可以通過使鰭片103的中間區段110植入有類似於先前植 入到鰭片103的第四區段108中的第四摻雜物(參見圖6A到6B)的第六摻雜物來形成第二植入區1004。第二植入區1004(在鰭片103的中間區段110內)及第四區段108(可以被視為延伸遠離第二植入區1004的第二擴充區)一起形成TFET的第二源極/汲極區1003(通過短劃線見於圖10A中)。可以使用第六植入製程(在圖10B中由標記為1007的箭頭表示)來形成第二植入區1004。在實施例中，第六植入製程1007可以為離子植入製程，借此使所要的第六摻雜物的離子加速且導向鰭片103的中間區段110。第六植入製程1007可以利用加速器系統來用從大約0.5KeV到大約30KeV的能量(例如，大約2KeV)使所要的第六摻雜物的離子加速。另外，為了在鰭片103內形成第二植入區1004且不將第六摻雜物植入成遍及鰭片103的中間區段(例如，在第一植入區1002內)，以例如與垂直於半導體基板101偏離在大約1°與大約90°之間的第四角度α4(例如，大約45°)來植入第六摻雜物。
通過使用第六植入製程1007，第二植入區1004可以形成為在鰭片103內具有在大約2nm與大約50nm之間的第五寬度W5(例如，大約5nm)。另外，可以將第六摻雜物植入到在大約1e13cm-3到大約1e17cm-3之間的濃度(例如，大約1e16cm-3)。然而，可以替代地利用任何合適的尺寸及任何合適的濃度。
然而，雖然上文提供具有摻雜濃度的精確實例，但是這些實例僅僅意圖為說明性的，且並不意圖為限制性的。更確切地說，所利用的精確摻雜水準可涉及來自閘極的良好靜電控制(其中較低摻雜水準可為需要的，但是隨著鰭片的大小減小，可以利用較高摻雜度)與較高隧穿效率(其中較高摻雜水準可為需要的)之間的折衷。
舉例來說，在特定實施例中，可以將第二植入區1004植入成在源極連接側上具有高摻雜濃度(例如，具有大於1019/cm3的摻雜濃度)，且在汲極連接側上具有較低摻雜濃度(例如，具有小於大約 1017/cm3的摻雜濃度)。通過修改在兩側上的摻雜濃度，可以調節從鰭片103形成的TFET的性能。
圖11A到11B(其中圖11B為貫穿線11A-11A'的圖11A的橫截面圖)說明閘極介電質1101及閘極電極1103在鰭片103上方的形成。可以通過熱氧化、化學氣相沉積、濺鍍或所屬領域中已知且用於形成閘極介電質的任何其它方法來形成閘極介電質1101(在圖4A中不可見，但是見於圖4B中)。閘極介電質1101可以包括具有在大約3埃到大約100埃的範圍中的厚度(例如，大約10埃)的材料，例如二氧化矽或氮氧化矽。閘極介電質1101可以替代地由高介電常數(高k)材料(例如，具有大於大約5的相對介電常數)以大約0.5埃到大約100埃的等效氧化物厚度(例如，大約10埃或小於10埃)形成，該材料例如氧化鑭(La2O3)、氧化鋁(Al2O3)、二氧化鉿(HfO2)、氮氧化鉿(HfON)或氧化鋯(ZrO2)，或其組合。另外，二氧化矽、氮氧化矽及/或高K材料的任何組合也可以用於閘極介電質1101。
閘極電極1103可以包括導電材料，且可以選自包括以下各者的群組：多晶矽(多晶Si)、多晶矽鍺(多晶SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、這些材料的組合等等。金屬氮化物的實例包含氮化鎢、氮化鉬、氮化鈦及氮化鉭或其組合。金屬矽化物的實例包含矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或其組合。金屬氧化物的實例包含氧化釕、氧化銦錫或其組合。金屬的實例包含鎢、鈦、鋁、銅、鉬、鎳、鉑等。
可以通過化學氣相沉積(CVD)、濺鍍沈積或所屬領域中已知且用於沉積導電材料的其它技術來沉積閘極電極1103。閘極電極1103的厚度可以在大約200埃到大約4,000埃的範圍中。在需要時，此時可以將或可不將離子引入到閘極電極1103中。
圖12A到12B(其中圖12B為貫穿線12A-12A'的圖12A的 橫截面圖)說明第二ILD 1201在閘極電極1103上方的沉積。在實施例中，可以通過ALD、PVD、CVD或用於形成ILD的其它可接受的方法來形成第二ILD 1201。第二ILD 1201可以包括摻雜或無摻雜氧化矽，但是可以替代地利用其它材料，例如摻雜氮化矽的矽酸鹽玻璃、高K材料、這些材料的組合等等。可以沉積第二ILD 1201以便覆蓋閘極電極1103。
圖12A到12B還說明：一旦已經沉積第二ILD 1201，便執行平坦化製程以便從第二ILD 1201、閘極電極1103及閘極介電質1101移除過量材料。在實施例中，平坦化製程可以為化學機械拋光(CMP)製程，其中化學品及磨料用來使第二ILD 1201、閘極電極1103及閘極介電質1101的材料起反應並且從鰭片103上方研磨該材料(同時留下圖案化遮罩105的至少一部分)，且使閘極電極1103與間隔物701及第二ILD 1201平坦化。然而，可以替代地利用任何合適的平坦化製程。
圖13說明第一源極/汲極區1001、第二源極/汲極區1003、閘極介電質1101及閘極電極1103的三維視圖，其中為方便起見已經移除半導體基板101、隔離區107、第一ILD 801、間隔物701及第二ILD 1201。如可以看出，在這個實施例中，TFET的隧穿將在垂直於半導體基板101的方向上(如在圖13中由標記為1301的箭頭表示)側向地發生。因而，可以通過簡單地增加鰭片103的高度而後續不增加總單元面積來增加TFET的重疊大小(第一源極/汲極區1001與第二源極/汲極區1003之間的重疊)。
另外，通過使用本文所描述的製程，可以使用鰭片式FET製程來形成TFET，且因而可以將TFET併入到可相容的鰭片式FET製程中。並且，本文中所揭示的這些製程為自對準製程，且使用第一虛擬閘極材料109連同第一植入遮罩201及第二植入遮罩501兩者，使得從光阻來講需要的精確度可以減小。
圖14A到14B(其中圖14B為貫穿線14B-14B'的圖14A的橫截面圖)說明與閘極電極1103的第一區段1103A電連接的第一接觸件1401及與閘極電極1103的第二區段1103B電連接的第二接觸件1403的形成。在實施例中，可以通過最初形成貫穿第二ILD 1201的接觸開口(沒有單獨地說明)以便暴露閘極電極1103的第一區段1103A及閘極電極1103的第二區段1103B來形成第一接觸件1401及第二接觸件1403。可以例如使用光刻掩蔽及蝕刻製程來形成接觸開口。
一旦已經形成接觸開口，便可以用障壁層及導電材料(在圖14A到14B中沒有單獨地標記)填充接觸開口。在實施例中，障壁層可以由一或多層鈦、氮化鈦、鉭、氮化鉭、氮化鎢、釕、銠、鉑、其它貴金屬、其它難熔金屬、其氮化物、這些材料的組合等等形成。可以通過化學氣相沉積來形成障壁層，但是可以替代地使用例如PVD或ALD的其它技術。障壁層可以形成為大約5Å到大約500Å的厚度。
在已經形成障壁層之後，可以形成導電材料來填充接觸開口。可以最初在障壁層上方形成種子層(在圖14A到14B也沒有個別地展示)來形成導電材料。種子層可以通過PVD、ALD或CVD來沈積，且可以由鎢、銅或銅合金形成，但是在需要時可以替代地使用其它合適的方法及材料。另外，種子層的厚度將至少部分取決於接觸開口的深度，種子層可以具有在大約5Å與大約1,000Å之間的厚度。
一旦已經形成種子層，便可以將導電材料形成到種子層上。導電材料可以包括鎢，但是可以替代地利用其它合適的材料，例如鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、其合金、其組合等等。可以通過將導電材料電鍍到種子層上、填充並過填充接觸開口來形成導電材料。
一旦已經填充接觸開口，便可以通過例如化學機械拋光(CMP)的平坦化製程來移除在接觸開口外的過量障壁層、種子層及導 電材料，但是可以使用任何合適的移除製程。平坦化製程也將平坦化第一接觸件1401及第二接觸件1403與第二ILD 1201、閘極電極1103的第一區段1103A、閘極電極1103的第二區段1103B及閘極介電質1101。
圖15A到15B(其中圖15B為貫穿線15B-15B'的圖15A的橫截面圖)說明另一實施例，其中並未執行第五植入製程1005及第六植入製程1007，借此使鰭片103的中間區段110僅僅留有在最初形成鰭片時存在的那些摻雜物(如果存在的話)。在這個實施例中，第一源極/汲極區1001僅僅包括鰭片103的第二區段104(已經使用第二植入製程403(參見圖4A到4B)摻雜)，且第二源極/汲極區1003僅僅包括鰭片103的第四區段108(已經使用第四植入製程603(參見圖6A到6B)摻雜)。
在這個實施例中，如果將兩個不同的閘極電壓施加到閘極電極1103的第一區段1103A及閘極電極1103的第二區段1103B，那麼TFET仍然將操作。舉例來說，如果將在大約-15V與大約+15V之間的第一電壓(用來產生靜電摻雜)(例如，+/-1V)施加到閘極電極1103的第一區段1103A，並且將在大約-1V與大約+1V之間的第二電壓(用來對電晶體加偏壓)(例如，+/-0.5V)施加到閘極電極1103的第二區段1103A，那麼甚至可以在沒有緊鄰閘極電極1103的摻雜的情況下切換TFET。
圖16A到16B(其中圖16B為沿線16B-16B'的圖16A的橫截面圖)說明另一實施例，其中鰭片103是由第一材料1601及具有不同於第一材料1601的蝕刻抵抗性的第二材料1603形成。在實施例中，第一材料1601可以包括例如已經摻雜有n型摻雜物的III-V材料，而第二材料1603可以為例如已經摻雜有P型摻雜物的III-V材料。
在實施例中，可以通過以下步驟來形成第一材料1601：最初放置並圖案化光阻以便僅僅暴露半導體基板101的將變為第一材料1601的部分，且接著使用第七植入製程(沒有單獨地說明)以便將n型 摻雜物植入到半導體基板101中，從而形成第一材料1601。一旦已經形成第一材料1601，便可以通過以下步驟來形成第二材料1603：放置並圖案化另一光阻以便覆蓋第一材料1601並暴露半導體基板101的將變為第二材料1603的部分，且接著使用第八植入製程(也沒有單獨地說明)以便將P型摻雜物植入到半導體基板101中。一旦已經形成第一材料1601及第二材料1603，便可以圖案化鰭片103使得第一材料1601構成鰭片103的第二區段104及第三區段106，且第二材料1603構成鰭片103的第一區段102及第四區段108。
然而，上文所描述的用於形成第一材料1601及第二材料1603的製程意圖為說明性的，且並不意圖為限制性的。更確切地說，可以替代地使用用於形成第一材料1601及第二材料1603的任何合適的製程，例如執行使第一材料1601與第二材料1603分離地生長的一系列外延生長。所有此類製程完全意圖包含在實施例的範圍內。
圖17A到17B(其中圖17B為貫穿線17B-17B'的圖17A的橫截面圖)說明鰭片103的第一區段102的移除。在實施例中，因為第二材料1603具有不同於第一材料1601的蝕刻選擇性，所以可以在不進行第一植入製程203的情況下執行第一區段102的移除。因而，可以通過放置第一植入遮罩201且接著使用例如濕式蝕刻製程選擇性地移除第一區段102而不顯著移除第二區段104來執行第一區段102的移除。在其中第一材料1601為SiGe且第二材料1603為Ge的實施例中，所使用的蝕刻劑可以為HCl。
圖18A到18B(其中圖18B為貫穿線18B-18B'的圖18A的橫截面圖)說明鰭片103的第三區段106的移除。在實施例中，因為第一材料1601具有不同於第二材料1603的蝕刻選擇性，所以可在不進行第三植入製程503的情況下執行第三區段106的移除。因而，可以通過放置第二植入遮罩501且接著使用例如濕式蝕刻製程選擇性地移除第三區 段106而不顯著移除第四區段108來執行第三區段106的移除。在其中第一材料1601為SiGe且第二材料1603為Ge的實施例中，所使用的蝕刻劑可以為氫氧化氨、過氧化氫與水的混合物(例如，比率為0.25：1：5)，例如APM純淨混合物。
通過使用第一材料1601及第二材料1603，如上文所描述的剩餘步驟可以用來在不需要為了調整第一區段102及第三區段106的選擇性的非晶化植入的情況下形成TFET，同時可以如上文所描述而執行剩餘步驟(例如，替換第一虛擬閘極材料109)。因而，可以避免非晶化植入步驟。製程步驟的數目的此減少有助於使整個製程更有效。
根據實施例，提供一種製造半導體裝置的方法，其包括從半導體基板形成鰭片。從鰭片的第一拐角區移除第一區段，且從鰭片的第二拐角區移除第二區段，其中第二區段在鰭片的與第一區段相對的側上。植入第一摻雜物以在鰭片內形成第一源極/汲極區，且植入第二摻雜物以在鰭片內形成與第一源極/汲極區物理接觸的第二源極/汲極區，其中第二源極/汲極區具有與第一源極/汲極區相反的導電性。
根據另一實施例，提供一種製造半導體裝置的方法，其包括使用圖案化遮罩從半導體基板圖案化鰭片。鰭片包括中間區段、在中間區段的第一側上的第一部分及第二部分以及在中間區段的與第一側相對的第二側上的第三部分及第四部分，其中第一部分、中間區段及第四部分共用鰭片的一側。將第一離子植入到第一部分中，且移除第一部分。將第二離子植入到第三部分中，且移除第三部分。將第三離子及第四離子植入到中間區段中，其中第三離子具有第一導電性且第四離子具有不同於第一導電性的第二導電性。閘極電極是鄰近於中間區段而形成。
根據又一實施例，提供一種半導體裝置，其包括在基板上方的具有第一寬度的半導體中間鰭片區段。具有第一導電性的第一 摻雜物在半導體中間鰭片區段的第一部分內。具有與第一導電性相反的第二導電性的第二摻雜物在半導體中間鰭片區段的第二部分內，其中第一部分與第二部分彼此物理接觸。第一擴充區與第一部分物理接觸，且延伸遠離半導體中間鰭片區段，其中第一擴充區具有小於第一寬度的第二寬度。具有第一導電性的第三摻雜物在第一擴充區內。第二擴充區與第二部分物理接觸，且在與第一擴充區相反的方向上延伸，其中第二擴充區具有小於第一寬度的第三寬度。具有第二導電性的第四摻雜物在第二擴充區內。
前文概述若干實施例的特徵，使得所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應理解，其可容易使用本發明作為設計或修改用於實行本文中所引入的實施例的相同目的及/或實現相同優點的其它製程及結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本發明的精神及範圍，且其可在不脫離本發明的精神及範圍的情況下在本文中進行各種改變、替代及更改。
101‧‧‧半導體基板
103‧‧‧鰭片
105‧‧‧圖案化遮罩
107‧‧‧隔離區
108‧‧‧第四區段
603‧‧‧第四植入製程

Claims (10)

  1. 一種製造半導體裝置的方法，該方法包括：從半導體基板形成鰭片；從該鰭片的第一拐角區移除第一區段；從該鰭片的第二拐角區移除第二區段，其中該第二區段在該鰭片與該第一區段相對的側上；植入第一摻雜物以在該鰭片內形成第一源極/汲極區；以及植入第二摻雜物以在該鰭片內形成與該第一源極/汲極區物理接觸的第二源極/汲極區，其中與該第一源極/汲極區相比，該第二源極/汲極區具有相反導電性。
  2. 根據權利要求1的該方法，其中該從該鰭片的該第一拐角區移除該第一區段進一步包括：在從該鰭片的該第一拐角區移除該第一區段之前使該第一區段非晶化；以及蝕刻該第一區段。
  3. 根據權利要求2的該方法，其中該使該第一區段非晶化進一步包括將非晶化摻雜物植入到該第一區段中。
  4. 根據權利要求2的該方法，其中該從該鰭片的該第二拐角區移除該第二區段進一步包括：在從該鰭片的該第二拐角區移除該第二區段之前使該第二區段非晶化；以及蝕刻該第二區段。
  5. 根據權利要求4的該方法，其中該使該第二區段非晶化進一步包括將非晶化摻雜物植入到該第二區段中。
  6. 根據權利要求1的該方法，其進一步包括： 在該從該鰭片的該第一拐角區移除該第一區段之前將第一虛擬閘極材料放置在該鰭片上方；以及在該植入該第二摻雜物之後用閘極電極替換該第一虛擬閘極材料。
  7. 根據權利要求1的該方法，其中該半導體裝置為穿隧式場效電晶體。
  8. 一種製造半導體裝置的方法，該方法包括：使用圖案化遮罩從半導體基板圖案化鰭片，該鰭片包括：中間區段；在該中間區段的第一側上的第一部分及第二部分；在該中間區段的與該第一側相對的第二側上的第三部分及第四部分，其中該第一部分、該中間區段及該第四部分共用該鰭片的一側；將第一離子植入到該第一部分中；移除該第一部分；將第二離子植入到該第三部分中；移除該第三部分；將第三離子及第四離子植入到該中間區段中，其中該第三離子具有第一導電性且該第四離子具有不同於該第一導電性的第二導電性；以及鄰近於該中間區段而形成閘極電極。
  9. 根據權利要求8的該方法，其中該第一離子為非晶化離子。
  10. 一種半導體裝置，其包括：在基板上方的具有第一寬度的半導體中間鰭片區段；在該半導體中間鰭片區段的第一部分內的具有第一導電性的第一摻雜物； 在該半導體中間鰭片區段的第二部分內的具有與該第一導電性相反的第二導電性的第二摻雜物，其中該第一部分與該第二部分彼此物理接觸；第一擴充區，其與該第一部分物理接觸且延伸遠離該半導體中間鰭片區段，其中該該第一擴充區具有小於該第一寬度的第二寬度；在該第一擴充區內的具有該第一導電性的第三摻雜物；第二擴充區，其與該第二部分物理接觸且相比該第一擴充區在相反方向上延伸，其中該第二擴充區具有小於該第一寬度的第三寬度；以及在該第二擴充區內的具有該第二導電性的第四摻雜物。
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