JP2007258617A - 半導体装置及びその半導体装置の製造方法 - Google Patents

Abstract

【課題】選択的に形成されるエミッタ領域の一部がエミッタ電極と接する場合において、アバランシェ耐量を高めることが可能な半導体装置及びその半導体装置の製造方法を提供することを目的とする。
【解決手段】ＮチャネルのＴ−ＩＧＢＴの単位素子が半導体基板上に多数並列に形成される半導体装置１において、梯子型に形成されるエミッタｎ⁺領域２の桁部分２−２とベースｐ^-領域５８との間に、ベースｐ^-領域５８よりも不純物濃度が高いｐ⁺領域３を形成する。
【選択図】図１

Description

本発明は、トレンチ構造のトランジスタが半導体基板上に形成される半導体装置に関する。

既存の半導体装置では、トレンチ構造の絶縁ゲート型バイポーラトランジスタ（以下、Ｔ−ＩＧＢＴ：Ｔｒｅｎｃｈ−Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒという）の単位素子（セル）が半導体基板上に多数並列に形成されるものがある（例えば、特許文献１参照）。

図６（ａ）は、Ｔ−ＩＧＢＴの単位素子が半導体基板上に多数並列に形成される既存の半導体装置の平面図である。また、図６（ｂ）は、図６（ａ）に示す半導体装置のＡ−Ａ断面を示す図である。また、図６（ｃ）は、図６（ａ）に示す半導体装置のＢ−Ｂ断面を示す図である。なお、図６（ａ）では、トレンチ上部を覆う絶縁膜やエミッタ電極などの図示を省略している。

図６（ａ）に示す半導体装置５０では、エミッタｎ⁺領域５１が梯子型に形成されている。すなわち、エミッタｎ⁺領域５１は、トレンチ５２の側壁に沿って形成される桟部分と、トレンチ５２の長手方向に直交する方向にトレンチ５２の側壁から隣のトレンチ５２の側壁まで連続に形成される桁部分とから構成されている。

なお、図６（ａ）では、エミッタｎ⁺領域５１の桁部分の中央部及びｐ⁺領域５３の中央部とエミッタ電極とが接する面（破線で囲まれる面）をコンタクト５４としている。すなわち、半導体装置５０では、エミッタｎ⁺領域５１の桟部分がエミッタ電極に接しないようにしている。また、エミッタｎ⁺領域５１の不純物濃度は全体的に均一とする。

また、図６（ｂ）及び図６（ｃ）に示すように、半導体装置５０は、コレクタｐ⁺層５５の上にｎ⁺層５６が形成され、更に、ｎ⁺層５６の上にｎ^-層５７が形成されている。また、ｎ^-層５７の上には、ベースｐ^-層５８が形成され、更に、そのベースｐ^-層５８の表面には、上述したように、エミッタｎ⁺領域５１が選択的に形成され、残りのベースｐ^-層５８の表面には、ｐ⁺領域５３が形成されている。また、エミッタｎ⁺領域５１の表面からｎ^-層５７までトレンチ５２が形成され、そのトレンチ５２の内側にはゲート絶縁膜５９が形成され、さらにその内側にはゲート電極６０が形成されている。また、トレンチ５２上部には絶縁膜６１が形成され、エミッタｎ⁺領域５１、ｐ⁺領域５３、及び絶縁膜６１の上にはエミッタ電極６２が形成されている。また、コレクタｐ⁺層５５の下面にはコレクタ電極６３が形成されている。

この半導体装置５０を使用する場合は、まず、コレクタ電極６３とエミッタ電極６２との間に正の電圧を印加すると共に、ゲート電極６０とエミッタ電極６２との間に正の電圧を印加する。すると、ベースｐ^-層５８におけるトレンチ５２の側壁付近にｎ型のチャネルが形成されコレクタ電極６３からエミッタ電極６２へ電流が流れる。そして、コレクタｐ⁺層５５からｎ⁺層５６を介してｎ^-層５７へホールが注入されると、ｎ^-層５７の抵抗が低下してコレクタ−エミッタ間の電圧降下が小さくなり、低いオン電圧で動作する。
特開平９−３６３６２号公報

ところで、上記半導体装置５０では、エミッタｎ⁺領域５１、ベースｐ^-層５８、及びｎ^-層５７から構成される寄生バイポーラトランジスタが存在するが、図６（ｂ）に示す断面部分では、図６（ｃ）に示すようにエミッタｎ⁺領域５１とｎ−領域５７との間にｐ⁺領域５３がなく、ベースがベースｐ−層５８だけの構造であるため、図６（ｂ）に示す断面部分に存在する寄生バイポーラトランジスタは、図６（ｃ）に示す断面部分に存在する寄生バイポーラトランジスタに比べて増幅率が高く、その分半導体装置５０のアバランシェ耐量が低くなるという問題がある。

そこで、本発明では、選択的に形成されるエミッタ領域の一部がエミッタ電極と接する場合において、アバランシェ耐量を高めることが可能な半導体装置及びその半導体装置の製造方法を提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成及び方法を採用した。
すなわち、本発明の半導体装置は、第１の導電型の半導体層と、その半導体層上に形成される第２の導電型のベース半導体層と、そのベース半導体層の表面部分に選択的に形成される上記第１の導電型と同じ導電型のエミッタ領域またはソース領域と、そのエミッタ領域またはソース領域の表面から上記半導体層まで形成されるトレンチと、そのトレンチの内側を覆うゲート絶縁膜と、そのゲート絶縁膜で内側が覆われたトレンチ内に形成されるゲート電極とを備え、上記エミッタ領域またはソース領域は、上記トレンチの長手方向に直交する方向に上記トレンチの側壁から隣のトレンチの側壁まで連続に形成される桁部分と、上記トレンチの側壁に沿って形成され上記桁部分を除いた部分である桟部分とにより構成され、上記桁部分と上記ベース半導体層との間に、上記第２の導電型と同じ導電型で、かつ、上記ベース半導体層よりも不純物濃度が高い高濃度領域を有することを特徴とする。

このように、高濃度領域をエミッタ領域またはソース領域においてエミッタ電極またはソース電極に接するコンタクト部分とベース半導体層との間に形成し、そのベース半導体層の濃度を上げているため、ベース半導体層においてキャリアが注入され難くなり、寄生バイポーラトランジスタの増幅率を下げることができる。また、高濃度領域をエミッタ領域またはソース領域においてエミッタ電極またはソース電極に接するコンタクト部分とベース半導体層との間に形成しているため、寄生バイポーラトランジスタのベース−エミッタ間のバイアス電圧を決める抵抗の抵抗値を下げることができる。そのため、その寄生バイポーラトランジスタのバイアス電圧を下げることができ、寄生バイポーラトランジスタを動作し難くさせることができる。このように、本発明の半導体装置では、寄生バイポーラトランジスタの増幅率を下げ、かつ、寄生バイポーラトランジスタを動作し難くさせることができる分、アバランシェ耐量を高めることができる。

また、上記エミッタ領域またはソース領域と、エミッタ電極またはソース電極とのコンタクト部分は、上記桁部分にのみ形成されるように構成してもよい。
また、上記高濃度領域を、ベース半導体層の表面部分においてエミッタ領域またはソース領域が形成される部分以外にも有するように構成してもよい。

また、上記エミッタ領域を、上記桟部分において非連続に形成してもよい。
これにより、上記桟部分を連続に形成する場合に比べてエミッタ領域またはソース領域が小さくなり、短絡耐量を高めることができる。

また、本発明の半導体装置の製造方法は、ベース半導体層の表面部分に上記第２の導電型と同じ導電型で、かつ、高濃度領域と同じ不純物濃度の半導体領域を形成した後、その半導体領域の表面部分にその半導体領域よりも浅いエミッタ領域またはソース領域を形成することを特徴とする。

このように、半導体領域の表面部分にその半導体領域よりも浅いエミッタ領域またはソース領域を形成することにより、ベース半導体層の表面部分にエミッタ領域またはソース領域及び高濃度領域を形成する際の製造工程内で、上記コンタクト部分とベース半導体層との間に高濃度領域を形成することができる。

本発明によれば、選択的に形成されるエミッタ領域の一部がエミッタ電極と接する半導体装置において、アバランシェ耐量を高めることができる。

以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の半導体装置の平面図である。また、図１（ｂ）は、図１（ａ）に示す半導体装置のＡ−Ａ断面を示す図である。また、図１（ｃ）は、図１（ａ）に示す半導体装置のＢ−Ｂ断面を示す図である。なお、図１（ａ）〜図１（ｃ）において、図６に示す構成と同じ構成には同じ符号を付している。また、図１（ａ）では、絶縁膜６１やエミッタ電極６２（Ａｌ：アルミニウム）などの図示を省略している。また、図１（ａ）に示す矢印は、単位素子の大きさを示している。

図１（ａ）に示す半導体装置１では、エミッタｎ⁺領域２（エミッタ領域）が梯子型に形成されている。すなわち、エミッタｎ⁺領域２は、トレンチ５２の長手方向に直交する方向にトレンチ５２の側壁から隣のトレンチ５２の側壁まで連続に形成される桁部分２−２（コンタクト部分）と、トレンチ５２の側壁に沿って形成されるｎ⁺領域のうちで桁部分２−２を除いた桟部分２−１とから構成されている。

なお、図１（ａ）では、エミッタｎ⁺領域２の桁部分２−２の中央部及びｐ⁺領域３（高濃度領域）の中央部とエミッタ電極６２とが接する面（破線で囲まれる面）をコンタクト５４としている。すなわち、半導体装置１では、エミッタｎ⁺領域２の桟部分２−１がエミッタ電極６２に接しないようにしている。即ち、エミッタｎ⁺領域２は桁部分２−２にのみエミッタ電極６２と接触しコンタクト５４を形成している。また、桟部分２−１は、桁部分２−２よりも不純物濃度が高いものとする。

また、図１（ｂ）及び図１（ｃ）に示すように、半導体装置１では、コレクタｐ⁺層５５の上にｎ⁺層５６が形成され、更に、ｎ⁺層５６の上にｎ^-層５７（半導体層）が形成されている。また、ｎ^-層５７の上には、ベースｐ^-層５８（ベース半導体層）が形成され、更に、図１（ｃ）に示すように、そのベースｐ^-層５８の表面には、上述したように、エミッタｎ⁺領域２のうちの桟部分２−１が選択的に形成され、残りのベースｐ^-層５８の表面には、ベースｐ^-層５８よりも不純物濃度が高いｐ⁺領域３が形成されている。また、図１（ｂ）に示すように、ｐ⁺領域３は、エミッタｎ⁺領域２の桁部分２−２とベースｐ^-層５８との間にも形成されている。なお、エミッタｎ⁺領域２の桟部分２−１と桁部分２−２の深さは等しく、ｐ⁺領域３はエミッタｎ⁺領域２よりも深い位置まで形成されている。また、エミッタｎ⁺領域２の表面からｎ^-層５７までトレンチ５２が形成され、そのトレンチ５２の内側にはゲート絶縁膜５９が形成され、さらにその内側にはゲート電極６０が形成されている。また、トレンチ５２上部には桟部分２−１に対応する部分を覆う幅で絶縁膜６１が形成され、エミッタｎ⁺領域２、ｐ⁺領域３、及び絶縁膜６１の上にはエミッタ電極６２が形成されている。また、コレクタｐ⁺層５５の下面にはコレクタ電極６３が形成されている。

この半導体装置１の使用する場合は、上記半導体装置５０と同様に、まず、コレクタ電極６３とエミッタ電極６２との間に正の電圧を印加すると共に、ゲート電極６０とエミッタ電極６２との間に正の電圧を印加する。

本実施形態の半導体装置１では、図１（ｂ）に示すように、ｐ⁺領域３をエミッタｎ⁺領域２の桁部分２−２とベースｐ^-層５８との間に形成し、ベースｐ^-層５８の濃度を上げているため、ベースｐ^-層５８においてキャリアが注入され難くなり、半導体装置１に存在する寄生バイポーラトランジスタ２０（図２参照）の増幅率を、図６（ｂ）に示す断面部分に存在する寄生バイポーラトランジスタの増幅率よりも下げることができる。また、ｐ⁺領域３をエミッタｎ⁺領域２の桁部分２−２とベースｐ^-層５８との間に形成しているため、寄生バイポーラトランジスタ２０のベース−エミッタ間のバイアス電圧を決める抵抗２１の抵抗値を下がることができる。そのため、寄生バイポーラトランジスタ２０のバイアス電圧を下げることができ、寄生バイポーラトランジスタ２０を動作し難くさせることができる。このように、本実施形態の半導体装置１では、寄生バイポーラトランジスタ２０の増幅率を下げ、かつ、寄生バイポーラトランジスタ２０を動作し難くさせることができる分、アバランシェ耐量を高めることができる。

また、本実施形態の半導体装置１は、単位素子やエミッタｎ⁺領域２の大きさなどを変える必要がないため、オン電圧や短絡耐量を変化させずに、アバランシェ耐量を高めることができる。

図３（ａ）〜図３（ｃ）は、半導体装置１の製造方法を説明するための図である。なお、図３（ａ）〜図３（ｃ）において、図１に示す構成と同じ構成には同じ符号を付している。また、図３（ａ）〜図３（ｃ）にそれぞれ示すＡ−Ａ断面及びＢ−Ｂ断面は、図１（ｂ）に示す半導体装置１のＡ−Ａ断面及び図１（ｃ）に示す半導体装置１のＢ−Ｂ断面に対応するものとする。また、図３（ａ）は、ｎ^-層５７の上にベースｐ^-層５８を形成した後の状態を示している。また、図３（ａ）〜図３（ｃ）に示すトレンチ５２、ゲート絶縁膜５９、及びゲート電極６０は、ベースｐ^-層５８の表面にエミッタｎ⁺領域２及びｐ⁺領域３を形成した後に形成されるものであるが、半導体装置１の製造方法の説明を分かり易くするために示している。

まず、図３（ｂ）に示すように、ベースｐ^-層５８の表面に、ｐ型で、かつ、ｐ⁺領域３と同じ不純物濃度の半導体領域３０（半導体領域）を選択的に形成する。例えば、図１（ａ）に示すエミッタｎ⁺領域２の桟部分２−１の形状及びトレンチ５２において桟部分２−１に隣り合う部分の形状からなるパターンのレジストのマスクを使用してベースｐ^-層５８の表面にイオン注入することにより半導体領域３０を構成する。これにより、エミッタｎ⁺領域２の桟部分２−１の下には半導体領域３０が形成されない。

なお、半導体領域３０を形成する際の拡散温度や拡散時間は、この後の製造工程で形成されるエミッタｎ⁺領域２よりも深くなるように調整されるものとする。
次に、残りのベースｐ^-層５８の表面にエミッタｎ⁺領域２の桟部分２−１を形成すると共に、半導体領域３０の一部の表面に半導体領域３０よりも浅いエミッタｎ⁺領域２の桁部分２−２を形成する。例えば、図１（ａ）に示すｐ⁺領域３の見かけの平面形状からなるパターンのレジストのマスクを使用してベースｐ^-層５８の表面及び半導体領域３０の一部の表面にイオン注入することによりエミッタｎ⁺領域２の桟部分２−１及び桁部分２−２を形成する。これにより、図３（ｃ）に示すように、ｐ⁺領域３の隣にエミッタｎ⁺領域２の桟部分２−１が形成されると共に、エミッタｎ⁺領域２の桁部分２−２とベースｐ^-層５８との間にｐ⁺領域３が形成される。

なお、エミッタｎ⁺領域２の桁部分２−２の不純物濃度を所定値、例えば、上記半導体装置５０のエミッタｎ⁺領域５１の不純物濃度と同じ値になるように設定してもよい。このように、桁部分２−２の不純物濃度を所定値に設定する場合では、桁部分２−２の不純物濃度がｐ⁺領域３により相殺されて低下するため、その低下分を考慮してエミッタｎ⁺領域２を形成する際のイオン注入の不純物濃度を調整する必要がある。

図３（ａ）〜図３（ｃ）に示す製造方法のように、半導体領域３０の一部の表面にその半導体領域３０よりも浅いエミッタｎ⁺領域２の桁部分２−２を重ねて形成することにより、ベースｐ^-層５８の表面部分にエミッタｎ⁺領域２及びｐ⁺領域３を形成する際の製造工程内で、桁部分２−２とベースｐ^-層５８との間にｐ⁺領域３を形成することができるので、製造工程を増加させることなく半導体装置１のアバランシェ耐量を高めることができる。

また、このように半導体領域３０をエミッタｎ⁺領域２より先に形成することで、ｐ⁺領域３が桟部分２−１の間で桟部分２−１より深く形成することが出来る。従って断面Ｂ−Ｂにおいても図６（ｃ）の構造に比較して寄生バイポーラトランジスタを動作し難くさせることができる。

図４（ａ）は、本発明の他の実施形態の半導体装置の平面図である。また、図４（ｂ）は、図４（ａ）に示す半導体装置のＣ−Ｃ断面を示す図である。なお、図４（ａ）では、絶縁膜６１やエミッタ電極６２（Ａｌ）などの図示を省略している。また、図４（ａ）に示す半導体装置のＡ−Ａ断面やＢ−Ｂ断面は図１（ｂ）に示すＡ−Ａ断面や図１（ｃ）に示すＢ−Ｂ断面と同様である。

図４（ａ）〜図４（ｃ）に示す半導体装置４０において、上記半導体装置１と異なる点は、エミッタｎ⁺領域２の桟部分２−１を一部無くし、エミッタｎ⁺領域２を桟部分２−１において非連続に形成している点である。なお、エミッタｎ⁺領域２の桟部分２−１の一部を無くす量は、半導体装置４０の単位素子の大きさやオン電圧などを考慮して設定することが望ましい。

このように、半導体装置４０は、エミッタｎ⁺領域２の桟部分２−１を非連続に形成しているため、上記半導体装置１に比べてエミッタｎ⁺領域２が小さくなり、短絡耐量を高めることができる。

なお、上記実施形態では、ＮチャネルのＴ−ＩＧＢＴの単位素子が半導体基板上に多数並列に形成される半導体装置１、４０において、ベースｐ^-層５８よりも不純物濃度が高いｐ⁺領域３をエミッタｎ⁺領域２の桁部分２−２とベースｐ^-層５８との間に形成する構成であるが、ＰチャネルのＴ−ＩＧＢＴの単位素子が半導体基板上に多数並列に形成される半導体装置において、ｐ型の半導体層の上に形成されるｎ型のベース半導体層よりも不純物濃度が高い高濃度領域を、ベース半導体層の表面部分に梯子型に形成されるｐ型のエミッタ領域の桁部分（コンタクト部分）とベース半導体層との間に形成してもよい。このように構成される半導体装置も図３（ａ）〜図３（ｃ）に示す製造方法により製造工程を増加させることなく高濃度領域をエミッタ領域の桁部分とベース半導体層との間に形成することができ、アバランシェ耐量を高めることができる。

また、トレンチ構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の単位素子が半導体基板上に多数並列に形成される半導体装置において、第１の導電型の半導体層の上に形成される第２の導電型のベース半導体層よりも不純物濃度が高い高濃度領域を、ベース半導体層の表面部分に梯子型に形成される第１の導電型のソース領域の桁部分（コンタクト部分）とベース半導体層との間に形成してもよい。このように構成される半導体装置も図３（ａ）〜図３（ｃ）に示す製造方法により製造工程を増加させることなく高濃度領域をソース領域の桁部分とベース半導体層との間に形成することができ、アバランシェ耐量を高めることができる。

また、上記実施形態では、エミッタｎ⁺領域２は桁部分２−２にのみエミッタ電極６２と接触しコンタクト５４を形成していたが、図５に示すように桟部２−１でもエミッタ電極６２と接触させてコンタクト５４を形成させてもよい。

本発明の実施形態の半導体装置を示す図である。 ＩＧＢＴに存在する寄生バイポーラトランジスタを示す図である。 本発明の実施形態の半導体装置の製造方法を説明するための図である。 本発明の他の実施形態の半導体装置を示す図である。 本発明の他の実施形態の半導体装置を示す図である。 既存の半導体装置を示す図である。

符号の説明

１ 半導体装置
２ エミッタｎ⁺領域
２−１ 桟部分
２−２ 桁部分
３ ｐ⁺領域
４０ 半導体装置
５０ 半導体装置
５１ エミッタｎ⁺領域
５２ トレンチ
５３ ｐ⁺領域
５４ コンタクト
５５ コレクタｐ⁺層
５６ ｎ⁺層
５７ ｎ^-層
５８ ベースｐ^-層
５９ ゲート絶縁膜
６０ ゲート電極
６１ 絶縁膜
６２ エミッタ電極
６３ コレクタ電極

Claims (5)

1. 第１の導電型の半導体層と、
   前記半導体層上に形成される第２の導電型のベース半導体層と、
   前記ベース半導体層の表面部分に選択的に形成される前記第１の導電型と同じ導電型のエミッタ領域またはソース領域と、
   前記エミッタ領域またはソース領域の表面から前記半導体層まで形成されるトレンチと、
   前記トレンチの内側を覆うゲート絶縁膜と、
   前記ゲート絶縁膜で内側が覆われた前記トレンチ内に形成されるゲート電極と、
   を備え、
   前記エミッタ領域またはソース領域は、前記トレンチの長手方向に直交する方向に前記トレンチの側壁から隣のトレンチの側壁まで連続に形成される桁部分と、前記トレンチの側壁に沿って形成され前記桁部分を除いた部分である桟部分とにより構成され、
   前記桁部分と前記ベース半導体層との間に、前記第２の導電型と同じ導電型で、かつ、前記ベース半導体層よりも不純物濃度が高い高濃度領域を有する、
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記エミッタ領域またはソース領域と、エミッタ電極またはソース電極とのコンタクト部分は、前記桁部分にのみ形成されている、
   ことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記高濃度領域は、前記ベース半導体層の表面部分において前記エミッタ領域またはソース領域が形成される部分以外にも有する、
   ことを特徴とする半導体装置。
4. 請求項２に記載の半導体装置であって、
   前記エミッタ領域は、前記桟部分において非連続に形成されている、
   ことを特徴とする半導体装置。
5. 請求項３に記載の半導体装置の製造方法であって、
   前記ベース半導体層の表面部分に前記第２の導電型と同じ導電型で、かつ、前記高濃度領域と同じ不純物濃度の半導体領域を形成した後、その半導体領域の表面部分にその半導体領域よりも浅い前記エミッタ領域またはソース領域を形成する、
   ことを特徴とする半導体装置の製造方法。