JP2013051346A - ダイオード、半導体装置およびmosfet - Google Patents
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Abstract
【解決手段】 本明細書で開示するダイオードは、カソード電極と、第1導電型の半導体からなるカソード領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるアノード領域と、アノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域を備えている。そのダイオードでは、前記バリア領域が、外部の整流素子を介して、前記アノード電極と電気的に接続している。そのダイオードでは、前記整流素子の順方向電圧降下が、前記アノード領域と前記バリア領域の間のpn接合のビルトイン電圧よりも小さい。
【選択図】 図1
Description
図1に示すように、本実施例のダイオード2は、シリコンの半導体基板4を用いて形成されている。半導体基板4には、高濃度n型半導体領域であるn+カソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn−ドリフト領域10と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。本実施例では、n型半導体領域には不純物として例えばリンが添加されており、p型半導体領域には不純物として例えばボロンが添加されている。本実施例では、n+カソード領域6の不純物濃度は1×1017〜5×1020[cm-3]程度であり、nバッファ領域8の不純物濃度は1×1016〜1×1019[cm-3]程度であり、n−ドリフト領域10の不純物濃度は1×1012〜1×1015[cm-3]程度であり、nバリア領域12の不純物濃度は1×1015〜1×1018[cm-3]程度であり、pアノード領域14の不純物濃度は1×1016〜1×1019[cm-3]程度である。また、nバリア領域12の厚みは0.5〜3.0[μm]程度である。
図2に示すように、本実施例のダイオード32は、シリコンの半導体基板34を用いて形成されている。半導体基板34には、高濃度n型半導体領域であるn+カソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn−ドリフト領域10と、p型半導体領域であるp電界進展防止領域36と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。本実施例では、p電界進展防止領域36の不純物濃度は1×1015〜1×1019[cm-3]程度である。また、p電界進展防止領域36の厚みは1.0〜2.0[μm]程度である。
図3に示すように、本実施例のダイオード42は、実施例1のダイオード2と同様に、シリコンの半導体基板4を用いて形成されている。半導体基板4には、高濃度n型半導体領域であるn+カソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn−ドリフト領域10と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。半導体基板4の上側表面には、n型半導体領域であるnピラー領域16が、所定の間隔を隔てて複数形成されている。nピラー領域16は、pアノード領域14を貫通して、nバリア領域12の上側表面まで達するように形成されている。また、半導体基板4の上側には、複数のトレンチ44が所定の間隔で形成されている。それぞれのトレンチ44は、pアノード領域14の上側表面からnバリア領域12を貫通してn−ドリフト領域10の内部まで達している。トレンチ44の内部には、絶縁膜46によって被覆されたトレンチ電極48が充填されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるp+コンタクト領域18が所定の間隔を隔てて複数形成されている。
図4に示すように、本実施例のダイオード52は、実施例2のダイオード32と同様に、シリコンの半導体基板34を用いて形成されている。半導体基板34には、高濃度n型半導体領域であるn+カソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn−ドリフト領域10と、p型半導体領域であるp電界進展防止領域36と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。半導体基板34の上側表面には、n型半導体領域であるnピラー領域16が、所定の間隔を隔てて複数形成されている。nピラー領域16は、pアノード領域14を貫通して、nバリア領域12の上側表面まで達するように形成されている。また、半導体基板34の上側には、複数のトレンチ44が所定の間隔で形成されている。それぞれのトレンチ44は、pアノード領域14の上側表面からnバリア領域12とp電界進展防止領域36を貫通してn−ドリフト領域10の内部まで達している。トレンチ44の内部には、絶縁膜46によって被覆されたトレンチ電極48が充填されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるp+コンタクト領域18が所定の間隔を隔てて複数形成されている。
図5に示すように、本実施例のダイオード62は、実施例4のダイオード52とほぼ同様の構成を備えている。本実施例のダイオード62では、n+カソード領域6に、高濃度p型半導体領域であるp+カソードショート領域64が、所定の間隔を隔てて複数形成されている点で、実施例4のダイオード52と異なる。本実施例では、p+カソードショート領域64の不純物濃度は1×1017〜5×1020[cm-3]程度である。
図9に示すように、本実施例の半導体装置72は、実施例3のダイオード42とほぼ同様の構成を備えている。半導体装置72では、pアノード領域14の上側表面において、トレンチ44に隣接する箇所に、高濃度n型半導体領域であるn+エミッタ領域74が形成されている。本実施例では、n+エミッタ領域74の不純物濃度は1×1018〜1×1020[cm-3]程度である。n+エミッタ領域74は、アノード電極22とオーミック接合によって接合している。
図10に示すように、本実施例の半導体装置82は、実施例4のダイオード52とほぼ同様の構成を備えている。半導体装置82では、pアノード領域14の上側表面において、トレンチ44に隣接する箇所に、n+エミッタ領域74が形成されている。n+エミッタ領域74は、アノード電極22とオーミック接合によって接合している。
図11に示すように、本実施例の半導体装置102は、シリコンの半導体基板104を用いて形成されている。半導体装置102は、IGBT領域106と、ダイオード領域108を備えている。IGBT領域106において、半導体基板104は、高濃度p型半導体領域であるp+コレクタ領域110と、n型半導体領域であるnバッファ領域112と、低濃度n型半導体領域であるn−ドリフト領域114と、n型半導体領域であるnバリア領域116と、p型半導体領域であるpボディ領域118が順に積層されている。本実施例では、p+コレクタ領域110の不純物濃度は1×1017〜5×1020[cm-3]程度であり、nバッファ領域112の不純物濃度は1×1016〜1×1019[cm-3]程度であり、n−ドリフト領域114の不純物濃度は1×1012〜1×1015[cm-3]程度であり、nバリア領域116の不純物濃度は1×1015〜1×1018[cm-3]程度であり、pボディ領域118の不純物濃度は1×1016〜1×1019[cm-3]程度である。また、nバリア領域116の厚みは0.5〜3.0[μm]程度である。ダイオード領域108において、半導体基板104は、高濃度n型半導体領域であるn+カソード領域120と、nバッファ領域112と、n−ドリフト領域114と、nバリア領域122と、p型半導体領域であるpアノード領域124が順に積層されている。本実施例では、n+カソード領域120の不純物濃度は1×1017〜5×1020[cm-3]程度であり、nバリア領域122の不純物濃度は1×1015〜1×1018[cm-3]程度であり、pアノード領域124の不純物濃度は1×1016〜1×1019[cm-3]程度である。また、nバリア領域122の厚みは0.5〜3.0[μm]程度である。半導体基板4の上側には、複数のトレンチ126が所定の間隔で形成されている。
図12に示すように、本実施例の半導体装置162は、実施例8の半導体装置102とほぼ同様の構成を備えている。半導体装置162は、シリコンの半導体基板164を用いて形成されている。半導体基板164は、実施例8の半導体基板104とほぼ同様の構成を備えている。半導体基板164では、IGBT領域106において、n−ドリフト領域114とnバリア領域116の間に、p型半導体領域であるp電界進展防止領域166が形成されており、ダイオード領域108において、n−ドリフト領域114とnバリア領域122の間に、p型半導体領域であるp電界進展防止領域168が形成されている。p電界進展防止領域166およびp電界進展防止領域168の不純物濃度は1×1015〜1×1019[cm-3]程度である。また、p電界進展防止領域166およびp電界進展防止領域168の厚みは1.0〜2.0[μm]程度である。IGBT領域106において、トレンチ126は、pボディ領域118の上側表面からnバリア領域116およびp電界進展防止領域166を貫通して、n−ドリフト領域114の内部まで達している。ダイオード領域108において、トレンチ126は、pアノード領域124の上側表面からnバリア領域122およびp電界進展防止領域168を貫通して、n−ドリフト領域114の内部まで達している。
図13に示すように、本実施例の半導体装置172は、実施例8の半導体装置102とほぼ同様の構成を備えている。本実施例の半導体装置172では、ダイオード領域108のn+カソード領域120に、高濃度p型半導体領域であるp+カソードショート領域174が、所定の間隔を隔てて複数形成されている点で、実施例8の半導体装置102と異なる。本実施例では、p+カソードショート領域174の不純物濃度は1×1017〜5×1020[cm-3]程度である。本実施例の半導体装置172によれば、順バイアスの印加時において、n+カソード領域120からn−ドリフト領域114への電子の注入が抑制されているので、実施例8の半導体装置102に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置172によれば、さらにスイッチング損失を小さくすることが出来る。
図14に示すように、本実施例の半導体装置182は、実施例9の半導体装置162とほぼ同様の構成を備えている。本実施例の半導体装置182では、ダイオード領域108のn+カソード領域120に、p+カソードショート領域174が、所定の間隔を隔てて複数形成されている点で、実施例9の半導体装置162と異なる。本実施例の半導体装置182によれば、順バイアスの印加時において、n+カソード領域120からn−ドリフト領域114への電子の注入が抑制されているので、実施例9の半導体装置162に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置182によれば、さらにスイッチング損失を小さくすることが出来る。
図15に示すように、本実施例の半導体装置202は、シリコンの半導体基板204を用いて形成されている。半導体基板204は、高濃度n型半導体領域であるn+カソード領域206と、n型半導体領域であるnバッファ領域208と、低濃度n型半導体領域であるn−ドリフト領域210が順に積層されている。本実施例では、n+カソード領域206の不純物濃度は1×1017〜5×1020[cm-3]程度であり、nバッファ領域208の不純物濃度は1×1016〜1×1019[cm-3]程度であり、n−ドリフト領域210の不純物濃度は1×1012〜1×1015[cm-3]程度である。
図16に示すように、本実施例の半導体装置232は、実施例12の半導体装置202とほぼ同様の構成を備えている。本実施例の半導体装置232も、実施例12の半導体装置202と同様に、縦型のMOSFETの構造を有している。本実施例の半導体装置232では、n−ドリフト領域210とnバリア領域212の間に、p型半導体領域であるp電界進展防止領域234が形成されている。p電界進展防止領域234の不純物濃度は1×1015〜1×1019[cm-3]程度である。また、p電界進展防止領域234厚さは1.0〜2.0[μm]程度である。
図17に示すように、本実施例の半導体装置242は、実施例12の半導体装置202とほぼ同様の構成を備えている。本実施例の半導体装置232では、n+カソード領域206において、高濃度p型半導体領域であるp+コレクタ領域244が部分的に形成されている。本実施例では、p+コレクタ領域244の不純物濃度は1×1017〜5×1020[cm-3]程度である。
図18に示すように、本実施例の半導体装置252は、実施例14の半導体装置242とほぼ同様の構成を備えている。本実施例の半導体装置252では、n−ドリフト領域210とnバリア領域212の間に、p型半導体領域であるp電界進展防止領域234が形成されている。p電界進展防止領域234の不純物濃度は1×1015〜1×1019[cm-3]程度である。また、p電界進展防止領域234厚さは1.0〜2.0[μm]程度である。半導体装置252は、プレーナ型のIGBTとフリーホイーリングダイオードが逆並列に接続された構造を有している。
Claims (8)
- カソード電極と、第1導電型の半導体からなるカソード領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードであって、
前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域を備えており、
前記バリア領域が、外部の整流素子を介して、前記アノード電極と電気的に接続しており、
前記整流素子の順方向電圧降下が、前記アノード領域と前記バリア領域の間のpn接合のビルトイン電圧よりも小さいことを特徴とするダイオード。 - 前記バリア領域と前記ドリフト領域の間に形成された、第2導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項1のダイオード。
- 前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、
前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることを特徴とする請求項1または2のダイオード。 - 前記カソード領域に部分的に形成された、第2導電型の半導体からなるカソードショート領域をさらに備えていることを特徴とする請求項1から3の何れか一項のダイオード。
- 請求項1から4の何れか一項のダイオードとIGBTが一体化された半導体装置であって、
前記IGBTが、コレクタ電極と、第2導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第1導電型の半導体からなる第2ドリフト領域と、第2導電型の半導体からなるボディ領域と、第1導電型の半導体からなるエミッタ領域と、エミッタ電極と、前記エミッタ領域と前記第2ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えており、
前記IGBTが、前記第2ドリフト領域と前記ボディ領域の間に形成された、前記第2ドリフト領域よりも濃度が高い第1導電型の半導体からなる第2バリア領域を備えており、
前記第2バリア領域が、外部の第2整流素子を介して、前記エミッタ電極と電気的に接続しており、
前記第2整流素子の順方向電圧降下が、前記ボディ領域と前記第2バリア領域の間のpn接合のビルトイン電圧より小さいことを特徴とする半導体装置。 - 前記第2バリア領域と前記第2ドリフト領域の間に形成された、第2導電型の半導体からなる第2電界進展防止領域をさらに備えることを特徴とする請求項5の半導体装置。
- ドレイン電極と、第1導電型の半導体からなるドレイン領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるボディ領域と、第1導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えるMOSFETであって、
前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域を備えており、
前記バリア領域が、外部の整流素子を介して、前記ソース電極と電気的に接続しており、
前記整流素子の順方向電圧降下が、前記ボディ領域と前記バリア領域の間のpn接合のビルトイン電圧よりも小さいことを特徴とするMOSFET。 - 前記バリア領域と前記ドリフト領域の間に形成された、第2導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項7のMOSFET。
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